JP3695539B2 - 超高密度交互金属仮想接地rom、ならびにその読み出し方法及びその製造方法 - Google Patents
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Description
1.発明の分野
本発明は、読み出し専用メモリ(ROM)素子に関し、特に、超高密度の読み出し専用データ蓄積をもたらす、交互金属仮想接地(AMG)メモリアレーのアーキテクチャの概念を取り入れるROMアレーに関する。
2.従来技術の説明
EPROM VIRTUAL GROUND ARRAY(EPROM仮想接地アレー)に関し1992年9月29日にBoaz Eitanに発行された米国特許第5,151,375号は、交互金属仮想接地(AMG)EPROMアレーを開示している。Eitanの開示の基本的な着想は、「交点」EPROMセル、すなわち金属接触が埋込N+ビット線を交互にさせるアレーにおける、多結晶シリコン1のフローティングゲートアイランドと多結晶シリコン2のワード線との垂直交差により規定されるセルの使用である。接触されたビット線はアレーのドレイン線を規定し、これに対し中間にある非接触のビット線はアレーのソース線を規定する。ソースビット線はアクセストランジスタを介して接地に接続する。各ドレインビット線は64セル毎に一回だけ接続され、その64個のセルは1つの「セグメント」を構成する同じドレインビット線に接続される。ここで、AMG EPROMアレーの概念から、本発明の主題であるROMアレーの概念に戻ると、OkadaらによるVLSI回路に関する1988年のシンポジウムでの「バンク選択アーキテクチャを使用した16MビットROM設計」;Digest of Technical Papers,1998年85−86頁は、バンク選択アーキテクチャ機構に基づいた高密度マスクROMアレーを開示している。図1を参照すると、Okadaらによる各ROMセルのバンク「n」は16個のワード線(WLO−WL15)から成る。各バンクにおける埋込ビット線2は、バンク選択トランジスタ6を介してアルミニウム線4に接続される。交互の主ビット線M及び仮想接地ビット線Vは、ROM蓄積セル8からのデータを読み出すために対で利用される。更に図1に示すように、OkadaらのROMは、2つの型式のバンク選択トランジスタを使用する。一方の型式は、アレーの「偶数」列におけるROMセルを読み出すために使用される。他方の型式は、「奇数」列を読み出すために使用される。
図2を参照すると、偶数列における選択されたROMセル(例えば、図2における丸で囲んだセル)がアクセスされた場合、選択されたワード線WLO、及び偶数列に対するバンク選択線SEnは両方とも高レベルになり、奇数列に対するバンク選択線SOnは低レベルになる。結果として、選択されたROMセルのドレイン及びソース領域は、それぞれ主ビット線M及び仮想接地線Vに接続される。同時に、奇数列におけるROMセルのソース及びドレインは、偶数列バンク選択線SEnにより活性化される、偶数列バンク選択トランジスタを介して短絡される。
奇数列におけるセルは、同様に、図3に示すバイアス条件に従ってアクセスされる。
図1に戻って参照すると、交互の主ビット線M及び仮想接地線Vが、アレーの列方向にジグザグに走り、隣接のROMセルバンクにおける、偶数列と奇数列の短絡ノードを交互に接続する。従って、アルミニウム線4のビッチは、埋込N+ビット線のピッチの2倍であり得る。これにより、アルミニウム線4間の容量、及び短絡の可能性が減少される。それにより又、セル寸法が、アルミニウム線4のピッチではなく、ビット線2の最小ピッチにより決定されることを可能にする。
発明の概要
本発明は、P型シリコンのシリコン基板に形成される、交互金属仮想接地(AMG)の読み出し専用メモリ(ROM)アレーを提供する。アレーには、多数のセグメントに分割されるROMセルマトリックスが含まれ、セグメントの各々はROMデータ蓄積セルの複数の行、及び複数の列により画定される。各AMG ROMアレーセグメントには、シリコン基板に形成された、並列で間隔を空けた複数の埋込N+ビット線が含まれる。交互の埋込N+ビット線は、各セグメントにおける第1及び第2の接触位置で、電導線金属線により接触され、それによりROMセルマトリックスの接触ドレインビット線が規定される。2つの接触ドレインビット線間に配置された埋込N+ビット線は、非接触である。各非接触ビット線は、予め選択された複数のROMデータ蓄積セルに対して、区画(セグメント化)されたソースビット線を形成するのに充分な長さに区画され、それによってアレーセグメントにおけるROMデータ蓄積セルの列を規定する。すなわち、ROMデータ蓄積セルの第1列が、区画されたソースビット線と、第1の隣接する接触ドレインビット線との間で接続される。ROMデータ蓄積セルの第2列は、区画されたソース線と、第2の隣接する接触ドレインビット線との間で接続される。各接触ドレインビット線に対して、一対のセグメント選択切換トランジスタの1つが、接触ドレインビット線と、その接触ドレインビット線に対する2つの接触位置の1つとの間でそれぞれ接触される。セグメント選択切換トランジスタは、接触ドレインビット線と接触位置との間で電流の流れを可能にするために、セグメント選択信号に応答する。各々の区画されたソースビット線に対して、一対の内部選択切換トランジスタの1つが、区画されたソースビット線の端部の1つと、その区画されたソースビット線に関連した隣接する接触ドレインビット線との間でそれぞれ接続される。内部の選択切換トランジスタは、区画されたソースビット線と、隣接する接触ドレインビット線との間で電流の流れを可能にするために、内部選択信号に応答する。同様に、一対の外部選択切換トランジスタの1つが、区画されたソースビット線の端部の1つと、第2の隣接する接触ドレインビット線との間でそれぞれ接続される。外部の選択トランジスタは、区画されたソースビット線と、第2の隣接する接触ドレインビット線との間で電流の流れを可能にするために、外部選択信号に応答する。
本発明の特徴、及び利点のより良い理解は、本発明の原理が利用される例示的な実施例が記載される、以下の本発明の詳細な説明、及び添付図面を参照することにより得られる。
【図面の簡単な説明】
図1は、バンク切換アーキテクチャに基づいた周知のマスクROMアレーを示すレイアウト図である。
図2は、図1の偶数列における選択されたセルを読み出すための、バイアス条件を示すレイアウト図である。
図3は、図1の奇数列における選択されたセルを読み出すための、バイアス条件を示すレイアウト図である。
図4は、本発明に従ったAMG ROMアレーの2つのセグメント(nとn+1)の部分を示す概略図である。
図5は、本発明に従ったAMG ROMアレーを製造する工程における、N+ビット線マスクの形成を示すレイアウト図である。
図6は、本発明に従ったAMG ROMアレーを製造する工程における、ROMプログラムマスクの形成を示すレイアウト図である。
図7は、本発明に従って製造されたAMG ROMアレーの一部の構造を示すレイアウト図である。
図8は、本発明に従ったAMG ROMアレーにおける一セグメントのセグメント選択、及び外部/内部選択切換の特徴のより詳細を示す概略図である。
発明の詳細な説明
図4は、本発明に従った交互金属仮想接地(AMG)読み出し専用メモリ(ROM)アレーの、2つのセグメントとn+1の部分を示す。
図4に示すように、AMG ROMアレーの各セグメント(例えば、セグメントn)には、ROMデータ蓄積セル10の行と列を交差させることにより規定される、ROMセルマトリックスが含まれる。ROM蓄積セル10は、N+拡散ビット線間で接続される。交互ビット線が、アレーの各セグメント間の接触位置12において、導電性金属(通常、アルミニウム)線(不図示)により電気的に接続される。これらの交互の接触ビット線、すなわち図4のビット線N−1、N、及びN+1は、AMG ROMアレーのドレインビット線を規定する。残りのN+ビット線、すなわち接触ドレインビット線N−1、N、及びN+1間のビット線は、非接触であり、更にROMデータ蓄積セル10の予め選択された数、通常32または64個に対して、ソースビット線14を形成するのに充分な長さに区画される。これらの蓄積セルは、AMG ROMアレーの一セグメント内に一列を規定する。
より詳しくは、図4の区画されたソースビット線14’を参照すると、AMG ROMアレーにおける各々の区画されたソースビット線に対して、ROMデータ蓄積セル10の第1列Aが、区画されたソースビット線14’と、ソースビット線14’に隣接する接触ドレインビット線の1つ、この場合にはドレインビット線N−1との間で接続される。ROMデータ蓄積セル10の第2列Bは、区画されたソースビット線14’と、この場合にはドレインビット線Nである、他方の隣接する接触ドレインビット線との間で接続される。
更に、区画されたソースビット線14’を引き続き参照すると、AMG ROMアレーにおける区画されたソースビット線の各々に対して、区画されたソースビット線14’のそれぞれの端部と、この場合にはビット線N−1である、隣接する接触ドレインビット線の1つとの間に接続された、2つの内部選択切換トランジスタ(16a、16b)がある。以下でより詳細に説明するように、内部選択切換トランジスタ対(16a、16b)の各々は、区画されたソースビット線14’と、隣接するドレインビット線N−1との間での電流の流れを可能にするために、内部選択信号に応答する。
加えて、区画されたソースビット線14’のそれぞれの端部と、他方の隣接する接触ドレインビット線Nとの間に接続された、2つの外部選択切換トランジスタ(18a、18b)がある。以下でより詳細に説明するように、外部選択切換トランジスタ(18a、18b)の各々は、区画されたソースビット線14’と、他方の隣接するドレインビット線Nとの間での電流の流れを可能にするために、外部選択信号に応答する。
本発明の好適な実施例において、及び図4に示すように、内部選択切換トランジスタ(16a、16b)と外部選択切換トランジスタ(18a、18b)の両方は、AMG ROMセルアレーマトリックスに利用されるセル10に類似した、未プログラムのROMデータ蓄積セルである。
更に図4に示すように、及び接触ドレインビット線Nを参照すると、各接触ドレインビット線に対して、一対のセグメント選択切換トランジスタ(20a、20b)の各1つが、接触ドレインビット線Nと、AMG ROMアレーのセグメントnにおけるドレインビット線Nに対する2つの接触位置の1つとの間にそれぞれ接続される。以下でより詳細に説明するように、セグメント選択切換トランジスタ(20a、20b)の各々は、接触ドレインビット線Nと、ドレインビット線Nに関連した導電性接触線(不図示)との間での電流の流れを可能にするために、セグメント選択信号に応答する。
本発明によるAMG ROMアレーを製造するプロセスを以下で説明する。
このAMG ROMアレーは、P型導電性のシリコン基板に造り込まれる。図5を参照すると、所望に応じてP型基板にフィールド酸化膜(FOX)領域を規定するために、従来的なLOCOS技術が使用される。次に、LOCOS工程の一部として形成される、酸化膜/窒化膜/酸化膜(ONO)が基板から除去され、犠牲酸化膜層が形成される。次に、N+埋込ビット線を規定し、アレーのセグメント選択トランジスタ部分を保護するために、N+ビット線のフォトレジストマスクが形成及びパターン化される。これに、P型シリコン基板に並列の間隔をあけられたN+埋込ビット線を形成するための、ヒ素イオン注入ステップが続く。次いで、フォトレジストN+ビット線マスクが剥がされる。
図6に示すように、次に、ROMデータ蓄積セル10のプログラムチャンネルとなるべき基板領域を露光するために、フォトレジストROMプログラムマスクが形成及びパターン化される。次に、プログラムセルの閾値電圧レベルを設定するために、ホウ素イオン注入が実施される。次いでフォトレジストのプログラムマスクが剥がされ、犠牲酸化膜が除去される。
図7を参照すると、次に、約100−300Åの厚さのゲート酸化膜の層が成長させられ、多結晶シリコンの層が、ゲート酸化膜上に形成される。次に、フォトレジスト多結晶シリコンマスクが形成及びパターン化され、多結晶シリコンはエッチングされて、以下の如き間隔をあけられた並列の多結晶シリコンストリップが規定され、その多結晶シリコンのストリップの全てはN+埋込ビット線に対して垂直に走る。(i)セグメント選択切換トランジスタ(20a、20b)のゲート電極をもたらすために、各AMG ROMセグメントの頂部に(図7に示すように)形成される1つのセグメント選択線及び底部に形成される1つのセグメント選択線、(ii)外部選択トランジスタ(18a、18b)のゲート電極をもたらすために、各セグメントの頂部に(図7に示すように)形成される1つの外部選択線及び底部に形成される1つの外部選択線、(iii)内部選択トランジスタ(16a、16b)のゲート電極をもたらすために、各セグメントの頂部に(図7に示すように)形成される1つの内部選択線及び底部に形成される1つの内部選択線、及び(iv)その行におけるROMデータ蓄積セル10に対して、ゲート電極をもたらすための、そのセグメントにおける各行に対して1つのワード線(図7に、行1と行2に対するワード線を示す。)
次に、フォトレジスト多結晶シリコンマスクが剥がされ、セグメント選択トランジスタのN+ソース及びドレイン領域、及びN+ドレインビット線とセグメント選択トランジスタとの間の接続を形成可能にするために、N+フォトレジストマスクが形成される。すなわちこのN+マスクは、セグメント選択トランジスタのN+ソース/ドレイン領域を形成するために、多結晶シリコンセグメント線に自己整合された、N+ドレインビット線N−1、N、及びN+1と、N+注入との間における重なりをもたらすために形成される。
次いで、従来的なプロセス技術に従って、AMG ROMアレーの内容の形成、及び完成のために、製造が続けられる。
図8は、図7のレイアウトに等しい回路を示す。
図8においてセルAを読み出すために、そのセグメントに対するセグメント選択線は、外部選択線とワード線WL2がそうであるように、正の電源電圧Vccとされる。セグメントにおける内部選択線と他の全てのワード線は、接地に保たれる。読み出し電圧Vrが、全てのドレインビット線N−1、N、及びN+1を予備充電するために印加される。次に、ドレインビット線Nが、セルAを読み出すために接地される。
同様に、図8においてセルBを読み出すためには、セグメント線が内部選択線とワード線WL2がそうであるように、電源電圧Vccとされる。セグメントにおける外部選択線と他の全てのワード線は、接地に保たれる。読み出し電圧Vrが、全てのドレインビット線N−1、N、及びN+1を予備充電するために印加される。次に、ドレインビット線N−1が、セルBを読み出すために接地される。
セルAおよびBに対する読み出しバイアス条件は、以下の表1に要約されている。
請求の範囲は本発明の範囲を規定し、それによりこれら請求項の範囲内の構造と方法、及びその均等物が保護されるということが意図されている。
Claims (5)
- P型シリコンのシリコン基板に形成される、交互金属仮想接地(AMG)読み出し専用メモリ(ROM)アレーであって、各セグメントがROMデータ蓄積セルの複数の行と複数の列により規定される複数のセグメントに分割されるROMセルマトリックスを含むアレーにおいて、各AMG ROMアレーセグメントが、
シリコン基板に形成される並列で間隔をあけられた複数の埋込N+ビット線からなり、一つ置きの埋込ビット線がROMセルマトリックスの接触ドレインビット線を規定するために各セグメントにおける第1及び第2のそれぞれの位置で導電性接触線により接触され、第1および第2の隣接する接触ドレインビット線間に配置される各埋込N+ビット線が非接触であって予め選択された複数のROMデータ蓄積セルに対して区画されたソースビット線を形成するのに充分な長さに区画されることによりアレーセグメントにおけるROMデータ蓄積セルの列を規定し、かくしてROMデータ蓄積セルの第1列が前記区画されたソースビット線と第1の隣接する接触ドレインビット線との間に接続され、ROMデータ蓄積セルの第2列が前記区画されたソースビット線と第2の隣接する接触ドレインビット線との間に接続され、
アレーセグメントにおける各接触ドレインビット線に対して、第1及び第2のセグメント選択切換トランジスタが、前記接触ドレインビット線と該接触ドレインビット線の第1及び第2の接触位置との間にそれぞれ接続され、接触ドレインビット線と第1及び第2の接触位置との間での電流の流れを可能にするためにセグメント選択信号に応答することと、
AMG ROMアレーセグメントにおける各区画されたソースビット線に対して、第1及び第2の内部選択切換トランジスタが前記区画されたソースビット線の第1及び第2の端部と前記区画されたソースビット線に関連した第1の隣接する接触ドレインビット線との間にそれぞれ接続され、前記区画されたソースビット線と前記第1の隣接する接触ドレインビット線との間での電流の流れを可能にするために内部選択信号に応答し、第1及び第2の外部選択切換トランジスタが前記区画されたソースビット線の第1及び第2の端部と前記区画されたソースビット線に関連した第2の隣接する接触ドレインビット線との間にそれぞれ接続され、前記区画されたソースビット線と前記第2の隣接する接触ドレインビット線との間での電流の流れを可能にするために外部選択信号に応答することからなることを特徴とするAMG ROMアレー。 - 導電性接触線が、該導電性接触線の長さ全体にわたって、埋込N+ビット線に概ね並列に走るように形成される、請求項1のAMG ROMアレー。
- ROMデータ蓄積セルMOSトランジスタからなり、内部選択切換トランジスタ及び外部選択切換トランジスタがMOSトランジスタからなる、請求項1のAMG ROMアレー。
- 請求項1の交互金属仮想接地(AMG)読み出し専用メモリ(ROM)アレーにおける、選択されたデータ蓄積セルを読み出す方法において、
選択されたデータ蓄積セルが配置されるセグメントの第1及び第2のセグメント選択線と外部選択線とに正の電源電圧をもたらし、
選択されたデータ蓄積セルのワード線に前記正の電源電圧をもたらし、
前記セグメントにおける内部選択線及び他の全てのワード線を接地に保ち、
前記ドレインビット線を予備充電するために、前記セグメントにおける全てのドレインビット線に読み出し電圧を印加し、及び
前記選択されたセルを読み出すために、前記選択されたセルのドレインビット線を接地することからなる方法。 - P型導電性のシリコン基板に交互金属仮想接地(AMG)読み出し専用メモリ(ROM)アレーを製造する方法であって、各セグメントがROMデータ蓄積セルの複数の行と複数の列により規定される複数のセグメントに分割されるROMセルマトリックスがアレーに含まれるものにおいて、
シリコン基板に並列で間隔をあけられた複数の埋込N+ビット線を形成し、
アレーにおけるプログラムされるROMデータ蓄積セルのプログラムチャンネルとなるべきシリコン基板の部分にP型ドーパントを導入し、
シリコン基板上にゲート酸化膜層を形成し、
ゲート酸化膜層上に多結晶シリコン層を形成し、
全てがN+ビット線に対して垂直に走る、間隔をあけた並列の以下の多結晶シリコンのストリップ、即ち(i)セグメント選択切換トランジスタのゲート電極をもたらすために、各セグメントの頂部に形成される1つのセグメント選択線及び各セグメントの底部に形成される1つのセグメント選択線と、(ii)外部選択トランジスタのゲート電極をもたらすために、各セグメントの頂部に形成される1つの外部選択線及び各セグメントの底部に形成される1つの外部選択線と、(iii)内部選択トランジスタのゲート電極をもたらすために、各セグメントの頂部に形成される1つの内部選択線及び各セグメントの底部に形成される1つの内部選択線と、及び(iv)ROMデータ蓄積セルに対してゲート電極をもたらすための、そのセグメントにおける前記ROMデータ蓄積セルの各行に対して1つのワード線とを規定するために多結晶シリコン層をエッチングし、そこにおいて外部選択線、内部選択線、及びワード線がN+ビット線の上にありゲート酸化膜によりN+ビット線から分離され、セグメント選択線がP型基板材料の上にありゲート酸化膜によりP型基板材料から分離されること、
セグメント選択トランジスタのN+ソース及びドレイン領域を規定し、セグメント選択トランジスタを対応する一つ置きのN+ドレインビット線に接続するために基板にN型ドーパントを導入し、
一つ置きの埋込N+ビット線の各々が各セグメントにおける第1及び第2の接触位置で対応する導電性接触線により接触されることによりアレーの接触ドレインビット線が規定されるように複数の導電性接触線を形成し、各非接触埋込N+ビット線が予め選択された複数のROMデータ蓄積セルに対して区画されたソースビット線を形成するのに充分な長さに区画されることによりアレーセグメントにおけるROMデータ蓄積セルの列を規定することからなる製造方法において、
各接触ドレインビット線に対して、一対のセグメント選択切換トランジスタの1つが、ドレインビット線とその接触ドレインビット線に対する2つの接触位置の1つとの間にそれぞれ接続され、
各区画されたソースビット線に対して、一対の内部選択切換トランジスタの1つが、区画されたソースビット線の端部の1つと前記区画されたソースビット線に関連した第1の隣接する接触ドレインビット線との間にそれぞれ接続され、
各区画されたソースビット線に対して、一対の外部選択切換トランジスタの1つが、区画されたソースビット線の端部の1つと前記区画されたソースビット線に関連した第2の隣接する接触ドレインビット線との間にそれぞれ接続されることからなる方法。
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