JPH0917895A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 フラッシュメモリのメモリセル製造工程にお
いて、イオン注入工程およびエッチング工程によって発
生する電荷をフローティングゲートとコントロールゲー
トに蓄積されないように散逸させることで、トンネル絶
縁膜とポリシリコン−ポリシリコン間の絶縁膜の損傷を
防止する。 【構成】 フローティングゲート７およびコントロール
ゲート１３のうち少なくともいずれか一方の一端を半導
体基板１と電気的に接触させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置および
その製造方法に関し、特にフラッシュメモリの構造およ
びその製造方法に関する。

【０００２】

【従来の技術】従来、データを自由に書込むことがで
き、書込まれた情報電荷を電気的に一括消去することが
可能なフラッシュＥＥＰＲＯＭ（Electrically Erasabl
e and Programmable Read Only Memory ）が知られてい
る。

【０００３】図３４は、フラッシュＥＥＰＲＯＭの一般
的な構造を示すブロック図である。図３４において、フ
ラッシュメモリは、行列状に配列されたメモリセルマト
リクス１１００と、Ｘアドレスデコーダ１２００と、Ｙ
ゲート１３００と、Ｙアドレスデコーダ１４００と、ア
ドレスバッファ１５００と、書込回路１６００と、セン
スアンプ１７００と、入出力バッファ１８００と、コン
トロールロジック１９００とを含む。メモリセルマトリ
クス１１００は、行列状に配置された複数個のメモリト
ランジスタをその内部に有する。メモリセルマトリクス
１１００の行および列を選択するためにＸアドレスデコ
ーダ１２００とＹゲート１３００とが接続されている。
Ｙゲート１３００には、列の選択情報を与えるＹアドレ
スデコーダ１４００が接続されている。

【０００４】Ｘアドレスデコーダ１２００とＹアドレス
デコーダ１４００とには、それぞれアドレス情報が一部
格納されるアドレスバッファ１５００が接続されてい
る。Ｙゲート１３００には、データ入出力時に書込動作
を行なうための書込回路１６００と、データ出力時に流
れる電流値から“０”と“１”を判定するセンスアンプ
１７００とが接続されている。書込回路１６００とセン
スアンプ１７００には、それぞれ入出力データを一時格
納する入出力バッファ１８００が接続されている。アド
レスバッファ１５００と入出力バッファ１８００には、
フラッシュＥＥＰＲＯＭの動作制御を行なうためのコン
トロールロジック１９００が接続されている。コントロ
ールロジック１９００は、チップイネーブル信号、アウ
トプットイネーブル信号およびプログラム信号に基づい
た制御を行なう。

【０００５】図３５は、図３４に示されたメモリセルマ
トリクス１１００の概略構成を示す等価回路図である。
図３５において、行方向に延びる複数本のワード線ＷＬ
₁ 、ＷＬ₂ …、ＷＬ_i と、列方向に延びる複数本のビッ
ト線ＢＬ₁ 、ＢＬ₂ …、ＢＬ _j とが互いに直交するよう
に配置され、マトリクスを構成する。各ワード線と各ビ
ット線との交点には、それぞれフローティングゲートを
有するメモリトランジスタＱ₁₁、Ｑ₁₂…Ｑ_ijが配置され
ている。各メモリトランジスタのドレインは、各ビット
線に接続されている。メモリトランジスタのコントロー
ルゲートは、各ワード線に接続されている。メモリトラ
ンジスタのソースは各ソース線Ｓ₁ 、Ｓ ₂ …に接続され
ている。同一行に属するメモリトランジスタのソース
は、図に示されるように相互に接続されている。

【０００６】図３６は、上記のようなフラッシュＥＥＰ
ＲＯＭを構成する１つのメモリトランジスタの断面構造
を示す部分断面図である。図３６に示されるフラッシュ
メモリは、スタックゲート型フラッシュＥＥＰＲＯＭと
呼ばれている。図３７は、従来のスタックゲート型フラ
ッシュＥＥＰＲＯＭの平面的配置を示す概略平面図であ
る。図３８は、図３７の９０００−９０００線に沿った
断面図である。これらの図を参照して、従来のフラッシ
ュＥＥＰＲＯＭの構造について説明する。

【０００７】このｐ型半導体基板１００１の主表面上の
所定領域に、ＳｉＯ₂ よりなる絶縁膜１００２を介して
ｍ行をｎ列のマトリクス状に配列した（ｍ×ｎ）個のフ
ローティングゲート１０３７が配列されている。またフ
ローティングゲート１０３７上には、ＳｉＯ₂ などより
なる絶縁膜１００９を介して各行ごとに形成されたｍ本
のワード線（コントロールゲート）１０１３が形成され
ている。

【０００８】半導体基板１００１の主表面にはチャネル
領域を規定するように所定の間隔を隔ててｎ型のドレイ
ン領域１００１ｉとｎ型のソース領域１００１ａとが形
成されている。

【０００９】また、フローティングゲート１０３７およ
びワード線（コントロールゲート）１０１３を覆い、か
つ、上記ドレイン領域１００１ｉに一部が重なるように
形成された第３の絶縁膜１０１６が形成されている。

【００１０】上記のように構成されたフラッシュＥＥＰ
ＲＯＭの動作について、図３６を参照して説明する。

【００１１】まず、書込動作においては、ｎ型ドレイン
領域１００１ｉに６ないし８Ｖ程度の電圧Ｖ_D1、コント
ロールゲート１０１３に１０ないし１５Ｖ程度の電圧Ｖ
_G1が印加される。さらに、ｎ型ソース領域１００１ａと
ｐ型半導体基板１００１は接地電位に保たれる。このと
きメモリトランジスタのチャネルには、数１００μＡの
電流が流れる。ソースからドレインに流れた電子のうち
ドレイン近傍で加速された電子は、この近傍で高いエネ
ルギを有する電子すなわちホットエレクトロンとなる。
この電子の一部は、コントロールゲート１０１３に印加
された電圧Ｖ_Gによる電界により、図中矢印に示され
るように、フローティングゲート１０３７に注入され
る。このようにして、フローティングゲート１０３７に
電子の蓄積が行なわれると、メモリトランジスタのしき
い値電圧Ｖ_thが高くなる。このしきい値電圧Ｖ_thが所定
の値よりも高くなった状態が書込まれた状態、“０”と
呼ばれる。

【００１２】次に消去動作においては、ｎ型ソース領域
１００１ａに１０ないし１２Ｖ程度の電圧Ｖ_s が印加さ
れ、コントロールゲート１０１３とｐ型半導体基板１０
０１は接地電位に保持される。さらにｎ型ドレイン領域
１００１ｉは解放される。ｎ型ソース領域１００１ａに
印加された電圧Ｖ_s による電界により、図中矢印に示
されるように、フローティングゲート１０３７の中の電
子は、薄いゲート酸化膜１００２をトンネル現象によっ
て通過する。このようにして、フローティングゲート１
０３７の中の電子が引抜かれることにより、メモリトラ
ンジスタのしきい値電圧Ｖ_thが低くなる。このしきい値
電圧Ｖ_thが所定の値よりも低い状態が、消去された状
態、“１”と呼ばれる。各メモリトランジスタのソース
は、図３０に示されるように相互に接続されているの
で、この消去動作によって、すべてのメモリセルを一括
で消去できる。さらに、読出動作においては、コントロ
ールゲート１０１３に５Ｖ程度の電圧Ｖ_G2、ｎ型ドレイ
ン領域に１ないし２Ｖ程度の電圧Ｖ_D2が印加される。こ
のとき、メモリトランジスタのチャネル領域に電流が流
れるかどうか、すなわちメモリトランジスタがオン状態
かオフ状態かによって上記の“１”、“０”の判定が行
なわれる。

【００１３】図３９〜図４１は従来のＥＥＰＲＯＭ型フ
ラッシュメモリのメモリセルの構造を示す図である。図
３９は平面図を、図４０は図３９の８０００−８０００
に沿った断面図であり、図４１は図３９の７０００−７
０００に沿った断面図を示している。図３９を参照し
て、半導体基板の主表面に、所定の方向に延びる複数の
活性領域１１１１が所定の間隔を隔てて形成されてい
る。その活性領域１１１１の延びる方向と直交する方向
に延びるように複数のワード線１０１３が所定の間隔を
隔てて形成されている。それと直交するようにビット線
１０１４が形成されている。図４０を参照して、半導体
基板１００１の主表面上の所定領域に分離酸化膜１００
５が形成されている。分離酸化膜１００５の間にまたが
るように、半導体基板１００１の主表面上にトンネル酸
化膜１００２を介してフローティングゲート１０３７が
形成されている。その全体を覆うようにポリシリコン−
ポリシリコン間絶縁膜１００９を介してコントロールゲ
ート１０１３が形成されている。コントロールゲート１
０１３の上部を覆うようにシリコン酸化膜１０１６が形
成されている。また、シリコン酸化膜１０１６の上方に
はビット線１０１４が形成されている。

【００１４】図４１を参照して、半導体基板１００１の
主表面の所定領域には分離酸化膜１００５が形成されて
いる。素子分離酸化膜１００５によって囲まれた活性領
域に位置する半導体基板１００１の主表面にはチャネル
領域を挟むように所定の間隔を隔ててドレイン領域１０
０１ｉおよびソース領域１００１ａが形成されている。
チャネル領域上には、フローティングゲート１０３７、
コントロールゲート１０１３などが形成されている。

【００１５】図４２〜図４４はメモリセルの製造工程の
第１工程を示した図である。図４２は平面図を、図４３
は図４２の８０００−８０００に沿った断面図を示して
いる。また図４４は、図４２の７０００−７０００に沿
った断面図を示している。図４２〜図４４を参照して、
半導体基板１００１の主表面に、メモリセルのチャネル
およびソース／ドレイン領域となる活性領域１１１１
と、フィールド酸化膜１００５とを形成する。

【００１６】次に図４５〜図４７を参照して、図４５は
平面図を、図４６は図４５の８０００−８０００に沿っ
た断面図を、図４７は図４５の７０００−７０００に沿
った断面図を示している。半導体基板１００１の主表面
上の所定領域にトンネル酸化膜１００２を形成した後、
リンがドープされたポリシリコン層（図示せず）を堆積
する。このポリシリコン層の周辺回路部分を除去して、
セルアレイ部の同一ビット線上のセルごとにポリシリコ
ン層を残すことによって図４５に示されるようなパター
ンを残す。この形成されたポリシリコン層１０３７ａは
最終的には、メモリセルの記憶ノードであるフローティ
ングゲートになる。

【００１７】次に、図４８〜図５０を参照して、図４８
は平面図を、図４９は図４８の８０００−８０００に沿
った断面図を、図５０は図４８の７０００−７０００に
沿った断面図を示している。減圧ＣＶＤ法により、シリ
コン酸化膜（Ｏ膜）とシリコン窒化膜（Ｎ膜）とからな
るＯＮＯ膜と呼ばれる３層の膜を堆積しパターニングす
ることによりセルアレイ部のみにこれらを残し、ポリシ
リコン−ポリシリコン間絶縁膜１００９を形成する。

【００１８】次に、図５１〜図５３を参照して、図５１
は平面図を、図５２は図５１の８０００−８０００に沿
った断面図を、図５３は図５１の７０００−７０００に
沿った断面図を示している。コントロールゲート層とし
てリンがドープされたポリシリコン層１０１３を減圧Ｃ
ＶＤ法またはスパッタリング法によって堆積する。さら
にその上に後工程でセルアレイ内のフローティングゲー
トをエッチングする際にマスクとなる、シリコン酸化膜
１０１６を堆積する。そのシリコン酸化膜１０１６をパ
ターニングし、セルアレイ内のコントロールゲート１０
１３と周辺回路部のトランジスタのゲート電極（図示せ
ず）とを形成する。

【００１９】次に図５４〜図５６を参照して、図５４は
平面図を、図５５は図５４の８０００−８０００に沿っ
た断面図を、図５６は図５４の７０００−７０００に沿
った断面図を示している。まず、周辺回路部にレジスト
パターンを形成し（図示せず）、コントロールゲートの
上に位置するシリコン酸化膜１０１６をマスクとして、
ポリシリコン−ポリシリコン絶縁膜１００９（図４９参
照）、ポリシリコン層１０３７ａ（図５１参照）をエッ
チングする。これにより、フローティングゲート１０３
７を形成する。

【００２０】次に図５７〜図５９を参照して、図５７は
平面図を、図５８は図５７の８０００−８０００に沿っ
た断面図を、図５９は図５７の７０００−７０００に沿
った断面図を示している。図５７〜図５９に示すよう
に、メモリセルのソースとなる部分をレジスト膜１０３
８ａで覆った後、砒素とリンを注入することによってメ
モリセルのドレイン領域１００１ｉを形成する。

【００２１】次に、図６０〜図６２を参照して、図６０
は平面図を、図６１は図６０の８０００−８０００に沿
った断面図を、図６２は図６０の７０００−７０００に
沿った断面図を示している。まず、メモリセルのドレイ
ンとなる部分をフォトレジスト膜１０３８ｂで覆った
後、各セルのソース領域となる部分を分離しているフィ
ールド酸化膜を、コントロールゲート１０１３上に位置
するシリコン酸化膜１０１６をマスクとしてエッチング
する。その後、砒素を注入することによってメモリセル
のソース領域１００１ａを形成する。この工程により、
ワード線１０１３方向のセルのソース領域１００１ａは
共通となる。

【００２２】この後、周辺回路部のソース／ドレイン領
域（図示せず）を形成し、層間膜（図示せず）を堆積し
た後、メモリセルのドレイン領域１００１ｉにコンタク
ト部を開口し、アルミニウム合金または高融点金属シリ
サイド層よりなるビット線１０１４を形成する。以上の
ようにして図３９〜図４１に示す従来のＥＥＰＲＯＭ型
フラッシュメモリのメモリセルは完成されていた。

【００２３】

【発明が解決しようとする課題】前述のような従来のＥ
ＥＰＲＯＭ型フラッシュメモリの製造方法では、図５９
および図６２に示したソース／ドレイン注入工程と、図
５６に示したフローティングゲート１０３７の形成のた
めのエッチング工程とによって発生する電荷がフローテ
ィングゲート１０３７とコントロールゲート１０１３に
蓄積されてしまうという不都合が生じていた。その結
果、トンネル酸化膜１００３とポリシリコン−ポリシリ
コン間絶縁膜１００９を損傷させる場合があった。この
損傷は、形成されたメモリセルの記憶特性の悪化などの
問題を生じさせる。

【００２４】この発明は以上のような問題を解決するた
めになされたもので、イオン注入工程およびエッチング
工程により発生する電荷を散逸させることで、トンネル
酸化膜とポリシリコン−ポリシリコン間絶縁膜の損傷を
防止する。

【００２５】

【課題を解決するための手段】請求項１における半導体
記憶装置は、半導体基板と、第１の絶縁膜と、フローテ
ィングゲート電極層と、第２の絶縁膜と、コントロール
ゲート電極層と、第１の不純物領域と、第２の不純物領
域とを備えている。第１の絶縁膜は、半導体基板上に直
接接するように形成されている。フローティングゲート
電極層は、第１の絶縁膜上に形成されている。第２の絶
縁膜は、フローティングゲート電極層の主表面上の所定
領域に形成されている。コントロールゲート電極層は、
第２の絶縁膜の主表面上に直接接するように形成されて
いる。第１の不純物領域は、半導体基板の主表面上に形
成されており、第１導電型を有する。第２の不純物領域
は、第１の不純物領域の主表面に形成され、第２導電型
を有する。フローティングゲート電極層およびコントロ
ールゲート電極層のうち少なくともいずれかの一端が第
２の不純物領域の主表面に電気的に接触している。

【００２６】請求項２における半導体記憶装置の製造方
法は、半導体基板の主表面上に第１導電型の第１の不純
物領域を形成する。第１の不純物領域の主表面に第２導
電型の第２の不純物領域を形成する。半導体基板上に直
接接するように第１の絶縁膜を形成する。第１の絶縁膜
上にフローティングゲート電極層を形成する。フローテ
ィングゲート電極層の主表面上の所定領域に第２の絶縁
膜を形成する。第２の絶縁膜の主表面上に直接接するよ
うにコントロールゲート電極層を形成する。フローティ
ングゲート電極層およびコントロールゲート電極層のう
ち少なくともいずれかの一端を半導体基板の主表面と接
触するように形成する。

【００２７】請求項３〜５における半導体記憶装置の製
造方法は、半導体基板上に直接接するように第１の絶縁
膜を形成する。第１の絶縁膜上にフローティングゲート
電極層を形成する。フローティングゲート電極層の主表
面上の所定領域に第２の絶縁膜を形成する。第２の絶縁
膜の主表面上に直接接するようにコントロールゲート電
極層を形成する。フローティングゲート電極層およびコ
ントロールゲート電極層のうち少なくともいずれかの一
端を半導体基板の主表面と接触するように形成する。半
導体基板の主表面にその一端が接触するフローティング
ゲート電極層およびコントロールゲート電極層の一部を
除去する。

【００２８】

【作用】請求項１に係わる半導体記憶装置では、フロー
ティングゲート電極層およびコントロールゲート電極層
のうち少なくともいずれかの一端が第２の不純物領域の
主表面に電気的に接触しているので、ソース／ドレイン
形成のためのイオン注入またはゲート電極を形成するた
めのエッチングにおいて、フローティングゲート電極と
コントロールゲート電極に発生する電荷を半導体基板に
散逸させるので、トンネル酸化膜およびポリシリコンと
ポリシリコンの間に位置する絶縁膜の損傷が防止され
る。

【００２９】請求項２に係わる半導体記憶装置の製造方
法では、フローティングゲート電極層およびコントロー
ルゲート電極層のうち少なくともいずれかの一端が半導
体基板の主表面に電気的に接触しているので、ソース／
ドレイン形成のためのイオン注入またはゲート電極を形
成するためのエッチングにおいて、フローティングゲー
ト電極とコントロールゲート電極に発生する電荷を半導
体基板に散逸させるので、トンネル酸化膜およびポリシ
リコンとポリシリコンの間に位置する絶縁膜の損傷がな
い半導体記憶装置が容易に製造される。

【００３０】請求項３ないし５に係わる半導体記憶装置
の製造方法では、フローティングゲート電極層およびコ
ントロールゲート電極層のうち、少なくともいずれかの
一端が半導体基板の主表面に接触するように形成するの
で、ソース／ドレイン形成のためのイオン注入またはエ
ッチングにおいて発生する電荷を散逸させるので、トン
ネル酸化膜およびポリシリコンとポリシリコンの間に位
置する絶縁膜の損傷がない半導体記憶装置が容易に製造
される。

【００３１】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１および図２は本発明の第１実施例による半導
体記憶装置を示した平面図および断面図である。図１は
平面図であり、図２は図１の３０００−３０００に沿っ
た断面図を示している。図１を参照して、半導体基板１
上にフローティングゲート７およびコントロールゲート
１３が形成されている。フローティングゲート７および
コントロールゲート１３を挟むように、ソース／ドレイ
ン領域１７が形成されている。フローティングゲート７
およびコントロールゲート１３にはそれぞれ電荷吸収部
１５および１１がそれぞれ形成されている。

【００３２】図２を参照して、半導体基板１の主表面上
の所定領域に素子分離絶縁膜５が形成されている。素子
分離絶縁膜５によって囲まれた活性領域に位置する半導
体基板の主表面上には、トンネル酸化膜３が形成されて
いる。トンネル酸化膜３および素子分離絶縁膜５の主表
面の所定領域上には、フローティングゲート７が形成さ
れている。フローティングゲート７は、電荷吸収部１５
において、半導体基板１と接するように形成されてい
る。電荷吸収部１５の下に位置する半導体基板１の表面
には、ｐ型不純物領域１６ａが形成され、そのｐ型不純
物領域１６ａを覆うようにｎ型不純物領域１６ｂが形成
されている。

【００３３】フローティングゲート７の主表面上の所定
領域には、ポリシリコン−ポリシリコン間絶縁膜９が形
成されている。ポリシリコン−ポリシリコン間絶縁膜９
の主表面上の所定領域には、コントロールゲート１３が
形成されている。ポリシリコン−ポリシリコン間絶縁膜
９は半導体基板１と接する所定領域において、開口を有
しており、その部分においてコントロールゲート１３と
半導体基板１とが接するように形成されている。このコ
ントロールゲート１３と半導体基板１が接する部分によ
って電荷吸収部１１が形成されている。電荷吸収部１１
の下に位置する半導体基板１の表面には、ｎ型不純物領
域１２ａが形成され、そのｎ型不純物領域１２ａを覆う
ようにｐ型不純物領域１２ｂが形成されている。

【００３４】ここで、図１および図２に示す本発明の第
１実施例による半導体記憶装置では、フローティングゲ
ート７およびコントロールゲート１３にそれぞれのゲー
トと半導体基板１とが接することで構成される電荷吸収
部１５および１１が形成されている。これらゲートと半
導体基板が接することで構成される電荷吸収部１５、１
１を有するために、ソース／ドレイン形成のためのイオ
ン注入またはゲート電極を形成するためのエッチング工
程において発生する電荷をフローティングゲート７およ
びコントロールゲート１３から散逸させることができ
る。これによってトンネル酸化膜３およびポリシリコン
−ポリシリコン間絶縁膜９の破損を防止することができ
る。

【００３５】その一方、電荷吸収部１５、１１が単に半
導体基板１とそれぞれの電極を電気的に導通させるもの
であれば、半導体記憶装置を形成した際に記憶に係わる
電荷もこの部分から散逸してしまうことによってデータ
の保持ができない。この対策として、電荷吸収部１５、
１１の下面であって半導体基板１の所定領域にｐ−ｎ接
合１６ａ、１６ｂ、１２ａ、１２ｂを形成している。こ
のｐ−ｎ接合１６ａ、１６ｂ、１２ａ、１２ｂは、破損
が問題となる絶縁膜の破壊耐圧よりは低く、記憶に必要
な電圧よりは高い接合耐圧を持つように形成されている
ので、イオン注入などにおいて発生する電荷による絶縁
膜の損傷を有効に防止しながら、記憶機能を有する半導
体装置が形成される。ここで、ｐ−ｎ接合１６ａ、１６
ｂとｐ−ｎ接合１２ａ、１２ｂで極性が逆になっている
のは、記憶保持時においてはフローティングゲート７に
はマイナスの電位がかかり、データの書込，消去，読出
時には、コントロールゲート１３にプラスの電位がかか
るためである。

【００３６】図３ないし図６は本発明の第２実施例によ
る半導体記憶装置の製造工程を示した平面図および断面
図である。第２実施例では、フローティングゲート７に
のみ電荷吸収部１５を形成した場合の実施例を示してい
る。図３および図４を参照して、図３は平面図を、図４
は図３の４０００−４０００に沿った断面図を示してい
る。前述の第１実施例とは、コントロールゲート１３に
電荷吸収部がないことが異なっている。前述の第１実施
例では、電荷吸収部１５を有しながら、データの保持が
可能になるように、ｐ−ｎ接合１６ａ、１６ｂが形成さ
れていた。そのｐ−ｎ接合に替えて、この第２実施例で
は、電荷吸収部１５の機能が必要とならなくなった後
に、フローティングゲート層１５の一部をレーザートリ
ミングによって切断している。

【００３７】図３および図４は、レーザートリミング２
１によって切断する前の状態を示し、図５および図６は
レーザートリミング２１によってフローティングゲート
７が切断された後の構造を示している。図５および図６
を参照して、フローティングゲート７は電荷吸収部１５
が不要となった後にレーザートリミングによりその一部
が切断されているので、電荷吸収が必要とされる工程に
おいては電荷吸収部１５が電荷を散逸させる機能を発揮
することで絶縁膜の破損を防止する。その後フローティ
ングゲート７を切断するので、その後形成される半導体
記憶装置のデータ保持についても問題のないフラッシュ
メモリが得られる。

【００３８】図７および図８は本発明の第３実施例によ
る半導体記憶装置の製造工程を示した平面図である。図
７を参照して、電荷吸収部１５が電荷を散逸させる機能
を発揮した後、電荷吸収部１５を含むフローティングゲ
ート７の一部を除いて、レジスト２１で覆った図であ
る。この状態で、フローティングゲート７をエッチング
により除去する。図８は、エッチング後の平面図を示し
ている。フローティングゲート７の電荷吸収部に至る部
分はエッチングにより、完全に除去されており、電荷吸
収部１５とは電気的に絶縁されていることがわかる。こ
の方法によっても、前述の第２実施例と同様に、電荷吸
収部１５が必要な際にはその機能を発揮し、不要となっ
た後にはフローティングゲート７と電荷吸収部１５とを
電気的に絶縁することで、データ保持の問題のないフラ
ッシュメモリを得ることができる。

【００３９】図９ないし図１２は本発明の第４実施例に
よる半導体記憶装置を示した平面図である。図９ないし
図１２を参照して、セルアレイにはワード線３５方向の
端、すなわちアレイブロックの端の同一ビット線上にあ
るセルのフローティングゲート３７ａに対して電荷吸収
体１５を設置することが可能である。この部分はソース
／ドレイン注入時に斜め注入において周辺の障害物のか
げとなり注入がされないいわゆる、シャドーイングの効
果を受けにくいため電荷吸収体を配置することで大きな
効果が期待できる。図９ないし図１２は、この方法を適
用した場合のパターンレイアウトを平面的に示したもの
である。図９は、コントロールゲートのパターニング
後、従来のメモリセルの製造工程で示したようにコント
ロールゲート上のシリコン酸化膜をマスクとしてフロー
ティングゲートを形成するためのレジストマスク３１の
パターニングの仕方を示している。図１０はこのように
してメモリセルのゲート電極を形成した後、メモリセル
のソース／ドレイン注入時のパターン形状を示してい
る。たとえば、イオン注入によって注入された砒素、リ
ンイオンなどの電荷は図中に示す矢印のように電荷吸収
部へ流れるので、フローティングゲートが帯電してトン
ネル酸化膜を破壊することが防止される。

【００４０】図１１は、電荷吸収部によるデータ消失の
問題を回避する方法を示している。すなわち、同一ビッ
ト線上のセルに繋がっているフローティングゲート３７
の隣り合うセル間の部分（図中Ｘで示す）をレーザート
リミングで切断する。あるいは、図１２に示すように、
エッチングにより電荷吸収部１５に接続されたフローテ
ィングゲート部を除去することによってもこの問題を回
避することができる。

【００４１】図１３ないし図１６は本発明の第５実施例
による半導体記憶装置を示した平面図である。図１３な
いし図１６を参照して、第５実施例では第４実施例にお
いて問題となる電荷吸収部を設置した際のフローティン
グゲートの面積の増大を改良したものである。半導体基
板上にフローティングゲート４７およびコントロールゲ
ート３５が形成されている。図１３においてはレジスト
マスク４１で覆う方法を示している。図１４は、メモリ
セルのゲート電極を完成させるための工程のエッチング
が終了した後、メモリセルのソース／ドレインを注入す
る際のパターン形状を示している。図１５に示す工程で
は、コントロールゲート３５によってフローティングゲ
ート４７の大きさが決定されるので、ゲートの端が一致
したレイアウトになる。このレイアウトによればアレイ
端のこれらのセルの面積を第４実施例より小さくでき、
電荷吸収部を接続しなかった他のアレイ中のセルとほぼ
同じセルの特性が得られる。また、第４実施例と同様
に、図１６に示すように、エッチングによってフローテ
ィングゲート４７を切断する方法も採用できる。

【００４２】第４および第５実施例の場合はアレイ端で
はパターンが形成されないオープン領域３２があるので
ワード線の寸法（セルトランジスタにおいてはゲート長
Ｌに相当する）がアレイ内のセルに比べて細る傾向があ
る。ゲート長Ｌが細るとコントロールゲート、フローテ
ィングゲートとセルのソース／ドレインとの間のゲート
容量の方が、セルのコントロールゲート−フローティン
グゲート間、フローティングゲート−基板間の容量より
は相対的に大きくなってしまい、実際の書込、消去の際
に重要なフローティングゲートにかかる電圧が小さくな
ってしまう。ところが実施例４および５においてはセル
アレイ端のフローティングゲート４７をアレイ中のセル
より大きくできるので、蓄えられる電荷が多く、フロー
ティングゲートと基板間にかかる電圧を大きくできるの
で、ゲート長Ｌの細りによるこの悪影響を解消できる。

【００４３】図１７および図１８は本発明の第６実施例
による半導体装置の断面図である。図１７および図１８
を参照して、第６実施例では、電荷吸収部をコントロー
ルゲートに設けた場合を示している。コントロールゲー
ト１３に電荷吸収部１１を形成することで、イオン注入
などの工程において発生する電荷がコントロールゲート
１３から半導体基板１に散逸するので、ポリシリコン−
ポリシリコン間絶縁膜９の破壊が防止される。この後、
電荷吸収部１１の上記した機能が不要となった際、デー
タの書込，消去，読出機能を阻害しないようにコントロ
ールゲート１３と電荷吸収部１１とを電気的に絶縁する
必要がある。図１７に示すように、レーザートリミング
によって、コントロールゲートの一部（図中Ｘで示す）
を切断する。図１８は切断後の断面図を示している。

【００４４】このとき、実際のレーザートリミング装置
の仕様において下地のフィールド酸化膜５を通してシリ
コン基板１にダメージを与える場合がある。そこでこの
第６実施例ではレーザートリミング地点（Ｘ）にダメー
ジを緩和するためにフローティングゲート材５７ｄをダ
ミーのパターンとして敷いている。

【００４５】また、エッチングによるコントロールゲー
ト１３の切断においても、上述のような問題が発生する
場合があり、図１９および図２０に示すように第６実施
例と同様にエッチング部分の下地に与えるダメージを緩
和するためにフローティングゲート材５７ｄをダミーの
パターンとして敷いたものを示した。

【００４６】図２１ないし図２４は、本発明の第８実施
例による半導体記憶装置の平面図および断面図を示した
ものである。図２１ないし図２４を参照して、コントロ
ールゲート（ワード線）６３に電荷吸収部１１を形成す
る場合は、ポリシリコン−ポリシリコン間絶縁膜６９が
直接シリコン基板１上に形成される場所において、電荷
吸収部１１を形成することができる。図２１および図２
２は、電荷吸収部１１を形成した際のパターンレイアウ
トを示す平面図および断面図である。セルに注入された
イオンなどによって発生する電荷は図２１に示す矢印の
ように電荷吸収部１１へ流れるので、コントロールゲー
ト６３を帯電させてポリシリコン−ポリシリコン間絶縁
膜６９を破損させるようなことはない。

【００４７】図２３は、コントロールゲート６３に形成
された電荷吸収部１１によるデータ保持の障害を回避す
るための方法を示したものである。電荷吸収部１１が電
荷を散逸させる機能を発揮した後、図２３に示すように
レジスト６４を用い、セル部分と電荷吸収体１１との間
に位置するコントロールゲート６３の部分をエッチング
により除去する。また前述の第６実施例と同様に、コン
トロールゲート６３の一部をレーザートリミングにより
切断する方法を採用することもできる。またさらに、図
２５に示すように、電荷吸収部１１に接する半導体基板
の部分に、ｐ−ｎ型接合１１ａ、１１ｂを形成すること
により、コントロールゲート６３の一部を除去すること
なしに、データの書込，消去，読出が可能な半導体記憶
装置を得ることができる。

【００４８】以上示した第８実施例および第９実施例の
構造は、実際のセルアレイに用いる場合、図２４に示す
ように、コントロールゲートはワード線７５として使わ
れるため、１つのワード線７５に連なっているセルアレ
イブロック７３に対して、電荷吸収の効果をもたらすこ
とになる。たとえば、１つのワード線７５に４Ｋビット
のセルが繋がっている場合、アレイ端に１個の電荷吸収
部を設ければよいのでチップの面積の増加は小さい。ま
たワード線の電位固定のための杭打７１ごとに電荷吸収
部を形成する場合で、たとえば２５６ビットごとに杭打
の場合１５個、また、ワード線端にも杭打がある場合は
１７個の電荷吸収部を作ればよいので、チップ面積の増
大は小さい。

【００４９】図２６ないし図３１は本発明の第１０実施
例による半導体記憶装置を示した図である。第１０実施
例では、電荷吸収部１５をフローティングゲート８５に
形成した場合を示しており、その際のエッチングのダメ
ージを低減する方法を示している。図２６はフローティ
ングゲート８５のエッチング工程におけるダメージを回
避するために各ビット線ごとにビット線方向に延長した
ビット線の端の部分に電荷吸収体１５を設けたパターン
レイアウトを示したものであり、図２７はその４５００
−４５００に沿った断面構造図を示したものである。エ
ッチング中に発生するプラス電荷はフローティングゲー
ト８５を伝わり電荷吸収部１５から半導体基板に散逸す
るので、トンネル酸化膜３を損傷させることはない。図
２８は、セルアレイブロックの端に電荷吸収体１５を形
成したパターンレイアウト図である。図２８に示すレイ
アウトでは、セルアレイのフローティングゲート部８５
と電荷吸収部１５はメモリセルのスタックトゲート電極
８５ｇを形成する工程で切離すことが可能である。この
工程を図２９と図３０に示す。すなわち、図２９および
図３０を参照して、図２９はメモリセルのゲート電極を
完成するためのマスク９１のかけ方を示しており、この
後エッチングすることで図３０に示すようなセルが得ら
れる。また、このレイアウトはコントロールゲート９３
の上側に位置する酸化膜９３ａをマスクとしてフローテ
ィングゲート８５をエッチングする際にも効果がある。
この効果を図３１に示す。図３１を参照して、エッチン
グ中にフローティングゲート９４に蓄えられたプラス電
荷１０１は、フローティングゲート９４を伝わり電荷吸
収部１５から半導体基板１へ散逸するため、トンネル酸
化膜３を損傷させることはない。

【００５０】図３２および図３３は、本発明の第１１実
施例による半導体記憶装置の平面図および断面図を示
す。図３２および図３３を参照して、第１１実施例では
コントロールゲートに電荷吸収部を設けてエッチングの
際の絶縁膜などの損傷を防止する方法を示している。図
３２は、コントロールゲート３５のエッチング中の損傷
を回避するために各ワード線３５ごとに電荷吸収体１１
を設けたパターンレイアウトの平面図である。また図３
３は、図３２の５０００−５０００に沿った断面図を示
している。エッチング中にコントロールゲート３５に発
生したプラスの電荷１２１は電荷吸収部１１から半導体
基板１へ散逸するため、ポリシリコン−ポリシリコン間
絶縁膜１２９を損傷またはダメージを与えることはな
い。

【００５１】今回開示された実施例はすべての点で例示
であって制限的なものではないと考えられるべきであ
る。本発明の範囲は特許請求の範囲によって示され、特
許請求の範囲と均等の意味および範囲内でのすべての変
更が含まれることが意図される。

【００５２】

【発明の効果】請求項１に記載の半導体記憶装置によれ
ば、フローティングゲート電極層およびコントロールゲ
ート電極層のうち少なくともいずれかの一端が第２の不
純物領域の主表面に電気的に接触しているので、ソース
／ドレイン形成のためのイオン注入またはゲート電極を
形成するためのエッチングにおいて、フローティングゲ
ート電極とコントロールゲート電極に発生する電荷を半
導体基板に散逸させることによって、トンネル酸化膜お
よびポリシリコンとポリシリコンの間に位置する絶縁膜
の損傷が防止されることができ、メモリセルの記憶特性
を向上させることができる。

【００５３】請求項２に記載の半導体記憶装置の製造方
法によれば、フローティングゲート電極層およびコント
ロールゲート電極層のうち少なくともいずれかの一端が
半導体基板の主表面に電気的に接触しているので、ソー
ス／ドレイン形成のためのイオン注入またはゲート電極
を形成するためのエッチングにおいてフローティングゲ
ート電極とコントロールゲート電極に発生する電荷を散
逸させることができ、トンネル酸化膜およびポリシリコ
ンとポリシリコンの間に位置する絶縁膜の損傷がない半
導体記憶装置が容易に製造され、メモリセルの記憶特性
を向上させることができる。

【００５４】請求項３ないし５に記載の半導体記憶装置
の製造方法によれば、フローティングゲート電極層およ
びコントロールゲート電極層のうち、少なくともいずれ
かの一端が半導体基板の主表面に接触するように形成す
るので、ソース／ドレイン形成のためのイオン注入また
はエッチングにおいてフローティングゲートとコントロ
ールゲートに発生する電荷を散逸させることができ、ト
ンネル酸化膜およびポリシリコンとポリシリコンの間に
位置する絶縁膜の損傷がない半導体記憶装置が容易に製
造され、メモリセルの記憶特性を向上させることができ
る。

【図面の簡単な説明】

【図１】 本発明の第１実施例による半導体記憶装置を
示した平面図である。

【図２】 本発明の第１実施例による半導体記憶装置を
示した断面図である。

【図３】 本発明の第２実施例による半導体記憶装置の
製造プロセスの第１工程を説明するための平面図であ
る。

【図４】 本発明の第２実施例による半導体記憶装置の
製造プロセスの第１工程を説明するための断面図であ
る。

【図５】 本発明の第２実施例による半導体記憶装置の
製造プロセスの第２工程を説明するための平面図であ
る。

【図６】 本発明の第２実施例による半導体記憶装置の
製造プロセスの第２工程を説明するための断面図であ
る。

【図７】 本発明の第３実施例による半導体記憶装置の
製造プロセスの第１工程を説明するための平面図であ
る。

【図８】 本発明の第３実施例による半導体記憶装置の
製造プロセスの第２工程を説明するための平面図であ
る。

【図９】 本発明の第４実施例による半導体記憶装置の
製造プロセスの第１工程を説明するための平面図であ
る。

【図１０】 本発明の第４実施例による半導体記憶装置
の製造プロセスの第２工程を説明するための平面図であ
る。

【図１１】 本発明の第４実施例による半導体記憶装置
の製造プロセスの第３工程を説明するための平面図であ
る。

【図１２】 本発明の第４実施例による半導体記憶装置
の製造プロセスの第４工程を説明するための平面図であ
る。

【図１３】 本発明の第５実施例による半導体記憶装置
の製造プロセスの第１工程を説明するための平面図であ
る。

【図１４】 本発明の第５実施例による半導体記憶装置
の製造プロセスの第２工程を説明するための平面図であ
る。

【図１５】 本発明の第５実施例による半導体記憶装置
の製造プロセスの第３工程を説明するための平面図であ
る。

【図１６】 本発明の第５実施例による半導体記憶装置
の製造プロセスの第４工程を説明するための平面図であ
る。

【図１７】 本発明の第６実施例による半導体記憶装置
の製造プロセスの第１工程を説明するための断面図であ
る。

【図１８】 本発明の第６実施例による半導体記憶装置
の製造プロセスの第２工程を説明するための断面図であ
る。

【図１９】 本発明の第７実施例による半導体記憶装置
の製造プロセスの第１工程を説明するための断面図であ
る。

【図２０】 本発明の第７実施例による半導体記憶装置
の製造プロセスの第２工程を説明するための断面図であ
る。

【図２１】 本発明の第８実施例による半導体記憶装置
の製造プロセスの第１工程を説明するための平面図であ
る。

【図２２】 図２１に示した第８実施例の半導体記憶装
置の製造プロセスの第１工程を説明するための５０００
−５０００に沿った断面図である。

【図２３】 本発明の第８実施例による半導体記憶装置
の製造プロセスの第２工程を説明するための平面図であ
る。

【図２４】 本発明の第８実施例による半導体記憶装置
の模式図である。

【図２５】 本発明の第９実施例による半導体記憶装置
を示した断面図である。

【図２６】 本発明の第１０実施例による半導体記憶装
置の製造プロセスを説明するための平面図である。

【図２７】 図２６に示した第１０実施例の半導体記憶
装置の製造プロセスを説明するための断面図である。

【図２８】 本発明の第１０実施例による半導体記憶装
置の製造プロセスを説明するための平面図である。

【図２９】 本発明の第１０実施例による半導体記憶装
置の製造プロセスの第２工程を説明するための平面図で
ある。

【図３０】 本発明の第１０実施例による半導体記憶装
置の製造プロセスの第３工程を説明するための平面図で
ある。

【図３１】 本発明の第１０実施例による半導体記憶装
置の製造プロセスの第４工程を説明するための平面図で
ある。

【図３２】 本発明の第１１実施例による半導体記憶装
置の製造プロセスの第１工程を説明するための平面図で
ある。

【図３３】 図３２に示した第１１実施例の半導体記憶
装置の製造プロセスの第１工程を説明するための断面図
である。

【図３４】 フラッシュＥＥＰＲＯＭの一般的な構造を
示すブロック図である。

【図３５】 図３４に示されたメモリセルマトリクス１
１００の概略構成を示す等価回路図である。

【図３６】 フラッシュＥＥＰＲＯＭを構成する１つの
メモリトランジスタの断面構造を示す部分断面図であ
る。

【図３７】 従来のスタックゲート型フラッシュＥＥＰ
ＲＯＭの平面的配置を示す概略平面図である。

【図３８】 図３７の９０００−９０００に沿った断面
図である。

【図３９】 従来の半導体記憶装置を示した平面図であ
る。

【図４０】 図３９に示した従来の半導体記憶装置を示
した８０００−８０００に沿った断面図である。

【図４１】 図３９に示した従来の半導体記憶装置を示
した７０００−７０００に沿った断面図である。

【図４２】 図３９〜図４１に示した従来の半導体記憶
装置の製造プロセスの第１工程を説明するための平面図
である。

【図４３】 図３９〜図４１に示した従来の半導体記憶
装置の製造プロセスの第１工程を説明するための８００
０−８０００に沿った断面図である。

【図４４】 図３９〜図４１に示した従来の半導体記憶
装置の製造プロセスの第１工程を説明するための７００
０−７０００に沿った断面図である。

【図４５】 図３９〜図４１に示した従来の半導体記憶
装置の製造プロセスの第２工程を説明するための平面図
である。

【図４６】 図３９〜図４１に示した従来の半導体記憶
装置の製造プロセスの第２工程を説明するための８００
０−８０００に沿った断面図である。

【図４７】 図３９〜図４１に示した従来の半導体記憶
装置の製造プロセスの第２工程を説明するための７００
０−７０００に沿った断面図である。

【図４８】 図３９〜図４１に示した従来の半導体記憶
装置の製造プロセスの第３工程を説明するための平面図
である。

【図４９】 図３９〜図４１に示した従来の半導体記憶
装置の製造プロセスの第３工程を説明するための８００
０−８０００に沿った断面図である。

【図５０】 図３９〜図４１に示した従来の半導体記憶
装置の製造プロセスの第３工程を説明するための７００
０−７０００に沿った断面図である。

【図５１】 図３９〜図４１に示した従来の半導体記憶
装置の製造プロセスの第４工程を説明するための平面図
である。

【図５２】 図３９〜図４１に示した従来の半導体記憶
装置の製造プロセスの第４工程を説明するための８００
０−８０００に沿った断面図である。

【図５３】 図３９〜図４１に示した従来の半導体記憶
装置の製造プロセスの第４工程を説明するための７００
０−７０００に沿った断面図である。

【図５４】 図３９〜図４１に示した従来の半導体記憶
装置の製造プロセスの第５工程を説明するための平面図
である。

【図５５】 図３９〜図４１に示した従来の半導体記憶
装置の製造プロセスの第５工程を説明するための８００
０−８０００に沿った断面図である。

【図５６】 図３９〜図４１に示した従来の半導体記憶
装置の製造プロセスの第５工程を説明するための７００
０−７０００に沿った断面図である。

【図５７】 図３９〜図４１に示した従来の半導体記憶
装置の製造プロセスの第６工程を説明するための平面図
である。

【図５８】 図３９〜図４１に示した従来の半導体記憶
装置の製造プロセスの第６工程を説明するための８００
０−８０００に沿った断面図である。

【図５９】 図３９〜図４１に示した従来の半導体記憶
装置の製造プロセスの第６工程を説明するための７００
０−７０００に沿った断面図である。

【図６０】 図３９〜図４１に示した従来の半導体記憶
装置の製造プロセスの第７工程を説明するための平面図
である。

【図６１】 図３９〜図４１に示した従来の半導体記憶
装置の製造プロセスの第７工程を説明するための８００
０−８０００に沿った断面図である。

【図６２】 図３９〜図４１に示した従来の半導体記憶
装置の製造プロセスの第７工程を説明するための７００
０−７０００に沿った断面図である。

【符号の説明】

１ 半導体基板、３ トンネル絶縁膜、５ 素子分離絶
縁膜、７ フローティングゲート、９ ポリシリコン−
ポリシリコン間絶縁膜、１１ 電荷吸収部、１３ コン
トロールゲート、１５ 電荷吸収部。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板上に直接接するように形成された第１の
   絶縁膜と、 前記第１の絶縁膜上に形成されたフローティングゲート
   電極層と、 前記フローティングゲート電極層の主表面上の所定領域
   に形成された第２の絶縁膜と、 前記第２の絶縁膜の主表面上に直接接するように形成さ
   れたコントロールゲート電極層と、 前記半導体基板の主表面上に形成された第１導電型の第
   １の不純物領域と、 前記第１の不純物領域の主表面に形成された第２導電型
   の第２の不純物領域とを備え、 前記フローティングゲート電極層および前記コントロー
   ルゲート電極層のうちの少なくともいずれかの一端が前
   記第２の不純物領域の主表面に電気的に接触している、
   半導体記憶装置。
2. 【請求項２】 半導体基板の主表面上に第１導電型の第
   １の不純物領域を形成する工程と、 前記第１の不純物領域の主表面に第２導電型の第２の不
   純物領域を形成する工程と、 前記半導体基板上に直接接するように第１の絶縁膜を形
   成する工程と、 前記第１の絶縁膜上にフローティングゲート電極層を形
   成する工程と、 前記フローティングゲート電極層の主表面上の所定領域
   に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜の主表面上に直接接するようにコント
   ロールゲート電極層を形成する工程とを備え、 前記フローティングゲート電極層および前記コントロー
   ルゲート電極層のうち少なくともいずれかの一端を前記
   半導体基板の主表面と接触するように形成する、半導体
   記憶装置の製造方法。
3. 【請求項３】 半導体基板上に直接接するように第１の
   絶縁膜を形成する工程と、 前記第１の絶縁膜上にフローティングゲート電極層を形
   成する工程と、 前記フローティングゲート電極層の主表面上の所定領域
   に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜の主表面上に直接接するようにコント
   ロールゲート電極層を形成する工程とを備え、 前記フローティングゲート電極層および前記コントロー
   ルゲート電極層のうち少なくともいずれかの一端を前記
   半導体基板の主表面と接触するように形成し、 前記半導体基板の主表面にその一端が接触する、前記フ
   ローティングゲート電極層および前記コントロールゲー
   ト電極層の一部を除去する、半導体記憶装置の製造方
   法。
4. 【請求項４】 前記除去する工程は、レーザートリミン
   グ法を用いて行なう、請求項３に記載の半導体記憶装置
   の製造方法。
5. 【請求項５】 前記除去する工程は、エッチング法を用
   いて行なう、請求項３に記載の半導体記憶装置の製造方
   法。