JP3838692B2 - 不揮発性記憶装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特に不揮発性記憶装置の製造方法に関する。
【０００２】
【従来の技術】
不揮発性記憶装置は、RAM とは異なって電源供給を中断してもセル内の情報が無くならない特徴を有する。このような特性に因して不揮発性記憶装置はコンピューター及びメモリカードに広く使用される。従来の不揮発性記憶装置であるフラッシュメモリまたはEEPROM（Electrically Erasable Progammable Read Only Memory）のような素子の情報書込は、メモリセルトランジスターのソースとバルクを接地させ制御ゲートとドレインに高い電圧を印加することにより、ドレイン接合付近から生成されたチャンネルホットキャリヤを浮遊ゲートに注入させ行われる。即ちセルトランジスターのスレショルド電圧を増加させることにより読出す時、セル電流を小さくしてこの場合は情報が書込まれたと判断する。しかし前記のようにドレイン付近から生成されたチャンネルホットキャリヤによる情報書込は、ドレイン付近のゲート絶縁層に形成されるゲート電界がソース付近のゲート絶縁層に形成されるゲート電界より弱いので、浮遊ゲートへのホットキャリヤの注入効率が低い。これは情報書込の速度を低下させる問題点を誘発させる。従って、このような問題点を改善するためにソース領域側に浮遊ポリシリコンスペーサを形成することにより、情報書込の速度を改善させるセル構造が提案された（Albert T．Wu et al．：米国特許第４、７９４、５６５号）。これはソース領域の付近でホットキャリヤを発生させ浮遊ゲートに注入させる方法を利用したものである。
【０００３】
図１は前記浮遊ポリシリコンスペーサを有する不揮発性記憶装置の代表的なセル構造を示したものである。
前記図１を参照すれば、部材番号１０は半導体基板、１２は前記半導体基板１０の表面に形成されたゲート絶縁層、１４は前記ゲート絶縁層１２上に形成された浮遊ゲート、１６は前記浮遊ゲート１４上に形成された層間絶縁層、１８は前記層間絶縁層１６上に形成された制御ゲート、２０は前記制御ゲート１８及び前記浮遊ゲート１４を覆う絶縁層、２２は前記制御ゲート１８及び前記浮遊ゲート１４の一方の側壁に前記絶縁層２０を開けて離隔され形成された浮遊ポリシリコンスペーサ、２４は前記浮遊ポリシリコンスペーサ２２とオーバーラップされながら前記半導体基板１０の表面に形成されたソース領域、そして２６は前記浮遊ゲート１４とオーバーラップされながら前記ソース領域２４と面するように前記半導体基板１０の表面に形成されたドレイン領域を示す。また部材番号２８は前記浮遊ポリシリコンスペーサ２２の下の半導体基板１０の表面に形成される第１チャンネル領域、３０は前記浮遊ゲート１４と前記浮遊ポリシリコンスペーサ２２との間に位置した絶縁層２０の下の半導体基板１０の表面に形成される第２チャンネル領域、そして３２は前記浮遊ゲート１４の下の半導体基板１０の表面に形成される第３チャンネル領域を示す。ここで前記第２チャンネル領域３０はセルに情報を書込ませる際非常に重要な役割をする。即ち前記のセル構造で情報書込動作はソース領域２４と半導体基板１０を接地させ、制御ゲート１８とドレイン領域２６に各々１２V と５V を印加することにより行われる。この際前記第２チャンネル領域３０とその上部のゲート絶縁層１２に各々最大の大きさを有するチャンネル電界（水平電界）とゲート電界（垂直電界）が形成される。ソース領域側に隣接した部分で形成されたゲート電界は、ドレイン領域付近のゲート絶縁層に形成されるゲート電界よりさらに強い。従って、前記第２チャンネル領域３０に形成された電界により生成されたホットキャリヤの多量が前記最大の大きさを有するゲート電界により前記浮遊ゲート１４に注入される。結果的に、これは前記図１のセル構造によるホットキャリヤの注入効率が前記浮遊ポリシリコンスペーサ２２、前記第１チャンネル領域２８、及び前記第２チャンネル領域３０を有しないセル構造でのホットキャリヤの注入効率よりさらに大きくする効果をもたらす。
【０００４】
しかし、図１のようなセル構造を有する不揮発性記憶装置は、過度な情報消去に因してスレショルド電圧がマイナスの電圧を有するセルのビットラインを共有しながらプログラムされた他のセルを選択的に読出す時、前記過度な情報消去が行われたセルの情報が読出されて誤動作が発生しうる。これは、選択されたセルと非選択されたセルの浮遊シリコンスペーサ２２が全てフローティング状態であるので非選択されたセルの中過度消去されたセルのトランジスターがオンになってビットラインに多くの電流を流れるようにするからである。
【０００５】
前記米国特許第４、７９４、５６５号では前記図１の以外に他の構造を有する実施例を幾つか紹介した。これら構造によれば、前述した過度な情報消去による誤動作は解決しうる。しかし、浮遊ゲートと制御ゲートが重なる面積が小さくて情報書込に影響を与えるカップリング比が小さくなったり、セル面積が大きくなる問題点を有する。従ってこのような問題点を改善するために、ソース領域側に側壁ゲート電極を有するセル構造が提案された（John Caywood、米国特許第５、２３５、５４４号）。
【０００６】
図２と図３は前記側壁ゲート電極を有するセル構造とセル配置図の一部を各々示したものである。
図２を参照すれば参照番号４０は半導体基板、４２は前記半導体基板４０の上にゲート絶縁層により離隔され形成された浮遊ゲート、４４は前記浮遊ゲート４２上に層間絶縁層により離隔され形成された制御ゲート電極、４６は前記制御ゲート４４及び前記浮遊ゲート４２の一方の側壁に絶縁層により離隔され形成された側壁ゲート電極、４８は前記浮遊ゲート４２とオーバーラップされながら前記半導体基板４０の表面に形成されたドレイン領域、そして５０は前記ドレイン領域と面して前記側壁ゲート電極４６とオーバーラップされながら前記半導体基板４０の表面に形成されたソース領域を示す。前記図２に示されたセルにおいて、情報の書込はソース領域５０を接地させドレイン領域４８に約５V 、制御ゲート４４に１２V 乃至１８V 、そして側壁ゲート電極４６に１．５V 乃至２．５V を印加することにより行われる。これはソース領域５０の付近でホットキャリヤが発生し浮遊ゲート４２に注入されるからである。一方、情報の消去はドレイン領域４８と浮遊ゲート４２がオーバーラップされた部分に形成された薄いゲート絶縁層を通したトンネル電流を利用することにより行われる。即ちソース領域５０はフローティングさせドレイン領域４８と制御ゲート４４に各々＋５V と−８V 乃至−１３V を印加することにより、F-N トンネル現象を利用し浮遊ゲート４２に注入された電子等をドレイン領域４８に移動させ情報を消去させる。
【０００７】
図３は、前記図２に示されたセルを２次元的に配列させたセルアレー領域の一部を示した等価回路図である。
図３によれば、選択されたセル７６の情報を読取るための動作は非選択されたビットライン６２、非選択された側壁ゲート電極８０、８２、そして全てのソース領域６４、６６、６８は接地させ、選択されたセル７６の全ての制御ゲート電極７０にはプログラムされたセルと消去されたセルの区分のための適切な電圧、例えば０V 乃至３V を印加し、非選択された制御ゲート電極７２、７４は接地させ、選択されたビットライン６０及び選択された側壁ゲート電極７８に各々１V 乃至２V 及び５V を印加することにより行われる。従って前記の特許によれば、情報の読出し時非選択されたセルの側壁ゲート電極８０、８２接地させることにより、過度な情報消去が行われたセルによる誤動作を防止しうる。さらに詳しくは、過度な情報消去が行われたセルが非選択された時そのセルの側壁ゲート電極を接地させることにより側壁ゲート電極の下にチャンネルを形成させなくセルトランジスターをオフさせる。
【０００８】
しかし、ポリシリコンスペーサで形成された側壁ゲート電極を具備する前記セル構造を採択する不揮発性記憶装置は、次のような問題点を有する。
第１、セルの情報書込の特性に影響を与えるスペーサの幅をウェーハ内の位置及びウェーハ別に均一に形成しにくい。
第２、スペーサの幅が非常に狭くて側壁ゲート電極の大きい抵抗値を有する。これは任意の側壁ゲート電極を選択する時RC遅延時間を延ばして動作速度を遅くする。
【０００９】
第３、セルのアドレスを指定する周辺回路部のデコーダと側壁ゲート電極、即ちスペーサを連結するための工程が複雑で難しい。これはスペーサが非常に狭い幅を有するのでスペーサ上に直接コンタクトホールを形成しにくいからである。
【００１０】
【発明が解決しょうとする課題】
従って、本発明の目的は、ソース領域の付近に断面積が大きい側壁ゲート電極及びドレイン領域の上部に自己整列形コンタクトホールを形成することにより、セルの情報書込の効率を増大させセルの過度な情報消去による情報の読出し時の誤動作を防止することは勿論であり、側壁ゲート電極の抵抗を低くし側壁ゲート電極とデコーダを易しく連結させうる不揮発性記憶装置を提供することである。
【００１１】
【課題を解決するための手段】
前記目的を達成するために本発明は、複数のセルが２次元的に配列されたセルアレー領域を具備する不揮発性記憶装置の製造方法において、前記セルは第１導電形の半導体基板に素子分離のためのフィールド酸化層を形成することにより、活性領域と非活性領域を限定する第１段階と、前記第１段階の後に、前記フィールド酸化層が形成された半導体基板の全面にゲート絶縁層と第１導電層を順次に形成する第２段階と、前記第２段階の後に、前記第１導電層をパタニングして行方向に隣接したセルが相互隔離されるように変更された第１導電層を形成する第３段階と、前記第３段階の後に、前記変更された第１導電層が形成された半導体基板の全面に第１絶縁層、第２導電層、第２絶縁層を順次に形成する第４段階と、前記第４段階の後に、制御ゲート電極用マスクを利用し前記第２絶縁層、第２導電層、第１絶縁層、そして変更された第１導電層を連続的にパタニングすることにより、第２絶縁層パターン、第２導電層パターン、第１絶縁層パターン、及び第１導電層パターンが順次に積層されたゲートパターンを形成する第５段階と、前記第５段階の後に、前記ゲートパターンの両側壁に側壁絶縁層パターンを形成する第６段階と、前記第５段階の後に前記ゲートパターンの一側の活性領域に第２導電形のドレイン領域を形成する第７段階と、前記第６段階及び前記第７段階の後に、前記ドレイン領域上のゲート絶縁層を蝕刻することにより、前記ドレイン領域を露出させる自己整列形コンタクトホールを形成する第８段階と、前記第８段階の後に、前記結果物の全面に前記自己整列形コンタクトホールを埋込む第３導電層を形成する第９階と、前記第９段階の後に、前記第３導電層をパタニングして前記自己整列形コンタクトホールを覆うパッド層を形成すると共に、前記ドレイン領域の反対側の側壁絶縁層パターンを取囲みながら前記ゲート絶縁層パターンの一部を覆う側壁ゲート電極を形成する第１０段階と、前記第１０段階の後に、前記側壁ゲート電極の側の半導体基板の表面に第２導電形のソース領域を形成する第１１段階を具備して形成されることを特徴とする不揮発性記憶装置の製造方法を提供する。
【００１２】
【発明の実施の形態】
以下、添付の図面に基づき本発明を詳しく説明する。
図４は本発明による不揮発性記憶装置のセルアレーの一部を示す平面図であって、部材番号１００は素子分離のための複数のフィールド酸化層パターン、１０２は前記フィールド酸化層パターン１００内に配置されて隣接するセルの浮遊ゲートを相互隔離するための浮遊ゲート隔離パターン、１０４は前記フィールド酸化層パターン１００及びこれらの間の活性領域を横切る制御ゲート電極パターン、１０６は前記制御ゲート電極パターン１０４の間の活性領域を露出させて露出された活性領域にドレイン領域を形成させるためのドレインイオン注入パターン、１０８ａは前記ドレイン領域を覆うパッド層パターン、１０８ｂは前記制御ゲート電極パターン１０４を中心に前記ドレイン領域と面する活性領域上に前記制御ゲート電極パターン１０４とオーバーラップされるように配置された側壁ゲート電極パターン、１１０は前記パッド層パターン１０８ａ上に配置されたビットコンタクトパターン、そして１１２は前記ビットコンタクトパターン１１０を覆いながら前記制御ゲート電極パターン１０４と交差されるように配置されたビットラインを示す。
【００１３】
図５乃至図１２は前記図４の切断線ＸＸ’による、本発明の実施例によるセル製造方法を示した断面図であって、図６と図８は前記図４の切断線ＹＹ’による断面図である。
図５と図６は変形された第１導電層２０６を形成する段階を示したものであって、第１導電形の半導体基板２００に素子分離のためのフィールド酸化層２０２を形成する。次いで、前記フィールド酸化層２０２が形成された半導体基板の全面にゲート絶縁層２０４と第１導電層、例えばポリシリコン層を順次に形成する。引続き、前記図４に示された絶断線ＹＹ’の方向に隣接したセルを相互隔離させるために前記第１導電層をパタニングすることにより、変形された第１導電層２０６を形成する。
【００１４】
図７と図８は浮遊ゲートの第１導電層パターン２０６ａと制御ゲート電極の第２導電層パターン２１０を形成する段階を示したものであって、前記変形された第１導電層２０６が形成された半導体基板の全面に第１絶縁層、第２導電層、そして第２絶縁層を順次に形成する。ここで、前記第１絶縁層は酸化層、NO（nitride ／oxide ）層、そしてONO （oxide ／nitride ／oxide ）層よりなる一群から選択された何れか１つで形成し、前記第２導電層はポリシリコン層とタングステンポリサイド層のうち選択された何れか１つで形成する。次いで、図４の制御ゲート電極パターン１０４が形成されたマスクを使用して前記第２絶縁層、第２導電層、第１絶縁層、そして変形された第１導電層２０６を連続的にパタニングすることにより第２絶縁層パターン２１２、第２導電層パターン２１０、第１絶縁層パターン２０８、そして第１導電層パターン２０６ａで構成されるゲートパターンを形成する。前記図７と図８に示されたように、前記第１導電層パターン２０６ａ、即ち浮遊ゲートは隣接したセルの浮遊ゲートと相互隔離されているので任意の選択されたセルに対して情報記入または情報消去が可能である。
【００１５】
図９はドレイン領域２１８及びコンタクトホール２２０を有するゲート絶縁層パターン２０４ａを形成する段階を示したものであって、まず前記ゲートパターンの両側壁に側壁絶縁層パターン２１４ａ、２１４ｂを形成する。ここで、側壁絶縁層パターン２１４ａ、２１４ｂは前記ゲートパターンが形成された半導体基板を熱酸化させて前記ゲートパターンの側壁に成長される熱酸化層として形成したり、前記ゲートパターンが形成された半導体基板の全面に絶縁層を蒸着した後、これを異方性蝕刻して前記ゲートパターンの側壁に形成されるスペーサとして形成する。この際、前記スペーサとして側壁絶縁層パターン２１４ａ、２１４ｂを形成する場合には前記スペーサを形成した後に高温で熱酸化層を成長させ、スペーサの形成のための異方性蝕刻時発生する蝕刻損傷を回復させると共に異方性蝕刻された部分のゲート絶縁層を厚く形成する。引続き、図４のドレインイオン注入パターン１０６が形成されたマスクを使用して前記第２絶縁層パターン２１２等間の領域が２つ毎に開口されるように第１フォトレジストパターン２１６を形成する。次いで前記第１フォトレジストパターン２１６により開口された領域の露出されたゲート絶縁層をスクリーン層として前記第１導電形と反対形である第２導電形の不純物をイオン注入することにより、前記露出されたゲート絶縁層の下部に第２導電形のドレイン領域２１８を形成する。引続き、前記露出されたゲート絶縁層を蝕刻して前記ドレイン領域２１８の上部に自己整列形のコンタクトホール２２０を形成する。このように自己整列形のコンタクトホール２２０をドレイン領域２１８上に形成することにより側壁絶縁層パターン２１４ｂの間の間隔を最小化させる。
【００１６】
図１０は、第３導電層２２２を蒸着する段階を示したものであって、前記第１フォトレジストパターン２１６を除去する。次いで、第１フォトレジストパターン２１６が除去された半導体基板の全面に前記コンタクトホール２２０を埋込む第３導電層２２２、例えばポリシリコン層を形成する。
図１１は、本発明の特徴要素である側壁ゲート電極２２２ａとパッド層２２２ｂを形成する段階を示したものであって、前記第３導電層２２２上に第２フォトレジストパターン２２４を形成する。引続き、第２フォトレジストパターン２２４を蝕刻マスクとして前記第３導電層２２２を蝕刻することにより、前記ドレイン領域２１８の反対側に形成された側壁絶縁層パターン２１４ａとゲート絶縁層の一部を覆う側壁ゲート電極２２２ａを形成すると共に前記ドレイン領域２１８の上部にパッド層２２２ｂを形成する。
【００１７】
示されたように、前記側壁ゲート電極２２２ａの断面積はスペーサで形成された従来の側壁ゲート電極の断面積より非常に大きいのでその抵抗を大きく減少させうる。従って、任意の側壁ゲート電極を選択する時、側壁ゲート電極による信号伝達速度を大きく改善させうる。また前記側壁ゲート電極は写真蝕刻工程により形成されるので、側壁ゲート電極をパタニングする時これと連結されながら前記第３導電層２２２よりなる広いパターン（図示せず）をセルアレー領域の外部に同時に形成しうる。従って、周辺回路部に位置するデコーダ（図示せず）の出力線と前記側壁ゲート電極２２２ａを連結させるためのコンタクトホールを前記広いパターン上に容易に形成しうる。次いで、前記側壁ゲート電極２２２ａの側の半導体基板の表面に第２導電形の不純物をイオン注入することにより第２導電形のソース領域２２６を形成すると共に、ソース領域２２６と前記ドレイン領域２１８の間にチャンネル領域を限定する。ここで、チャンネル領域は前記側壁ゲート電極２２２ａの下の半導体基板の表面部分である第１チャンネル領域２２７ａ、前記側壁絶縁層パターン２１４ａの下の半導体基板の表面部分である第２チャンネル領域２２７ｂ、及び前記第１導電層パターン２０６ａの下の半導体基板の表面部分である第３チャンネル領域２２７ｃで構成される。ここで前記第２チャンネル領域２２７ｂは、セルに情報を書込む時プログラムの効率を増加させてプログラムの速度を改善させる役割をする。
【００１８】
図１２は、本発明による不揮発性記憶装置のセルを完成する段階を示したものであって、まず前記第２フォトレジストパターン２２４を除去する。次いで、前記結果物の全面に通常の方法で平坦化された第３絶縁層を形成した後、平坦化された第３絶縁層をパタニングして前記パッド層２２２ｂを露出させるビットラインコンタクトホールを形成すると共に第３絶縁層パターン２２８を形成する。引続き、前記ビットラインコンタクトホールを埋込みながら前記第３絶縁層パターン２２８上にビットライン２３０を形成することにより本発明による不揮発性記憶装置のセルを完成する。
【００１９】
【発明の効果】
前述した本発明の実施例によれば、断面積の大きい側壁ゲート電極を写真蝕刻工程にパタニングすることにより、セルの情報書込効率を増やし情報の読出し時過度な情報消去が行われたセルによる誤動作を防止すると共に、側壁ゲート電極の抵抗を大きく減少させて工程マージンを増加させうる。従って、任意の側壁ゲート電極を選択する時選択された側壁ゲート電極の抵抗と関連されたRC遅延時間を大きく減少させ動作速度を改善しうる。また、側壁ゲート電極の形成時セルアレー領域の周辺に側壁ゲート電極と連結される広いパターンを第３導電層で同時に形成しうる。従って、周辺回路部に位置するデコーダの出力線とセルアレー領域に形成される側壁ゲート電極を電気的に連結させるためのコンタクトホールを前記広いパターン上に直接形成でき工程の単純化が出来る。そしてドレイン領域の上部に自己整列形コンタクトホールを形成することにより、セルの面積を減少させうる。
【００２０】
本発明は前記実施例に限定されなく、多くの変形が本発明の技術的思想内で当分野の通常の知識を有する者により実施可能であることは明白である。
【図面の簡単な説明】
【図１】浮遊ポリシリコンスペーサを有する従来の不揮発性記憶装置のセル構造を示した断面図である。
【図２】側壁ゲート電極を有する従来の不揮発性記憶装置のセル構造を示した断面図である。
【図３】図２に示したセルが配列させたセルアレー領域の一部に対した等価回路図である。
【図４】本発明による不揮発性記憶装置のセルレイアウト図である。
【図５】図４の切断線ＸＸ’に沿って本発明の実施例によるセルの製造方法を説明するために示した断面図である。
【図６】図４の切断線ＹＹ’に沿って本発明の実施例によるセルの製造方法を説明するために示した断面図である。
【図７】図４の切断線ＸＸ’に沿って本発明の実施例によるセルの製造方法を説明するために示した断面図である。
【図８】図４の切断線ＹＹ’に沿って本発明の実施例によるセルの製造方法を説明するために示した断面図である。
【図９】図４の切断線ＸＸ’に沿って本発明の実施例によるセルの製造方法を説明するために示した断面図である。
【図１０】図４の切断線ＸＸ’に沿って本発明の実施例によるセルの製造方法を説明するために示した断面図である。
【図１１】図４の切断線ＸＸ’に沿って本発明の実施例によるセルの製造方法を説明するために示した断面図である。
【図１２】図４の切断線ＸＸ’に沿って本発明の実施例によるセルの製造方法を説明するために示した断面図である。
【符号の説明】
２００ 半導体基板
２０４ａ ゲート絶縁層パターン
２０６ａ 第１導電層パターン
２０８ 第１絶縁層パターン
２１０ 第２導電層パターン
２１２ 第２絶縁層パターン
２１４ａ 側壁絶縁層パターン
２１４ｂ 側壁絶縁層パターン
２１８ ドレイン領域
２２２ａ 側壁ゲート電極
２２２ｂ パッド層
２２６ ソース領域
２２７ａ 第１チャンネル領域
２２７ｂ 第２チャンネル領域
２２７ｃ 第３チャンネル領域
２２８ 第３絶縁層パターン
２３０ ビットライン
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特に不揮発性記憶装置の製造方法に関する。
【０００２】
【従来の技術】
不揮発性記憶装置は、RAM とは異なって電源供給を中断してもセル内の情報が無くならない特徴を有する。このような特性に因して不揮発性記憶装置はコンピューター及びメモリカードに広く使用される。従来の不揮発性記憶装置であるフラッシュメモリまたはEEPROM（Electrically Erasable Progammable Read Only Memory）のような素子の情報書込は、メモリセルトランジスターのソースとバルクを接地させ制御ゲートとドレインに高い電圧を印加することにより、ドレイン接合付近から生成されたチャンネルホットキャリヤを浮遊ゲートに注入させ行われる。即ちセルトランジスターのスレショルド電圧を増加させることにより読出す時、セル電流を小さくしてこの場合は情報が書込まれたと判断する。しかし前記のようにドレイン付近から生成されたチャンネルホットキャリヤによる情報書込は、ドレイン付近のゲート絶縁層に形成されるゲート電界がソース付近のゲート絶縁層に形成されるゲート電界より弱いので、浮遊ゲートへのホットキャリヤの注入効率が低い。これは情報書込の速度を低下させる問題点を誘発させる。従って、このような問題点を改善するためにソース領域側に浮遊ポリシリコンスペーサを形成することにより、情報書込の速度を改善させるセル構造が提案された（Albert T．Wu et al．：米国特許第４、７９４、５６５号）。これはソース領域の付近でホットキャリヤを発生させ浮遊ゲートに注入させる方法を利用したものである。
【０００３】
図１は前記浮遊ポリシリコンスペーサを有する不揮発性記憶装置の代表的なセル構造を示したものである。
前記図１を参照すれば、部材番号１０は半導体基板、１２は前記半導体基板１０の表面に形成されたゲート絶縁層、１４は前記ゲート絶縁層１２上に形成された浮遊ゲート、１６は前記浮遊ゲート１４上に形成された層間絶縁層、１８は前記層間絶縁層１６上に形成された制御ゲート、２０は前記制御ゲート１８及び前記浮遊ゲート１４を覆う絶縁層、２２は前記制御ゲート１８及び前記浮遊ゲート１４の一方の側壁に前記絶縁層２０を開けて離隔され形成された浮遊ポリシリコンスペーサ、２４は前記浮遊ポリシリコンスペーサ２２とオーバーラップされながら前記半導体基板１０の表面に形成されたソース領域、そして２６は前記浮遊ゲート１４とオーバーラップされながら前記ソース領域２４と面するように前記半導体基板１０の表面に形成されたドレイン領域を示す。また部材番号２８は前記浮遊ポリシリコンスペーサ２２の下の半導体基板１０の表面に形成される第１チャンネル領域、３０は前記浮遊ゲート１４と前記浮遊ポリシリコンスペーサ２２との間に位置した絶縁層２０の下の半導体基板１０の表面に形成される第２チャンネル領域、そして３２は前記浮遊ゲート１４の下の半導体基板１０の表面に形成される第３チャンネル領域を示す。ここで前記第２チャンネル領域３０はセルに情報を書込ませる際非常に重要な役割をする。即ち前記のセル構造で情報書込動作はソース領域２４と半導体基板１０を接地させ、制御ゲート１８とドレイン領域２６に各々１２V と５V を印加することにより行われる。この際前記第２チャンネル領域３０とその上部のゲート絶縁層１２に各々最大の大きさを有するチャンネル電界（水平電界）とゲート電界（垂直電界）が形成される。ソース領域側に隣接した部分で形成されたゲート電界は、ドレイン領域付近のゲート絶縁層に形成されるゲート電界よりさらに強い。従って、前記第２チャンネル領域３０に形成された電界により生成されたホットキャリヤの多量が前記最大の大きさを有するゲート電界により前記浮遊ゲート１４に注入される。結果的に、これは前記図１のセル構造によるホットキャリヤの注入効率が前記浮遊ポリシリコンスペーサ２２、前記第１チャンネル領域２８、及び前記第２チャンネル領域３０を有しないセル構造でのホットキャリヤの注入効率よりさらに大きくする効果をもたらす。
【０００４】
しかし、図１のようなセル構造を有する不揮発性記憶装置は、過度な情報消去に因してスレショルド電圧がマイナスの電圧を有するセルのビットラインを共有しながらプログラムされた他のセルを選択的に読出す時、前記過度な情報消去が行われたセルの情報が読出されて誤動作が発生しうる。これは、選択されたセルと非選択されたセルの浮遊シリコンスペーサ２２が全てフローティング状態であるので非選択されたセルの中過度消去されたセルのトランジスターがオンになってビットラインに多くの電流を流れるようにするからである。
【０００５】
前記米国特許第４、７９４、５６５号では前記図１の以外に他の構造を有する実施例を幾つか紹介した。これら構造によれば、前述した過度な情報消去による誤動作は解決しうる。しかし、浮遊ゲートと制御ゲートが重なる面積が小さくて情報書込に影響を与えるカップリング比が小さくなったり、セル面積が大きくなる問題点を有する。従ってこのような問題点を改善するために、ソース領域側に側壁ゲート電極を有するセル構造が提案された（John Caywood、米国特許第５、２３５、５４４号）。
【０００６】
図２と図３は前記側壁ゲート電極を有するセル構造とセル配置図の一部を各々示したものである。
図２を参照すれば参照番号４０は半導体基板、４２は前記半導体基板４０の上にゲート絶縁層により離隔され形成された浮遊ゲート、４４は前記浮遊ゲート４２上に層間絶縁層により離隔され形成された制御ゲート電極、４６は前記制御ゲート４４及び前記浮遊ゲート４２の一方の側壁に絶縁層により離隔され形成された側壁ゲート電極、４８は前記浮遊ゲート４２とオーバーラップされながら前記半導体基板４０の表面に形成されたドレイン領域、そして５０は前記ドレイン領域と面して前記側壁ゲート電極４６とオーバーラップされながら前記半導体基板４０の表面に形成されたソース領域を示す。前記図２に示されたセルにおいて、情報の書込はソース領域５０を接地させドレイン領域４８に約５V 、制御ゲート４４に１２V 乃至１８V 、そして側壁ゲート電極４６に１．５V 乃至２．５V を印加することにより行われる。これはソース領域５０の付近でホットキャリヤが発生し浮遊ゲート４２に注入されるからである。一方、情報の消去はドレイン領域４８と浮遊ゲート４２がオーバーラップされた部分に形成された薄いゲート絶縁層を通したトンネル電流を利用することにより行われる。即ちソース領域５０はフローティングさせドレイン領域４８と制御ゲート４４に各々＋５V と−８V 乃至−１３V を印加することにより、F-N トンネル現象を利用し浮遊ゲート４２に注入された電子等をドレイン領域４８に移動させ情報を消去させる。
【０００７】
図３は、前記図２に示されたセルを２次元的に配列させたセルアレー領域の一部を示した等価回路図である。
図３によれば、選択されたセル７６の情報を読取るための動作は非選択されたビットライン６２、非選択された側壁ゲート電極８０、８２、そして全てのソース領域６４、６６、６８は接地させ、選択されたセル７６の全ての制御ゲート電極７０にはプログラムされたセルと消去されたセルの区分のための適切な電圧、例えば０V 乃至３V を印加し、非選択された制御ゲート電極７２、７４は接地させ、選択されたビットライン６０及び選択された側壁ゲート電極７８に各々１V 乃至２V 及び５V を印加することにより行われる。従って前記の特許によれば、情報の読出し時非選択されたセルの側壁ゲート電極８０、８２接地させることにより、過度な情報消去が行われたセルによる誤動作を防止しうる。さらに詳しくは、過度な情報消去が行われたセルが非選択された時そのセルの側壁ゲート電極を接地させることにより側壁ゲート電極の下にチャンネルを形成させなくセルトランジスターをオフさせる。
【０００８】
しかし、ポリシリコンスペーサで形成された側壁ゲート電極を具備する前記セル構造を採択する不揮発性記憶装置は、次のような問題点を有する。
第１、セルの情報書込の特性に影響を与えるスペーサの幅をウェーハ内の位置及びウェーハ別に均一に形成しにくい。
第２、スペーサの幅が非常に狭くて側壁ゲート電極の大きい抵抗値を有する。これは任意の側壁ゲート電極を選択する時RC遅延時間を延ばして動作速度を遅くする。
【０００９】
第３、セルのアドレスを指定する周辺回路部のデコーダと側壁ゲート電極、即ちスペーサを連結するための工程が複雑で難しい。これはスペーサが非常に狭い幅を有するのでスペーサ上に直接コンタクトホールを形成しにくいからである。
【００１０】
【発明が解決しょうとする課題】
従って、本発明の目的は、ソース領域の付近に断面積が大きい側壁ゲート電極及びドレイン領域の上部に自己整列形コンタクトホールを形成することにより、セルの情報書込の効率を増大させセルの過度な情報消去による情報の読出し時の誤動作を防止することは勿論であり、側壁ゲート電極の抵抗を低くし側壁ゲート電極とデコーダを易しく連結させうる不揮発性記憶装置を提供することである。
【００１１】
【課題を解決するための手段】
前記目的を達成するために本発明は、複数のセルが２次元的に配列されたセルアレー領域を具備する不揮発性記憶装置の製造方法において、前記セルは第１導電形の半導体基板に素子分離のためのフィールド酸化層を形成することにより、活性領域と非活性領域を限定する第１段階と、前記第１段階の後に、前記フィールド酸化層が形成された半導体基板の全面にゲート絶縁層と第１導電層を順次に形成する第２段階と、前記第２段階の後に、前記第１導電層をパタニングして行方向に隣接したセルが相互隔離されるように変更された第１導電層を形成する第３段階と、前記第３段階の後に、前記変更された第１導電層が形成された半導体基板の全面に第１絶縁層、第２導電層、第２絶縁層を順次に形成する第４段階と、前記第４段階の後に、制御ゲート電極用マスクを利用し前記第２絶縁層、第２導電層、第１絶縁層、そして変更された第１導電層を連続的にパタニングすることにより、第２絶縁層パターン、第２導電層パターン、第１絶縁層パターン、及び第１導電層パターンが順次に積層されたゲートパターンを形成する第５段階と、前記第５段階の後に、前記ゲートパターンの両側壁に側壁絶縁層パターンを形成する第６段階と、前記第５段階の後に前記ゲートパターンの一側の活性領域に第２導電形のドレイン領域を形成する第７段階と、前記第６段階及び前記第７段階の後に、前記ドレイン領域上のゲート絶縁層を蝕刻することにより、前記ドレイン領域を露出させる自己整列形コンタクトホールを形成する第８段階と、前記第８段階の後に、前記結果物の全面に前記自己整列形コンタクトホールを埋込む第３導電層を形成する第９階と、前記第９段階の後に、前記第３導電層をパタニングして前記自己整列形コンタクトホールを覆うパッド層を形成すると共に、前記ドレイン領域の反対側の側壁絶縁層パターンを取囲みながら前記ゲート絶縁層パターンの一部を覆う側壁ゲート電極を形成する第１０段階と、前記第１０段階の後に、前記側壁ゲート電極の側の半導体基板の表面に第２導電形のソース領域を形成する第１１段階を具備して形成されることを特徴とする不揮発性記憶装置の製造方法を提供する。
【００１２】
【発明の実施の形態】
以下、添付の図面に基づき本発明を詳しく説明する。
図４は本発明による不揮発性記憶装置のセルアレーの一部を示す平面図であって、部材番号１００は素子分離のための複数のフィールド酸化層パターン、１０２は前記フィールド酸化層パターン１００内に配置されて隣接するセルの浮遊ゲートを相互隔離するための浮遊ゲート隔離パターン、１０４は前記フィールド酸化層パターン１００及びこれらの間の活性領域を横切る制御ゲート電極パターン、１０６は前記制御ゲート電極パターン１０４の間の活性領域を露出させて露出された活性領域にドレイン領域を形成させるためのドレインイオン注入パターン、１０８ａは前記ドレイン領域を覆うパッド層パターン、１０８ｂは前記制御ゲート電極パターン１０４を中心に前記ドレイン領域と面する活性領域上に前記制御ゲート電極パターン１０４とオーバーラップされるように配置された側壁ゲート電極パターン、１１０は前記パッド層パターン１０８ａ上に配置されたビットコンタクトパターン、そして１１２は前記ビットコンタクトパターン１１０を覆いながら前記制御ゲート電極パターン１０４と交差されるように配置されたビットラインを示す。
【００１３】
図５乃至図１２は前記図４の切断線ＸＸ’による、本発明の実施例によるセル製造方法を示した断面図であって、図６と図８は前記図４の切断線ＹＹ’による断面図である。
図５と図６は変形された第１導電層２０６を形成する段階を示したものであって、第１導電形の半導体基板２００に素子分離のためのフィールド酸化層２０２を形成する。次いで、前記フィールド酸化層２０２が形成された半導体基板の全面にゲート絶縁層２０４と第１導電層、例えばポリシリコン層を順次に形成する。引続き、前記図４に示された絶断線ＹＹ’の方向に隣接したセルを相互隔離させるために前記第１導電層をパタニングすることにより、変形された第１導電層２０６を形成する。
【００１４】
図７と図８は浮遊ゲートの第１導電層パターン２０６ａと制御ゲート電極の第２導電層パターン２１０を形成する段階を示したものであって、前記変形された第１導電層２０６が形成された半導体基板の全面に第１絶縁層、第２導電層、そして第２絶縁層を順次に形成する。ここで、前記第１絶縁層は酸化層、NO（nitride ／oxide ）層、そしてONO （oxide ／nitride ／oxide ）層よりなる一群から選択された何れか１つで形成し、前記第２導電層はポリシリコン層とタングステンポリサイド層のうち選択された何れか１つで形成する。次いで、図４の制御ゲート電極パターン１０４が形成されたマスクを使用して前記第２絶縁層、第２導電層、第１絶縁層、そして変形された第１導電層２０６を連続的にパタニングすることにより第２絶縁層パターン２１２、第２導電層パターン２１０、第１絶縁層パターン２０８、そして第１導電層パターン２０６ａで構成されるゲートパターンを形成する。前記図７と図８に示されたように、前記第１導電層パターン２０６ａ、即ち浮遊ゲートは隣接したセルの浮遊ゲートと相互隔離されているので任意の選択されたセルに対して情報記入または情報消去が可能である。
【００１５】
図９はドレイン領域２１８及びコンタクトホール２２０を有するゲート絶縁層パターン２０４ａを形成する段階を示したものであって、まず前記ゲートパターンの両側壁に側壁絶縁層パターン２１４ａ、２１４ｂを形成する。ここで、側壁絶縁層パターン２１４ａ、２１４ｂは前記ゲートパターンが形成された半導体基板を熱酸化させて前記ゲートパターンの側壁に成長される熱酸化層として形成したり、前記ゲートパターンが形成された半導体基板の全面に絶縁層を蒸着した後、これを異方性蝕刻して前記ゲートパターンの側壁に形成されるスペーサとして形成する。この際、前記スペーサとして側壁絶縁層パターン２１４ａ、２１４ｂを形成する場合には前記スペーサを形成した後に高温で熱酸化層を成長させ、スペーサの形成のための異方性蝕刻時発生する蝕刻損傷を回復させると共に異方性蝕刻された部分のゲート絶縁層を厚く形成する。引続き、図４のドレインイオン注入パターン１０６が形成されたマスクを使用して前記第２絶縁層パターン２１２等間の領域が２つ毎に開口されるように第１フォトレジストパターン２１６を形成する。次いで前記第１フォトレジストパターン２１６により開口された領域の露出されたゲート絶縁層をスクリーン層として前記第１導電形と反対形である第２導電形の不純物をイオン注入することにより、前記露出されたゲート絶縁層の下部に第２導電形のドレイン領域２１８を形成する。引続き、前記露出されたゲート絶縁層を蝕刻して前記ドレイン領域２１８の上部に自己整列形のコンタクトホール２２０を形成する。このように自己整列形のコンタクトホール２２０をドレイン領域２１８上に形成することにより側壁絶縁層パターン２１４ｂの間の間隔を最小化させる。
【００１６】
図１０は、第３導電層２２２を蒸着する段階を示したものであって、前記第１フォトレジストパターン２１６を除去する。次いで、第１フォトレジストパターン２１６が除去された半導体基板の全面に前記コンタクトホール２２０を埋込む第３導電層２２２、例えばポリシリコン層を形成する。
図１１は、本発明の特徴要素である側壁ゲート電極２２２ａとパッド層２２２ｂを形成する段階を示したものであって、前記第３導電層２２２上に第２フォトレジストパターン２２４を形成する。引続き、第２フォトレジストパターン２２４を蝕刻マスクとして前記第３導電層２２２を蝕刻することにより、前記ドレイン領域２１８の反対側に形成された側壁絶縁層パターン２１４ａとゲート絶縁層の一部を覆う側壁ゲート電極２２２ａを形成すると共に前記ドレイン領域２１８の上部にパッド層２２２ｂを形成する。
【００１７】
示されたように、前記側壁ゲート電極２２２ａの断面積はスペーサで形成された従来の側壁ゲート電極の断面積より非常に大きいのでその抵抗を大きく減少させうる。従って、任意の側壁ゲート電極を選択する時、側壁ゲート電極による信号伝達速度を大きく改善させうる。また前記側壁ゲート電極は写真蝕刻工程により形成されるので、側壁ゲート電極をパタニングする時これと連結されながら前記第３導電層２２２よりなる広いパターン（図示せず）をセルアレー領域の外部に同時に形成しうる。従って、周辺回路部に位置するデコーダ（図示せず）の出力線と前記側壁ゲート電極２２２ａを連結させるためのコンタクトホールを前記広いパターン上に容易に形成しうる。次いで、前記側壁ゲート電極２２２ａの側の半導体基板の表面に第２導電形の不純物をイオン注入することにより第２導電形のソース領域２２６を形成すると共に、ソース領域２２６と前記ドレイン領域２１８の間にチャンネル領域を限定する。ここで、チャンネル領域は前記側壁ゲート電極２２２ａの下の半導体基板の表面部分である第１チャンネル領域２２７ａ、前記側壁絶縁層パターン２１４ａの下の半導体基板の表面部分である第２チャンネル領域２２７ｂ、及び前記第１導電層パターン２０６ａの下の半導体基板の表面部分である第３チャンネル領域２２７ｃで構成される。ここで前記第２チャンネル領域２２７ｂは、セルに情報を書込む時プログラムの効率を増加させてプログラムの速度を改善させる役割をする。
【００１８】
図１２は、本発明による不揮発性記憶装置のセルを完成する段階を示したものであって、まず前記第２フォトレジストパターン２２４を除去する。次いで、前記結果物の全面に通常の方法で平坦化された第３絶縁層を形成した後、平坦化された第３絶縁層をパタニングして前記パッド層２２２ｂを露出させるビットラインコンタクトホールを形成すると共に第３絶縁層パターン２２８を形成する。引続き、前記ビットラインコンタクトホールを埋込みながら前記第３絶縁層パターン２２８上にビットライン２３０を形成することにより本発明による不揮発性記憶装置のセルを完成する。
【００１９】
【発明の効果】
前述した本発明の実施例によれば、断面積の大きい側壁ゲート電極を写真蝕刻工程にパタニングすることにより、セルの情報書込効率を増やし情報の読出し時過度な情報消去が行われたセルによる誤動作を防止すると共に、側壁ゲート電極の抵抗を大きく減少させて工程マージンを増加させうる。従って、任意の側壁ゲート電極を選択する時選択された側壁ゲート電極の抵抗と関連されたRC遅延時間を大きく減少させ動作速度を改善しうる。また、側壁ゲート電極の形成時セルアレー領域の周辺に側壁ゲート電極と連結される広いパターンを第３導電層で同時に形成しうる。従って、周辺回路部に位置するデコーダの出力線とセルアレー領域に形成される側壁ゲート電極を電気的に連結させるためのコンタクトホールを前記広いパターン上に直接形成でき工程の単純化が出来る。そしてドレイン領域の上部に自己整列形コンタクトホールを形成することにより、セルの面積を減少させうる。
【００２０】
本発明は前記実施例に限定されなく、多くの変形が本発明の技術的思想内で当分野の通常の知識を有する者により実施可能であることは明白である。
【図面の簡単な説明】
【図１】浮遊ポリシリコンスペーサを有する従来の不揮発性記憶装置のセル構造を示した断面図である。
【図２】側壁ゲート電極を有する従来の不揮発性記憶装置のセル構造を示した断面図である。
【図３】図２に示したセルが配列させたセルアレー領域の一部に対した等価回路図である。
【図４】本発明による不揮発性記憶装置のセルレイアウト図である。
【図５】図４の切断線ＸＸ’に沿って本発明の実施例によるセルの製造方法を説明するために示した断面図である。
【図６】図４の切断線ＹＹ’に沿って本発明の実施例によるセルの製造方法を説明するために示した断面図である。
【図７】図４の切断線ＸＸ’に沿って本発明の実施例によるセルの製造方法を説明するために示した断面図である。
【図８】図４の切断線ＹＹ’に沿って本発明の実施例によるセルの製造方法を説明するために示した断面図である。
【図９】図４の切断線ＸＸ’に沿って本発明の実施例によるセルの製造方法を説明するために示した断面図である。
【図１０】図４の切断線ＸＸ’に沿って本発明の実施例によるセルの製造方法を説明するために示した断面図である。
【図１１】図４の切断線ＸＸ’に沿って本発明の実施例によるセルの製造方法を説明するために示した断面図である。
【図１２】図４の切断線ＸＸ’に沿って本発明の実施例によるセルの製造方法を説明するために示した断面図である。
【符号の説明】
２００ 半導体基板
２０４ａ ゲート絶縁層パターン
２０６ａ 第１導電層パターン
２０８ 第１絶縁層パターン
２１０ 第２導電層パターン
２１２ 第２絶縁層パターン
２１４ａ 側壁絶縁層パターン
２１４ｂ 側壁絶縁層パターン
２１８ ドレイン領域
２２２ａ 側壁ゲート電極
２２２ｂ パッド層
２２６ ソース領域
２２７ａ 第１チャンネル領域
２２７ｂ 第２チャンネル領域
２２７ｃ 第３チャンネル領域
２２８ 第３絶縁層パターン
２３０ ビットライン
Claims (3)
- 複数のセルが２次元的に配列されたセルアレー領域を具備する不揮発性記憶装置の製造方法において、前記セルは、
第１導電形の半導体基板に素子分離のためのフィールド酸化層を形成することにより、活性領域と非活性領域を限定する第１段階と、
前記第１段階の後に、前記フィールド酸化層が形成された半導体基板の全面にゲート絶縁層と第１導電層を順次に形成する第２段階と、
前記第２段階の後に、前記第１導電層をパタニングして行方向に隣接したセルが相互隔離されるように変更された第１導電層を形成する第３段階と、
前記第３段階の後に、前記変更された第１導電層が形成された半導体基板の全面に第１絶縁層、第２導電層、第２絶縁層を順次に形成する第４段階と、
前記第４段階の後に、制御ゲート電極用マスクを利用し前記第２絶縁層、第２導電層、第１絶縁層、そして変更された第１導電層を連続的にパタニングすることにより、第２絶縁層パターン、第２導電層パターン、第１絶縁層パターン、及び第１導電層パターンが順次に積層されたゲートパターンを形成する第５段階と、
前記第５段階の後に、前記ゲートパターンの両側壁に側壁絶縁層パターンを形成する第６段階と、
前記第５段階の後に、前記ゲートパターンの一側の活性領域に第２導電形のドレイン領域を形成する第７段階と、
前記第６段階及び前記第７段階の後に、前記ドレイン領域上のゲート絶縁層を蝕刻することにより、前記ドレイン領域を露出させる自己整列形コンタクトホールを形成する第８段階と、
前記第８段階の後に、前記結果物の全面に前記自己整列形コンタクトホールを埋込む第３導電層を形成する第９段階と、
前記第９段階の後に、前記第３導電層をパタニングして前記自己整列形コンタクトホールを覆うパッド層を形成すると共に、前記ドレイン領域の反対側の側壁絶縁層パターンを取囲みながら前記ゲート絶縁層パターンの一部を覆う側壁ゲート電極を形成する第１０段階と、
前記第１０段階の後に、前記側壁ゲート電極の側部の半導体基板の表面に第２導電形のソース領域を形成する第１１段階を具備して形成されることを特徴とする不揮発性記憶装置の製造方法。 - 前記ソース領域を形成する第１１段階の以降に前記ソース領域を形成された半導体基板の全面に平坦化された第３絶縁層を形成する第１２段階と、
前記第１２段階の後に、前記第３絶縁層をパタニングして前記パッド層の上部にビットコンタクトホールを有する第３絶縁層パターンを形成する第１３段階と、
前記第１３段階の後に、前記ビットコンタクトホールを覆うビットラインを形成する第１４段階をさらに具備することを特徴とする請求項１に記載の不揮発性記憶装置の製造方法。 - 前記側壁絶縁層パターンは熱成長された酸化層と異方性蝕刻工程により形成されたスペーサのうち何れか一つで形成することを特徴とする請求項１に記載の不揮発性記憶装置の製造方法。
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| US6387759B1 (en) * | 1998-05-18 | 2002-05-14 | Hyundai Electronics Industries Co., Ltd. | Method of fabricating a semiconductor device |
| US6037223A (en) * | 1998-10-23 | 2000-03-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stack gate flash memory cell featuring symmetric self aligned contact structures |
| US6876031B1 (en) * | 1999-02-23 | 2005-04-05 | Winbond Electronics Corporation | Method and apparatus for split gate source side injection flash memory cell and array with dedicated erase gates |
| US6770531B2 (en) * | 2001-06-30 | 2004-08-03 | Intel Corporation | Adhesive material for programmable device |
| US6821847B2 (en) | 2001-10-02 | 2004-11-23 | Mosel Vitelic, Inc. | Nonvolatile memory structures and fabrication methods |
| US6962851B2 (en) * | 2003-03-19 | 2005-11-08 | Promos Technologies, Inc. | Nonvolatile memories and methods of fabrication |
| US6995060B2 (en) * | 2003-03-19 | 2006-02-07 | Promos Technologies Inc. | Fabrication of integrated circuit elements in structures with protruding features |
| US8108588B2 (en) * | 2003-04-16 | 2012-01-31 | Sandisk Il Ltd. | Monolithic read-while-write flash memory device |
| US6998670B2 (en) * | 2003-04-25 | 2006-02-14 | Atmel Corporation | Twin EEPROM memory transistors with subsurface stepped floating gates |
| US7214585B2 (en) * | 2003-05-16 | 2007-05-08 | Promos Technologies Inc. | Methods of fabricating integrated circuits with openings that allow electrical contact to conductive features having self-aligned edges |
| US6974739B2 (en) * | 2003-05-16 | 2005-12-13 | Promos Technologies Inc. | Fabrication of dielectric on a gate surface to insulate the gate from another element of an integrated circuit |
| US7052947B2 (en) * | 2003-07-30 | 2006-05-30 | Promos Technologies Inc. | Fabrication of gate dielectric in nonvolatile memories in which a memory cell has multiple floating gates |
| US7169667B2 (en) * | 2003-07-30 | 2007-01-30 | Promos Technologies Inc. | Nonvolatile memory cell with multiple floating gates formed after the select gate |
| US6951782B2 (en) | 2003-07-30 | 2005-10-04 | Promos Technologies, Inc. | Nonvolatile memory cell with multiple floating gates formed after the select gate and having upward protrusions |
| US7060565B2 (en) * | 2003-07-30 | 2006-06-13 | Promos Technologies Inc. | Fabrication of dielectric for a nonvolatile memory cell having multiple floating gates |
| US7101757B2 (en) * | 2003-07-30 | 2006-09-05 | Promos Technologies, Inc. | Nonvolatile memory cells with buried channel transistors |
| KR101802436B1 (ko) * | 2011-12-07 | 2017-11-29 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US9040375B2 (en) * | 2013-01-28 | 2015-05-26 | Infineon Technologies Dresden Gmbh | Method for processing a carrier, method for fabricating a charge storage memory cell, method for processing a chip, and method for electrically contacting a spacer structure |
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