KR0147654B1 - 과잉소거에 의한 읽기 오동작을 방지하는 불휘발성 기억장치 및 그 제조방법 - Google Patents

과잉소거에 의한 읽기 오동작을 방지하는 불휘발성 기억장치 및 그 제조방법

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    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers

Abstract

과잉소거에 의한 읽기 오동작을 방치하는 불휘발성 기억장치 및 그 제조방법이 개시되어 있다. 본 발명은 셀 트랜지스터의 채널영역 일부 상부에 부유게이트, 층간절연층 패턴, 및 제어게이트 전극이 차례로 적층된 게이트 패턴을 형성하고, 상기 게이트 패턴을 사이에 두고 그 한쪽 활성영역에 상기 게이트 패턴과 중첩되는 소오스 영역과 다른 한쪽 활성영역에 상기 게이트 패턴과 일정거리만큼 떨어진 드레인 영역을 형성하고, 상기 소오스 영역, 상기 게이트 패턴, 및 상기 드레인 영역을 따라 그 상부에 스위치게이트 전극을 구비하여 불휘발성 기억장치의 셀을 형성하는 것을 특징으로 한다.
본 발명에 의하면, 선택된 셀과 비트라인을 공유하는 비선택된 셀이 과잉소거된 경우 이로 인한 읽기 오동작을 방지할 수 있다.

Description

과잉소거에 의한 읽기 오동작을 방지하는 불휘발성 기억장치 및 그 제조방법.
제1도는 종래 기술에 의한 노아형 플래쉬 메모리 셀 어레이의 일부분을 나타내는 평면도이다.
제2도는 제1도의 M-M'에 따른 셀 구조를 도시한 단면도이다.
제3도는 제1도의 N-N'에 따른 셀 구조를 도시한 단면도이다.
제4도는 제2도 및 제3도에 도시된 셀을 배열시킨 상태의 일 부분을 도시한 블룩 다이아그램(block diagram)이다.
제5도는 본 발명에 의한 노아형 플래쉬 메모리 셀 어래이의 일부분을 나타내는 평면도이다.
제6도는 제5도의 X-X'에 따른 단위 셀의 주요 구성요소를 도시한 단면도이다.
제7도는 제6도에 도시된 단위 셀을 제5도와 같이 2차원적으로 배열시킨 상태의 일 부분을 나타내는 블록 다이아그램(block diagram)이다.
제8a도 내지 제12a도는 제5도의 Y-Y'에 따른 본 발명의 실시예에 의한 셀 제조방법을 설명하기 위하여 도시한 단면도들이다.
제8b도 내지 제12b도는 제5도의 Z-Z'에 따른 본 발명의 실시예에 의한 셀 제조방법을 설명하기 위하여 도시한 단면도들이다.
본 발명은 불휘발성 기억장치에 관한 것으로, 특히 과잉소거에 의한 읽기 오동작을 방지하는 메모리 셀 구조를 갖는 불휘발성 기억장치 및 그 제조방법에 관한 것이다.
불휘발성 기억장치중 모든 셀의 정보를 일괄소거하는 것을 특징으로 하는 플래쉬 메모리는 노아(NOR)형과 낸드(NAND)형으로 구분된다. 낸드형 플래쉬 메모리가 1개의 비트라인에 8개 또는 16개의 셀 트랜지스터가 직렬로 연결되어 있는 것과는 달리 노아형 플래쉬 메모리는 1개의 비트라인에 8개 또는 16개의 셀 트랜지스터가 병렬로 연결된다. 또한, 낸드형 플래쉬 메모리는 1개의 비트라인에 1개의 셀 정보만을 보존할 수 있는 반면에, 노아형 플래쉬 메모리는 1개의 비트라인에 병렬로 접속된 8개 또는 16개의 셀에 각각 정보를 저장하고 읽을 수 있기 때문에 셀이용 효율을 높일 수 있다. 따라서, 노아형 플래쉬 메모리는 MICOM제품 및 고속 랜덤 억세스 디램 인터페이스(high speed random access DRAM interface) 플래쉬 제품에 널리 이용되고 있다.
이하, 첨부도면 제1도내지 제4도를 참조하여 종래 기술에 의한 노아형 플래쉬 메모리에 대하여 상세히 설명한다.
제1도는 종래 기술에 의한 노아형 플래쉬 메모리 셀 어레이의 일부분을 나타내는 평면도로서, 참조번호 1은 활성영역, 3은 인접한 셀의 부유 게이트를 서로 격리시키기 위한 부유 게이트 격리 패턴, 5는 워드라인, 즉 제어 게이트 전극 패턴, 7은 비트라인 콘택 패턴, 그리고 9는 비트라인을 나타낸다.
제2도는 상기 제1도의 M-M'에 따른 셀 구조를 도시한 단면도로서, 참조번호 11은 P형의 반도체기판, 13은 소자분리를 위한 필드 산화층, 15는 핫 캐리어의 터널링 현상이 발생하는 얇은 터널 산화층, 17은 셀의 정보를 기입하는 수단으로 상기 터널 산화층(15)을 통과하는 핫 캐리어가 저장되는 부유 게이트, 19는 층간 절연층, 그리고 21은 워드라인, 즉 제어 게이트 전극을 나타낸다.
제3도는 상기 제1도의 N-N'에 따른 셀 구조를 도시한 단면도이다. 여기서, 상기 제2도의 참조번호와 같은 번호로 표시한 부분은 동일 부분을 나타내며, 그에 대한 설명은 생략한다.
제3도를 참조하면, 참조번호 23은 부유 게이트(17)와 제어 게이트 전극(21)의 측벽에 형성된 스페이서, 25a는 반도체기판(11)과 반대형인 N형의 불순물로 도우핑된 소오스 여역, 25b는 상기 소오스 영역(25b)과 같은 형의 불순물로 도우핑된 드레인 영역, 27은 층간 절연층, 그리고 29는 비트라인을 나타낸다.
또한, 제4도는 상기 제2도 및 제3도에 도시된 셀을 배열시킨 상태의 일 부분을 도시한 블고 다이아그램(block deagram)이다.
제4도에 의하면, 참조부호 A로 표시한 원 내의 선택된 셀을 프로그램시키기 위한 동작은 선택된 비트라인(B/L2)과 선택된 워드라인(W/L4)에 각각 5V와 12V를 이가하고, 비선택된 비트라인(B/L1, B/L3), 소오스(source), 그리고 비선택된 워드라인(W/L1 내지 W/L8중 W/L4를 제외한 모든 워드라인)을 모두 접지시킴으로써 이루어진다. 이와 같은 바이어스(bias) 조건은 채널 핫 일렉트론(channel hot electron: 이하 CHE라 한다) 주입을 이용한 프로그램 방식으로 선택된 셀의 부유 게이트에 핫 일렉트론을 주입시키어 셀 트랜지스터의 문턱전압을 증가시킨다. 또한, 상기 선택된 셀의 정보를 소거시키기 위한 동작을 모든 비트라인(B/L1 내지 B/L3)과 비선택된 워드라인은 플로팅(floating)시키고 선택된 워드라인(W/L4)은 접지시키며 소오스와 반도체기판에 15V를 인가함으로써 이루어진다. 다시말해서, 선택된 셀의 부유 게이트와 반도체기판(또는 소오스) 사이에 높은 전계를 형서시키어 부유 게이트에 저장된 전자를 터널 산화층을 통하여 반도체기판(또는 소오스)으로 F-N 터널링을 발생시킨다. 이때, 부유 게이트에 저장된 전자가 반도체기판(또는 소오스)으로 과도하게 터널링되어 셀 트랜지스터의 문턱전압을 0V 이하로 만들 수 있다. 이러한 현상을 과잉소거(over erase)라 한다.
상술한 종래 기술에 의한 셀 구조를 갖는 플래쉬 메모리에 있어서, 셀의 정보를 소거시키고 필요에 따라 원하는 셀을 프로그램시킨 경우 프로그램된 셀의 정보를 읽을때 오동작이 발생할 수 있다. 즉, 상기 제4도에서 참조부호 A로 표시한 셀이 과잉소거되고 참조부호 B로 표시한 셀이 프로그램된 경우 참조부호 B로 표시한 프로그램된 셀을 선택하여 그 정보를 읽을때 비선택된 셀(A)의 정보가 읽혀질 수 있다. 이는 상기 선택된 셀(B)의 정보를 읽기 위한 동작이 비선택된 비트라인(B/L1, B/L3)을 플로팅시킨 상태에서 선택된 셀의 비트라인(B/L2)과 워드라인 (W/L3)에 각각 1V와 5V를 인가하고, 비선택된 워드라인, 소오스, 및 반도체기판을 접지시킴으로써 이루어지기 때문이다. 다시 말해서, 상기 선택된 셀(B)의 비트라인(B/L2)에 흐르는 전류는 상기 선택된 셀(B)이 프로그램되어 누설전류 정도의 매우 작은 값을 보여야 정상이나, 인접한 비선택된 셀(A)이 과잉소거되어 문턱전압이 0V 보다 낮으므로 상기 비선택된 셀을 통하여 비트라인(B/L2)에 많은 전류가 흐르기 때문이다.
따라서, 본 발명의 목적은 과잉소거에 의한 읽기 오동작을 방지할 수 있는 셀 구조를 갖는 불휘발성 기억장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 불휘발성 기억장치를 제조하기에 적합한 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은,
2차원적으로 배열된 복수의 메모리 셀, 복수의 워드라인, 복수의 스위치라인, 복수의 비트라인, 및 상기 복수의 메모리 셀을 상기 복수의 워드라인, 상기 복수의 스위치라인, 그리고 상기 복수의 비트라인에 연결시키는 수단을 포함하는 불휘발성 기억장치에 있어서 상기 메모리 셀은, 제1도전형의 반도체기판; 상기 반도체기판의 주 표면에 채널영역을 사이에 두고 서로 이격되어 제2도전형의 불순물 영역으로 이루어진 소오스 영역 및 드레인 영역; 상기 채널영역 중앙 부분의 일정 위치로부터 상기 소오스 영역에 이르는 일부 채널영역 상부에 상기 채널영역의 표면과 이격되어 형성된 부유 게이트; 상기 부유 게이트 상부에 상기 부유 게이트와 이격되어 형성되고 상기 워드라인과 연결된 제어 게이트 전극; 및 상기 제어 게이트 전극, 상기 부유 게이트, 상기 드레인 영역, 상기 부유 게이트와 상기 드레인 영역 사이에 채널 영역, 및 상기 소오스 영역을 덮으면서 이들과 이격되어 형성되고 상기 스위치라인과 연결된 스위치 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 기억장치를 제공한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 메모리 셀을 갖는 불휘발성 기억장치의 제조방법에 있어서, 제1도전형의 반도체기판에 필드산화층을 형성함으로써, 활성영역과 비활성영역을 한정하는 단계; 상기 활성영역의 소정 부분에 제2도전형의 불순물을 이온주입하여 비트라인의 일부영역 및 소오스라인의 일부영역을 형성하는 단계; 상기 비트라인 및 소오스라인의 일부영역이 형성된 반도체기판의 활성영역 상부에 터널산화층을 형성하는 단계; 상기 터널산화층이 형성된 반도체기판의 전면에 제1도전층을 형성하는 단계' 상기 제1도전층을 패터닝하여 횡방향으로 인접한 셀이 서로 격리되도록 제1도전층 패턴을 형성하는 단계; 상기 제1도전층 패턴이 형성된 반도체기판 전면에 층간절연층 및 제2도전층을 차례로 형성하는 단계; 제어게이트 전극용 마스크를 사용하여 상기 제2도전층, 상기 층간절연층, 및 상기 제1도전층 패턴을 연속적으로 패터닝함으로써, 제어게이트 전극, 층간절연층 패턴, 및 부유게이트로 구성된 게이트 패턴을 형성하는 단계; 상기 게이트 패턴 측벽에 스페이서를 형성하는 단계; 상기 스페이서가 형성된 반도체기판 표면에 노출된 터널산화층을 제거한 후 열산화공정을 실시하여 상기 터널산화층이 제거된 부분에 게이트 산화층을 형성함과 동시에 상기 제어게이트 전극 상부에 제어게이트 산화층을 형성하는 단계; 상기 게이트 패턴을 사이에 두고 한쪽 활성영역에 상기 게이트 패턴과 접하는 제2도전형의 소오스 영역 및 다른 한쪽 활성영역에 상기 게이트 패턴과 일정거리만큼 떨어진 제2도전형의 드레인 영역을 형성하는 단계; 상기 소오스 영역 및 드레인 영역이 형성된 반도체기판 전면에 제3도전층을 형성하는 단계; 및 상기 제3도전층을 패터닝하여 상기 드레인 영역, 상기 제어게이트 전극, 및 상기 소오스 영역을 따라 그 상부에 스위치 게이트 전극을 형성하는 단계를 구비하여, 메모리 셀을 형성하는 것을 특징으로 하는 불휘발성 기억장치의 제조방법을 제공한다.
본 발명에 의하면, 선택된 셀의 비트라인을 공유하는 비선택된 셀이 과잉소거된 경우, 선택된 셀의 정보를 읽을때 상기 비선택된 셀의 스위치게이트 전극에 0V를 가함으로써 상기 과잉소거된 셀에 의한 읽기 오동작을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
먼저, 본 발명에 의한 불휘발성 기억장치의 셀 구조를 설명한다.
제5도는 본 발명에 의한 불휘발서 기억장치의 셀 어레이(array)의 일 부분을 나타내는 평면도로서, 참조번호 101은 활성영역 패턴, 103은 상기 활성영역의 일부에 비트라인의 일부영역 및 소오스라인의 일부영역을 형성하기 위한 이온주입 패턴, 105는 횡방향, 즉 Z-Z' 방향으로 인접한 셀의 부유 게이트를 서로 격리시키기 위한 부유게이트 격리 패턴, 107은 종방향으로 인접한 셀의 부유게이트를 격리시키면서 제어게이트 전극을 패터닝하기 위한 제어게이트 전극 패턴, 109는 셀트랜지스터의 소오스 영역 및 드레인 영역을 형성하기 위한 소오스/드레인 이온주입 패턴, 그리고 111은 본 발명의 특징요소인 스위치 게이트 전극 패턴을 나타낸다.
제6도는 상기 제5도의 X-X'에 따른, 본 발명에 의한 불휘발성 기억장치의 단위 셀의 주요 구성요소를 도시한 단면도로서, 참조번호 200은 제1도전형의 반도체기판, 213은 셀 트랜지스터의 채널영역, 222a 및 222b는 각각 상기 채널영역 양 옆에 제2도전형의 불순물 영역으로 이루어진 소오스 영역 및 드레인 영역을 나타낸다. 여기서, 상기 반도체기판(200)은 제1도전형의 우물영역일 수도 있다.
계속해서, 참조번호 210a는 상기 채널영역(213) 중간부분의 일정위치로부터 상기 소오스 영역(222a)에 이르는 일부 채널영역 상부에 상기 채널영역(213)과 이격되어 형성된 부유게이트, 214는 상기 부유게이트(210a) 상부에 상기 부유게이트와 이격되어 형성된 제어게이트 전극, 224는 상기 소오스 영역(222a), 상기 제어게이트 전극(214), 상기 소오스 영역(222a) 및 상기 부유게이트(210a)와 상기 드레인 영역(222b) 사이의 채널영역 상부에 이들과 이격되어 형성된 스위치 게이트 전극을 나타낸다. 여기서, 상기 제어게이트 전극(214) 및 상기 스위치 게이트 전극(224)은 원하는 셀을 선택하기 위한 수단인 워드라인 및 스위치라인과 각각 연결되고, 상기 드레인 영역(222b)은 원하는 셀을 선택하기 위한 수단인 비트라인의 일부를 형성한다.
또한, 제7도는 상기 제6도에 도시된 단위 셀을 상기 제5도와 같이 2차원적으로 배열시킨 상태의 일 부분을 나타내는 블록 다이아그램(block diagram)이다.
제7도에 의하면, 참조부호 C로 표시한 원 내의 선택된 셀의 정보를 읽어내기 위한 동작은 상기 선택된 셀(C)과 연결된 선택된 비트라인(B/L2), 선택된 워드라인(W/L2), 및 선택된 스위치라인(S/L2)에 각각 1V 내지 2V, 5V, 및 5V를 인가하고, 비선택된 비트라인(B/L2, B/L3, B/L4)은 플로팅시키며, 비선택된 워드라인(W/L1, W/L3), 비선택된 스위치라인(S/L1, S/L3), 소오스(SOURCE), 및 반도체기판(제6도의 참조번호 200에 해당하는 영역)에 0V를 인가함으로써 이루어진다. 이때, 상기 선택된 셀(C)이 프로그램되고, 상기 선택된 셀과 연결된 비트라인(B/L2)을 공유하는 비선택된 셀, 즉 참조부호 D로 표시한 원내의 비선택된 셀이 과잉소거된 경우 상기 과잉소거된 비선택된 셀(D)에 의한 읽기 오동작을 방지할 수 있다. 이는, 상기 비선택된 셀(D)과 연결된 스위치라인(S/L1)에 0V를 인가하기 때문이다. 다시 말해서, 상기 비선택된 셀(D)의 스위치게이트 전극 하부의 채널영역에 채널을 형성시키지 않음으로써 상기 비선택된 셀(D)을 통한 전류를 근본적으로 차단시키고, 상기 선택된 비트라인(B/L2)에 흐르는 전류는 선택된 셀(C)의 정보에 의해서만 결정될 수 있도록 하기 때문이다.
상기 제7도에서 설명한 바와 같이 본 발명은, 선택된 셀의 비트라인을 공유하는 비선택된 셀이 과잉소거된 상태라 할지라도 상기 선택된 셀의 정보를 읽을 때 상기 과잉소거된 비선택된 셀에 의한 오동작을 방지할 수 있다. 이는, 상기 비선택된 셀의 스위치게이트 전극과 연결된 스위치라인에 0V를 인가하여 상기 스위치게이트 전극 하부의 채널영역에 채널을 형성시키지 않음으로써 상기 비선택된 셀을 통한 전류를 차단시키기 때문이다.
다음에, 본 발명에 의한 불휘발성 기억장치의 셀 구조를 형성하기 위한 제조방법을 설명한다.
제8a도 내지 제12a도는 상기 제5도의 Y-Y'에 따른 본 발명의 실시예에 의한 셀 제조방법을 도시한 단면도들이고, 제8b도 내지 제12b도는 상기 제5도의 Z-Z'에 따른 단면도들이다. 여기서, 상기 제6도의 참조번호와 동일한 참조번호로 표시한 부분은 동일부분을 의미한다.
제8a도 및 제8b도는 소오스라인의 일부영역(206a) 및 비트라인의 일부영역(206b)을 형성하는 단계를 도시한 것이다. 먼저, 제1도전형의 반도체기판(200), 예컨대 P형의 실리콘기판에 소자격리를 위한 필드산화층(202)을 형성함으로써 활성영역과 비활성영역을 한정한다. 이때, 상기 활성영역 상부에는 패드산화층(204)이 형성된다. 다음에, 상기 제5도의 이온주입 패턴(103)용 마스크를 사용하여 상기 활성영역의 일부분에 제2도전형, 예컨대 N형의 불순물을 이온주입함으로써 소오스라인의 일부영역(206a) 및 비트라인의 일부영역(206b)을 형성한다. 여기서, 상기 제1도전형의 반도체기판(200)은 제1도전형의 우물영역으로 대신할 수도 있다.
제9a도 및 제9b도는 터널산화층(208) 및 제1 도전층 패턴(210)을 형성하는 단계를 도시한 것이다. 구체적으로, 상기 활성영역 상부의 패드산화층(204)을 제거한 후, 상기 패드산화층(204)이 제거된 반도체 기판 전면에 열산화공정으로 터널산화층(208)을 형성한다. 이때, 상기 필드산화층(202) 상부에는 상기 열산화공정에 의한 터널산화층(208)이 거의 형성되지 않는다. 이어서, 상기 터널산화층(208)이 형성된 반도체기판 전면에 제1도전층, 예컨대, 폴리실리콘층을 형성한다. 다음에, 상기 제5도의 부유게이트 격리 패턴(105)용 마스크를 사용하여 상기 제1도전층을 패터닝함으로써, 횡방향으로 인접한 셀이 서로 격리되도록 제1도전층 패턴(210)을 형성한다.
제10a도는 제10b도는 부유게이트(210a), 제어게이트 전극(214), 및 스페이서(216)를 형성하는 단계를 도시한 것으로, 상기 제1도전층 패턴(210)이 형성된 반도체기판 전면에 층간절연층 및 제2도전층을 차례로 형성한다. 여기서, 상기 층간절연층은 산화층 또는 ONO(oxide/nitrie/ oxide)층으로 형성하고, 상기 제2도전층은 폴리실리콘으로 형성하는 것이 바람직하다. 다음에, 상기 제5도의 제어게이트 전극 패턴(107)용 마스크를 사용하여 상기 제2도전층, 상기 층간절연층, 및 상기 제1도전층 패턴(210)을 연속적으로 패터닝함으로써, 제어게이트 전극(214), 층간절연층 패턴(212), 및 부유게이트(210a)를 형성하여 이들로 구성된 게이트 패턴을 형성한다. 이어서, 상기 게이트 패턴이 형성된 반도체기판 전면에 CVD 방법에 의한 절연층, 예컨대 산화층을 형성한 후, 이를 이방성 식각하여 상기 게이트 패턴 측벽에 스페이서(216)를 형성한다.
제11a도 및 제11b도는 게이트 산화층(218a)과 소오스 영역(222a) 및 드레인 영역(222b)을 형성하는 단계를 도시한 것이다. 좀더 구체적으로, 상기 스페이서(216)가 형성된 반도체기판 표면에 노출된 상기 터널산화층(208)을 식각하여 제거함으로써, 그 하부의 반도체기판을 노출시키고 상기 게이트 패턴 아래에 터널산화층 패턴(208a)을 형성시킨다. 다음에, 상기 터널산화층 패턴(208a)이 형성된 반도체기판 전면에 열산화공정에 의한 산화층을 형성한다. 이때, 상기 열산화공정에 의한 산화층은 실리콘으로 이루어진 상기 노출된 반도체기판 상부 및 상기 제어게이트 전극 상부에 각각 게이트 산화층(218a) 및 제어게이트 산화층(218b)을 형성한다. 그리고 상기 스페이서(216) 표면에는 상기 열산화층이 거의 형성되지 않는다. 따라서, 상기 게이트 패턴은 상기 제어게이트 산화층(218b) 및 상기 스페이서(216)에 의해 둘러싸여져 고립된 상태를 유지할 수 있다. 이어서, 상기 열산화층이 형성된 반도체기판에 포토레지스트를 도포한 후, 상기 제5도의 소오스/드레인 이온주입 패턴(109)용 마스크를 사용하여 포토레지스트 패턴(220)을 형성한다. 다음에, 상기 포토레지스트 패턴(220)을 이온주입 마스크로 하여 제2도전형의 불순물 이온을 주입함으로써, 상기 게이트 패턴에 인접한 반도체기판 표면에 소오스 영역(222a) 및 상기 게이트 패턴과 일정거리만큼 떨어진 반도체기판 표면에 드레인 영역(222b)을 형성한다. 여기서, 상기 소오스 영역(222a)은 상기 제8b도에서 설명한 소오스라인의 일부영역(206a)과 연결되어 소오스라인을 완성한다. 또한, 상기 드레인 영역(222b)은 상기 제8b도에서 설명한 비트라인의 일부영역(206b)과 연결되어 비트라인을 완성한다. 이는 상기 제5도의 평면도를 참조하면 쉽게 알 수 있다.
제12a도 및 제12b도는 본 발명의 특징요소인 스위치게이트 전극(224)을 형성하는 단계를 도시한 것이다. 좀더 상세히, 상기 포토레지스트 패턴(220)을 제거한 후, 결과물 전면에 제3도전층을 형성한다. 여기서, 상기 제3도전층은 폴리실리콘 또는 텅스텐 폴리사이드로 형성하는 것이 바람직하다. 다음에, 제5도의 스위치게이트 전극 패턴(111)용 마스크를 사용하여 상기 제3도전층을 패터닝함으로써, 상기 소오스 영역(222a), 상기 제어게이트 전극(214), 및 상기 드레인 영역(222b)을 따라 그 상부에 스위치게이트 전극(224)을 형성하여 본 발명에 의한 셀을 완성한다.
상술한 본 발명의 실시예들에 의하면, 과잉소거된 셀의 비트라인을 공유하는 선택된 셀의 정보를 읽을 때 상기 과잉소거된 셀에 의한 오동작을 방지할 수 있다. 이는, 상기 선택된 셀의 스위치게이트 전극과 연결된 선택된 스위치라인을 제외한 다른 모든 비선택된 스위치라인에 0V를 인가하여 이와 연결된 셀을 오프(off)시킬 수 있기 때문이다. 다시 말해서, 상기 비선택된 스위치라인의 연결된 스위치게이트 전극 하부의 채널영역에 채널이 형성되는 것을 방지할 수 있으므로 비선택된 셀을 통한 전류를 차단시킬 수 있기 때문이다.
또한 본 발명에 의하면, 불휘발성 기억장치의 셀 특성을 평가하는데 있어서 중요한 특성인 커플링 비율(coupling ratio; 이하 C.R.이라 한다)을 증가시킬 수 있다. 여기서, C. R.이라 함은 제어게이트 전극에 인가하는 프로그램전압(Vpp)에 대하여 부유게이트에 유기되는 전압의 크기를 나타내는 것으로, 이를 수식으로 표현하면 다음 식과 같다.
여기서, C1은 부유게이트와 채널영역 상이의 정전용량이고, C2는 제어게이트 전극과 부유게이트 사이의 정전용량이다.
위의 식으로부터 C2가 C1에 비하여 클수록 C. R.이 커진다. 즉, 제어게이트 전극과 부유게이트가 중첩되는 면적을 크게 형성할수록 셀의 프로그램 효율을 증가시킬 수 있다. 따라서, 종래 기술에 의한 플래쉬 메모리 셀이 평면도를 도시한 제1도와 본 발명에 의한 플래쉬 메모리 셀의 평면도를 도시한 제5도를 비교하여 보면, 본 발명에 의한 셀의 C2를 더욱 크게 형성할 수 있다. 그러므로, 본 발명에 의하여 우수한 프로그램 특성을 갖는 셀을 형성할 수 있다.
또한 본 발명에 의하면, 비트라인을 활성영역에 배립하여 형성하므로 비트라인 콘택이 요구되지 않는다. 따라서, 비트라인 콘택을 형성하기 위하여 셀 트랜지스터의 드레인 영역을 넓게 형성하지 않아도 되므로, 셀 면적을 감소시킬 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.

Claims (7)

  1. 2차원적으로 배열된 복수의 메모리 셀, 복수의 워드라인, 복수의 스위치라인, 복수의 비트라인, 및 상기 복수의 메모리 셀을 상기 복수의 워드라인, 상기 복수의 스위치라인, 그리고 상기 복수의 비트라인에 연결시키는 수단을 포함하는 불휘발성 기억장치에 있어서 상기 메모리 셀은, 제1도전형의 반도체기판; 상기 반도체기판의 주 표면에 채널영역을 사이에 두고 서로 이격되어 제2도전형의 불순물 영역으로 이루어진 소오스 영역 및 드레인 영역; 상기 채널영역 중앙 부분의 일정 위치로부터 상기 소오스 영역에 이르는 일부 채널영역 상부에 상기 채널영역의 표면과 이격되어 형성된 부유 게이트; 상기 부유 게이트 상부에 상기 부유 게이트와 이격되어 형성되고 상기 워드라인과 연결된 제어 게이트 전극; 및 상기 제어 게이트 전극, 상기 부유 게이트, 상기 드레인 영역, 상기 부유 게이트와 상기 드레인 영역 사이의 채널여역, 및 상기 소오스 영역을 덮으면서 이들과 이격되어 형성되고 상기 스위치라인과 연결된 스위치 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 기억장치.
  2. 제1항에 있어서, 상기 비트라인은 상기 드레인 영역을 포함하는 것을 특징으로 하는 불휘발성 기억장치.
  3. 제2항에 있어서, 상기 복수의 메모리 셀중 선택된 메모리 셀의 정보를 읽어내기 위하여 상기 선택된 메모리 셀에 연결된 비트라인에 1V 내지 2V를 인가하고, 상기 선택된 메모리 셀에 연결될 스위치라인과 워드라인에는 모두 5V를 인가하며, 상기 선택된 메모리 셀에 연결되지 않은 비트라인은 플로팅시키고, 상기 선택된 메모리 셀에 연결되지 않은 워드라인과 스위치라인은 모두 접지시키고, 모든 메모리 셀의 소오스와 반도체기판 역시 접지시키는 것을 특징으로 하는 불휘발성 기억장치.
  4. 메모리 셀을 갖는 불휘발성 기억장치의 제조방법에 있어서, 제1도전형의 반도체기판에 필드산화층을 형성함으로써, 활성영역과 비활성영역을 한정하는 단계; 상기 활성영역의 소정 부분에 제2도전형의 불순물을 이온주입하여 비트라인의 일부영역 및 소오스라인의 일부영역을 형성하는 단계; 상기 비트라인 및 소오스라인이 일부영역이 형성된 반도체기판의 활성영역 상부에 터널산화층을 형성하는 단계; 상기 터널산화층이 형성된 반도체기판의 전면에 제1도전층을 형성하는 단계; 상기 제1도전층을 패터닝하여 횡방향으로 인접한 셀이 서로 격리되도록 제1도전층 패턴을 형성하는 단계; 상기 제1도전층 패턴이 형성된 반도체기판 전면에 층간절연층 및 제2도전층을 차례로 형성하는 단계; 제어게이트 전극용 마스크를 사용하여 상기 제2도전층, 상기 층간절연층, 및 상기 제1도전층 패턴을 연속적으로 패터닝함으로써, 제어게이트 전극, 층간절연층 패턴, 및 부유게이트로 구성된 게이트 패턴을 형성하는 단계; 상기 게이트 패턴 측벽에 스페이서를 형성하는 단계; 상기 스페이서가 형성된 반도체기판 표면에 노출된 터널산화층을 제거한 후 열산화공정을 실시하여 상기 터널산화층이 제거된 부분에 게이트 산화층을 형성함과 동시에 상기 제어게이트 전극 상부에 제어게이트 산화층을 형성하는 단계; 상기 게이트 패턴을 사이에 두고 한쪽 활성영역에 상기 게이트 패턴과 접하는 제2도전형의 소오스 영역 및 다른 한쪽 활성영역에 상기 게이트 패턴과 일정거리만큼 떨어진 제2도전형의 드레인 영역을 형성하는 단계; 상기 소오스 영역 및 드레인 영역이 형성된 반도체기판 전면에 제3도전층을 형성하는 단계; 및 상기 제3도전층을 패터닝하여 상기 드레인 영역, 상기 제어게이트 전극, 및 상기 소오스 영역을 따라 그 상부에 스위치 게이트 전극을 형성하는 단계를 구비하여, 메모리 셀을 형성하는 것을 특징으로 하는 불휘발성 기억장치의 제조방법.
  5. 제4항에 있어서, 상기 층간절연층은 ONO(oxide/ nitride/ oxide)층으로 형성하는 것을 특징으로 하는 불휘발성 기억장치의 제조방법.
  6. 제4항에 있어서, 상기 제1도전층은 폴리실리콘으로 형성하는 것을 특징으로 하는 불휘발성 기억장치의 제조방법.
  7. 제4항에 있어서, 상기 드레인 영역과 상기 비트라인의 일부영역이 비트라인을 형성하는 것을 특징으로 하는 불휘발성 기억장치의 제조방법.
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