JPH1140784A - 不揮発性メモリ装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 最小の有効サイズを有する不揮発性メモリ
装置の製造方法を提供する。 【解決手段】 第１導電型の半導体基板の表面内に一定
の間隙をあけて一方向にビットラインを形成し、そのビ
ットラインに垂直な方向に一定の間隙を有するフィール
ド酸化膜を形成する。その後、第１導電型の半導体基板
上の全面にゲート絶縁膜を形成し、ビットラインと同方
向に、各ビットライン間のゲート絶縁膜上に一定の間隙
を有するフローティングラインを形成する。各フローテ
ィングラインを含めた基板の全面に誘電体膜を形成し、
誘電体膜上に導電層、絶縁膜を順次形成してそれらを選
択的に除去して各ビットラインに垂直な方向にフィール
ド酸化膜の間にワードラインを形成する。各ワードライ
ンの両側面に絶縁膜側壁を形成し、ワードライン及び絶
縁膜側壁をマスクに用いて誘電体膜、フローティングラ
インを選択的に除去してフローティングゲートを形成す
る。各フローティングゲートの両側面にトンネル酸化膜
を形成して各ビットライン間にトンネル酸化膜と接する
ようにプログラムラインを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性メモリ装
置の製造方法に関し、特に最小の有効サイズを有する不
揮発性メモリ装置の製造方法に関する。

【０００２】

【従来の技術】一般に、フラッシュＥＥＰＲＯＭやＥＥ
ＰＲＯＭ等の不揮発性メモリの集積度を決めるメモリセ
ルの有効サイズは、セルのサイズとセルのアレイ構造の
２要素により決定される。メモリセルにおける最小のセ
ル構造は単純積層構造である。最近、フラッシュＥＥＰ
ＲＯＭ及びフラッシュメモリカードのような不揮発性メ
モリの応用が拡大されるにつれて、この不揮発性メモリ
に関する研究開発が進んでいる。フラッシュＥＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ等の不揮発性半導体メモリをデータ蓄
積メディアとして使用しようとする場合の最も大きな問
題点は、メモリのビット当たりコストが非常に高いとい
う点である。さらに、携帯用製品への応用のためには低
消耗電力のチップが要求される。ビット当たりのコスト
を低くするためにマルチビットセルに関する研究が最近
進んでいる。

【０００３】従来の不揮発性メモリの集積度はメモリセ
ルの数と一対一の対応関係にある。これに反して、マル
チビットセルは１つのメモリセルに１ビット以上のデー
タを蓄積するので、メモリセルのサイズを小さくしなく
ても、同じチップ面積でもデータの集積度を大幅に高め
ることができる。マルチビットセルを実現するために
は、各メモリセルに３個以上のしきい値の電圧レベルを
プログラムしなければならない。例えば、セル当たりに
２ビットのデータを格納するためには、２² ＝４、つま
り４段階のしきい値電圧レベルを持つように各セルをプ
ログラムしなければならない。その４段階のしきい値電
圧レベルは、論理的に００、０１、１０、１１の各ロジ
ック状態に対応する。かかるマルチレベルプログラムに
おける最も大きな課題は、各しきい値電圧レベルがばら
つくという点であり、その値は約０．５Ｖに至る。従っ
て、各々のしきい値電圧レベルを正確に調節してばらつ
きを低減させれば、より多くのしきい値電圧レベルでプ
ログラムでき、セル当たりのビット数を増加させること
ができる。

【０００４】上記電圧のばらつきを低減させるための一
方法は、プログラムと照合を繰り返しながらプログラム
を行うことである。この方法においては、所望のしきい
値電圧レベルで不揮発性メモリセルをプログラムするた
め、一連のプログラム電圧パルスをセルに印加する。そ
して、セルが所望のしきい値電圧レベルに達したか否か
を照合するために、各電圧パルスの間に読み取りが行わ
れる。各照合中に、照合されたしきい値電圧レベル値が
所望のしきい値電圧レベル値に達していたら、プログラ
ミング過程を終える。このようにプログラム、照合を繰
り返し行う方法では、有限なプログラム電圧パルス幅に
起因するしきい値電圧レベルの誤差を低減し難い。さら
に、このプログラム、照合を繰り返すアルゴリズムを回
路に形成するので、チップの周辺回路の面積が増加し、
かつプログラム、照合を繰り返し行うのでプログラム時
間が長くなる短所がある。

【０００５】図１ａは一般的な単純積層型不揮発性メモ
リ装置の構造断面図であり、図１ｂは一般的な不揮発性
メモリセルのシンボルである。図１ａに示すように、ｐ
型の半導体基板１上にトンネル酸化膜２を介してフロー
ティングゲート３が形成され、フローティングゲート３
上にコントロールゲート５が形成される。コントロール
ゲート５とフローティングゲート３との間には誘電体膜
４が形成されている。そして、ｐ型の半導体基板１のフ
ローティングゲート３の両側の表面部分にはｎ型のソー
ス６ａ領域とドレイン６ｂ領域が形成される。

【０００６】このようにして構成された一般的な単純積
層型不揮発性メモリセルは、有効セルのサイズは小さい
が、コントロールゲート５の結合定数値も小さい。この
ため、特に不揮発性メモリセルの有効セルのサイズを小
さくすればする程、結合定数もさらに小さくなるという
問題点があった。従って、結合定数が小さくなるのを防
止するため、フローティングゲート３とコントロールゲ
ート５との間の誘電体膜４をＯＮＯ(Oxide Nitride Oxi
de) 膜で形成するが、これも工程が複雑であり、高温熱
処理工程を必要とする問題がある。

【０００７】一方、図１ｂに示すように、各不揮発性メ
モリセルは、図１ａで詳述したように、フローティング
ゲート３と、プログラムのためにフローティングゲート
３に供給される電荷量を調節するコントロールゲート５
と、プログラム中にフローティングゲート３に供給され
る電荷の量を読み取る（或いは照合）ための電界効果ト
ランジスタとから構成される。電界効果トランジスタ
は、フローティングゲート３と、ソース６ａと、ドレイ
ン６ｂと、ドレイン６ｂとソース６ａとの間に位置する
チャネル領域７とで構成される。このようにして構成さ
れる不揮発性メモリセルの動作は、プログラムができる
程度に充分な電圧をコントロールゲート５及びドレイン
６ｂに印加すると、ドレイン６ｂ／ソース６ａ間に電流
が流れる。その電流を基準電流と比較して、基準電流と
同じ又は基準電流より小さな値に到達するとプログラム
完了信号を発生させる。

【０００８】以下、添付図面に基づき従来の不揮発性メ
モリ装置をさらに説明する。図２ａは従来の不揮発性メ
モリ装置の回路的構成図であり、図２ｂは単純積層構造
を有する金属コンタクトの必要ない従来の不揮発性メモ
リ装置の回路的構成図であり、図２ｃはソースとドレイ
ンを分離した金属コンタクトの必要ない従来の不揮発性
メモリ装置の回路的構成図である。図２ａに示すよう
に、カラム方向に一定の間隙をあけてメタルビットライ
ン９が配置され、メタルビットライン９に垂直な方向に
ワードライン１０が配置され、ワードライン１０と同方
向に２本のワードラインに１本の割合で共通ソースライ
ン１１が配置されている。隣接する２つの不揮発性メモ
リセルのドレイン６ｂは共通にメタルビットライン９に
連結され、隣接する２つの不揮発性メモリセルのソース
６ａは共通に共通ソースライン１１に連結される。この
ため、２つのセル当たり１つずつのメタルコンタクト８
が必要であるため、そのメタルコンタクトを考慮する
と、メモリセルの有効サイズは非常に大きくなる。すな
わち、図１ａで説明したように、一般的な不揮発性メモ
リアレイは単純積層構造の最小サイズのセルで構成され
るが、実際に有効サイズはメタルコンタクト８のピッチ
によって制限される。

【０００９】上記のような問題点を解決するため、すな
わちメタルコンタクトの数を減少させるためメタルコン
タクトのないアレイが提案された。すなわち、単純積層
構造のセルで構成され、メタルコンタクトのない理想的
なアレイである。かかる単純積層構造のセルから構成さ
れる理想的なメタルコンタクトのないアレイは、最小の
有効セルのサイズを提供するが、プログラムワードライ
ン方向に隣接して選択されないセルがプログラム又は消
去されるという、プログラムディスターブ現象が生じる
問題点があった。上記のような不揮発性メモリセルのア
レイ構造に代えて図２ｂに示すようにメモリセルとして
選択ゲート１２のある非対称構造のチャネル分離型セル
を利用する場合がある。この場合、ホットエレクトロン
注入によるプログラム時にプログラムディスターブ現象
を防止できるだけでなく、単純積層構造セルの他の問題
点である過剰消去問題を除去できる。

【００１０】図２ｂに示すような不揮発性メモリセル
は、半導体基板（図示せず）上に互いに一定の間隙をあ
けて配置されるワードライン１０と、互いに一定の間隙
をあけてワードライン１０に垂直な方向に配置されるビ
ットライン１３とを備えている。それらのラインで基板
を矩形に区画する。その区画された矩形の領域に１つず
つ不揮発性メモリセルが配置された構成である。図２ｂ
における各不揮発性メモリセルは、図１ｂで詳述したよ
うに、フローティングゲート３と、プログラムのために
フローティングゲート３に供給された電荷量を調節する
コントロールゲート５と、プログラム中にフローティン
グゲート３に供給される電荷の量を読み取る（或いは照
合）ための電界効果トランジスタとで構成される。電界
効果トランジスタは、フローティングゲート３と、ソー
ス６ａと、ドレイン６ｂと、ドレイン６ｂ／ソース６ａ
間に位置するチャネル領域７とで構成される。各不揮発
性メモリセルのコントロールゲート５は、ワードライン
１０に接続され、一矩形領域内の不揮発性メモリセルの
ソース６ａは隣接の矩形領域の不揮発性メモリセルのド
レイン６ｂとともにその間に配置されたビットライン１
３に共通に接続される。又、ビットライン１３には図示
のように選択トランジスタ１２が接続されている。そし
て、カラム方向に通常３２個或いはそれ以上の不揮発性
メモリセル毎の選択トランジスタ１２にメタルコンタク
ト８が連結される。従って、有効セルのサイズを小さく
することができる。しかし、この場合も選択トランジス
タのゲートにより単位セルのサイズが増大する問題が生
じる。特に、低電力動作のトンネリングによるプログラ
ムが不可能である。このような現象は、図から容易に類
推できるように、ワードライン１０方向へ隣接の２つの
セルが全く同じバイアス条件を受けるからである。

【００１１】上記の問題点を除去し、トンネルプログラ
ムを可能にするために、図２ｃに示すようなソース／ド
レインを分離したメタルコンタクトのないアレイが用い
られている。すなわち、カラム方向に一定の間隙をあけ
て配置される複数のメタルデータライン９が配置され、
それと同方向に、各ビットラインがソースライン１５と
ドレインライン１４とにそれぞれ分離されて配置され
る。ここで、図１ｂで詳述したような不揮発性メモリセ
ルのソース６ａはソースビットライン１５に接続され、
不揮発性メモリセルのドレイン６ｂはドレインビットラ
イン１４に接続される。そして、各メタルデータライン
９ごとに１つのメタルコンタクト８が連結され、コント
ロールゲート５は、ソースビットライン１５とドレイン
ビットライン１４とに分けられたビットラインと直交す
る方向に配置される複数のワードライン１０にそれぞれ
連結される。しかし、上記のような構造では、ビットラ
インの分離に起因する単位セルのサイズの増加を回避す
ることができない。

【００１２】図３は、分離ゲートを有する、チャネル分
離型の従来の不揮発性メモリ装置を示す構造断面図であ
る。図３に示すように、ｐ型の半導体基板１上にトンネ
ル酸化膜２を介してフローティングゲート３が形成さ
れ、その上にコントロールゲート５が形成される。コン
トロールゲート５とフローティングゲート３とが形成さ
れたｐ型の半導体基板１上に絶縁膜１６を介してこれら
を覆うように選択ゲート１７が形成される。コントロー
ルゲート５とフローティングゲート３との間には誘電体
膜４が形成されている。ｐ型の半導体基板１のフローテ
ィングゲート３の一方の側の表面内にフローティングゲ
ート３とオフセットされるようにソース６ａが形成さ
れ、フローティングゲート３の他方側のｐ型の半導体基
板１の表面内にオフセットされずにドレイン６ｂが形成
されている。

【００１３】図４ａはチャネル分離型の従来の不揮発性
メモリ装置のチャネル長さ方向での構造断面図であり、
図４ｂはチャネル幅方向の断面を示す従来の不揮発性メ
モリ装置の構造断面図である。チャネル分離型の従来の
不揮発性メモリ装置は、図４ａに示すように、ｐ型の半
導体基板１上に一定の間隔をあけてフローティングゲー
ト３が形成され、その上から基板にかけてコントロール
ゲート５が形成される。次いで、フローティングゲート
３とｐ型の半導体基板１との間にはトンネル酸化膜２が
形成されており、フローティングゲート３とコントロー
ルゲート５との間に誘電体膜４が形成されている。ｐ型
の半導体基板１のフローティングゲート３の一方側の表
面内にフローティングゲート３とオフセットされるよう
にソース６ａが形成され、フローティングゲート３の他
方側にドレイン６ｂがオフセットされずに形成されてい
る。

【００１４】チャネル幅方向の不揮発性メモリ装置は、
図４ｂに示すように、ｐ型の半導体基板１上に一定の間
隙をあけてセルとセル間の絶縁のためのフィールド酸化
膜１８が形成され、フィールド酸化膜１８間のｐ型の半
導体基板１上にゲート絶縁膜１９が形成される。次い
で、ゲート絶縁膜１９上に隣接のフィールド酸化膜１８
に両端部がオーバーラップされるようにフローティング
ゲート３が形成され、フローティングゲート３の所定領
域上に誘電体膜４が形成され、その４上にコントロール
ゲート５が形成される。そして、コントロールゲート５
上にゲートキャップ絶縁膜２０が形成され、コントロー
ルゲート５とゲートキャップ絶縁膜２０の両側面に絶縁
膜側壁２１が形成され、フィールド酸化膜１８の表面及
びゲートキャップ絶縁膜２０上に消去ゲート１７が形成
される。さらに、フローティングゲート３と隣接の消去
ゲート１７の側面との間にはトンネル酸化膜２２が形成
されている。

【００１５】

【発明が解決しようとする課題】しかし、この種の従来
の不揮発性メモリ装置においては、以下のような問題点
がある。すなわち、単純積層構造のセルから構成され
る、理想的なメタルコンタクトのないアレイは最小の有
効セルのサイズを提供可能であるが、実際にはプログラ
ムディスターブ問題が生じるので不可能である。本発明
は、上記のような問題点を解決するためになされたもの
で、単純積層構造のセルでメタルコンタクトのない理想
的なアレイを実現して、最小の有効セルのサイズとしな
がらもプログラムディスターブの問題を無くした不揮発
性メモリ装置の製造方法を提供することを目的とする。

【００１６】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の不揮発性メモリ装置の製造方法は、第１導
電型の半導体基板の表面内に一定の間隙をあけて一方向
にビットラインを形成し、そのビットラインに垂直な方
向に一定の間隙を有するフィールド酸化膜を形成する。
その後、第１導電型の半導体基板上の全面にゲート絶縁
膜を形成し、ビットラインと同方向に、各ビットライン
間のゲート絶縁膜上に一定の間隙を有するフローティン
グラインを形成する。各フローティングラインを含めた
基板の全面に誘電体膜を形成し、誘電体膜上に導電層、
絶縁膜を順次形成してそれらを選択的に除去して各ビッ
トラインに垂直な方向にフィールド酸化膜の間にワード
ラインを形成する。各ワードラインの両側面に絶縁膜側
壁を形成し、ワードライン及び絶縁膜側壁をマスクに用
いて誘電体膜、フローティングラインを選択的に除去し
てフローティングゲートを形成する。各フローティング
ゲートの両側面にトンネル酸化膜を形成して各ビットラ
イン間にトンネル酸化膜と接するようにプログラムライ
ンを形成する。

【００１７】

【発明の実施の形態】以下、添付図面に基づき本発明実
施形態の不揮発性メモリ装置の製造方法を詳細に説明す
る。図５ａは本実施形態の不揮発性メモリセルのシンボ
ルであり、図５ｂは本実施形態不揮発性メモリ装置に対
する単位セルのチャネル方向の断面を示す構造断面図で
あり、図５ｃはそのチャネル幅方向の断面を示す構造断
面図である。図５ａに示すように、本不揮発性メモリセ
ルは、プログラム時に電荷を蓄積するフローティングゲ
ート３１と、プログラム時に外部から供給される電荷を
フローティングゲート３１に注入してプログラムを行う
プログラムゲート３２と、プログラム時にプログラムゲ
ート３２からフローティングゲート３１へ供給される電
荷の量を制御するコントロールゲート３３と、そしてフ
ローティングゲート３１、チャネル領域３４、ソース３
５及びドレイン３６から構成され、プログラム時にプロ
グラムゲートから供給される電荷の量を照合するトラン
ジスタＴＲとを備える。本実施形態はプログラムゲート
３２を消去ゲートとしても使用する。

【００１８】本実施形態のチャネル分離型の不揮発性メ
モリセルの他の特徴は、プログラム時に、プログラム動
作領域をセルのチャネル領域と完全に分離可能であると
いう点である。言い換えれば、プログラム時にプログラ
ム電流経路とチャネル領域とが分離されていることであ
る。したがって、プログラム中、プログラムとは独立
に、フローティングゲート３１の電荷量の変化に対応す
るチャネル領域３４の導電状態の変化を同時にモニタリ
ングする、即ち監視することが可能である。このモニタ
リングはフローティングゲート３１、プログラムゲート
３２、及びチャネル領域３４から構成される電界効果ト
ランジスタＦＥＴにより行われる。モニタリングは、通
常のセンスアンプ（図示せず）を用いてセルのドレイン
３６或いはソース３５の電流を監視すればよい。従っ
て、本実施形態の不揮発性メモリセルは、プログラム時
に、プログラム電流経路とモニタリング電流経路とが全
く分離される構造中の１つである。言い換えれば、本実
施形態のメモリセルは、プログラム動作に対しては、コ
ントロールゲート３３、ソース３５、ドレイン３６、及
びプログラムゲート３２から構成される４端子ＦＥＴで
ある。これは３端子ＦＥＴの従来の不揮発性メモリセル
若しくは既存のＦＥＴと区別される点である。よって、
この不揮発性メモリセルは、プログラムと照合の同時実
施が容易な構造である。もちろん、かかる同時照合方式
を使用せず、既存のプログラム／照合の繰り返し遂行方
式を使用しても良い。

【００１９】次に、本実施形態の不揮発性メモリセルの
動作について説明する。まず、消去動作は、ｎ型トラン
ジスタの場合に電子をフローティングゲートへ注入する
ことである。よって、消去動作は、チャネル領域３４又
はドレイン３６領域からのトンネリングにより、又はソ
ース３５の再度からのホットエレクトロン注入により行
われる。消去時にホットキャリヤ注入方式を使用する場
合、チャネル領域３４又はドレイン３６領域とフローテ
ィングゲート３１との間に位置するゲート誘電体の厚さ
がトンネリングに必要な程度に薄くする必要がないた
め、既存のトンネルゲート誘電体よりもゲート誘電体の
工程並びに信頼性確保がはるかに容易である。さらに、
既存のトンネルゲート誘電体に比べてはるかに改善され
た結合定数を確保できるので、低電圧、高速動作を行う
ことができる。この点はほとんどの従来の不揮発性メモ
リセルがもっている問題点を除去するのに大きな意味が
あり、特に将来に不揮発性メモリセルのサイズの縮小に
際して発生されるトンネリングのためのゲート酸化膜の
低電界漏洩電流のような問題と劣化のような問題を回避
することができる。従って、本実施形態の不揮発性メモ
リセルはセルの縮小が容易である。

【００２０】以上の説明から、本実施形態の不揮発性メ
モリセルが、セルのアレイ上において信頼性に対する特
別な問題無しに、プログラム、消去の何れ場合にも１つ
のセルを独立的に選択してプログラム又は消去させるこ
とができる独特な構造であるのが分かる。つまり、プロ
グラム時には、メモりセルはコントロールゲート３３と
ドレイン３６で構成されるトランジスタによって選択さ
れる。例えば、ｎ型トランジスタの場合、プログラムは
トンネリングによって行われ、消去はソース側からのホ
ットエレクトロン注入で行われる。すなわち、本実施形
態の不揮発性メモりセルは、ＥＥＰＲＯＭとフラッシュ
ＥＥＰＲＯＭ双方に適している。又、プログラムが起こ
る程度に充分な電圧をコントロールゲート３３とドレイ
ン３６に印加すると、ドレイン３６とソース３５間に電
流が流れる。この電流を所与の参照電流と比較して参照
電流と同じ或いは参照電流よりも小さい値に到達した
ら、プログラム完了信号を発生させる。

【００２１】図５ｂ及び図５ｃには不揮発性メモリセル
の構造の断面図が示されている。ｐ型の半導体基板５１
の表面内に高濃度のｎ型不純物イオンの注入によって一
定の間隙をあけて一方向にビットライン５２が形成さ
れ、ビットライン５２の形成されたｐ型の半導体基板５
１に一定の間隙をあけてビットライン５２に直角な方向
にフィールド酸化膜５３が形成される。ここで、ビット
ライン５２は図５ａの不揮発性メモリセルにおいてはソ
ース３５／ドレイン３６である。次いで、フィールド酸
化膜５３によって区画されたｐ型の半導体基板５１のア
クティブ領域にゲート絶縁膜５４が形成され、その上側
にフローティングゲート５５ｂが形成される。このフロ
ーティングゲート５５ｂは図５ａの不揮発性メモリセル
においてフローティングゲート３１である。次に、ビッ
トライン５２と直交するようにフローティングゲート５
５ｂ上にワードライン５７ａが形成され、その上にビッ
トライン５２と平行にプログラムライン６２が形成され
る。ワードライン５７ａは図５ａの不揮発性メモリセル
においてコントロールゲート３３であり、プログラムラ
イン６２はプログラムゲート３２である。次いで、フロ
ーティングゲート５５ｂとワードライン５７ａとの間に
は誘電体膜５６が形成され、フローティングゲート５５
ｂの両側面にトンネル酸化膜６１が形成される。そし
て、ワードライン５７ａ上に酸化膜５８が形成され、ワ
ードライン５７ａ及び酸化膜５８の両側面に絶縁膜側壁
５９が形成される。図５ｃに示すように、プログラムラ
イン６２は、セル間のフィールド酸化膜５３上に形成さ
れるから、セルのサイズには影響を与えない。

【００２２】本実施形態は、プログラムライン６２とフ
ローティングゲート５５ｂとの間に形成されたトンネル
酸化膜６１によるプログラムが可能である。例えば、ｎ
−チャネルの本実施形態の不揮発性メモリセルの動作時
には、プログラムゲート３２からトンネリングによって
電子がフローティングゲート３１へ注入される。従っ
て、このプログラムのために、セルに印加されるバイア
スは、コントロールゲート３３に正電圧を、プログラム
ゲート３２には負電圧をトンネリングが生じる程度に十
分に強く印加すればよい。又は、プログラムゲート３２
に０Ｖを、コントロールゲート３３には正電圧を印加し
て正電圧だけを利用することも可能である。

【００２３】そして、本実施形態の不揮発性メモリセル
は、上述したように、プログラムゲート３２を通るトン
ネリングによるプログラムと共に、プログラムと独立的
にフローティングゲート３１の電荷変化をモニタリング
することができるという特徴をもっている。以下その点
について説明する。プログラムのためのバイアスを、上
述したように、コントロールゲート３３に正電圧を、プ
ログラムゲート３２に負電圧を印加すると共に、ソース
３５とドレイン３６にバイアスを印加してドレイン３６
電流が流れるようにし、そのドレイン３６電流をセンス
アンプ（図示せず）を用いてモニタリングすればよい。
プログラムのためのバイアスは、プログラムのための電
界を十分に印加しなければならず、且つプログラム初期
にチャネルがターンオンするように印加されなければな
らない。プログラムが進行されるにつれてフローティン
グゲート３１の電荷量が変わり、この変化はフローティ
ングゲート３１、ソース３５、及びドレイン３６から構
成されるＦＥＴによりモニタリングされる。

【００２４】上述したように、本実施形態の不揮発性メ
モリセルは、プログラム中には基本的に４端子電界効果
トランジスタであるのが分かる。又、本実施形態の不揮
発性メモリセルは、プログラムのための電流経路とモニ
タリングのための電流経路とが全く分離される構造なの
で、プログラムとモニタリングとを相互独立的に最適化
できる特徴を有する。この特徴は図５ａによく表現され
ている。これに対して、従来の不揮発性メモリセルは全
て普通の３端子フローティングゲートＦＥＴであり、プ
ログラムとモニタリングのための電流経路が分離されて
いない。このため、モニタリングはプログラムの条件に
依存する。

【００２５】従来のセルの中で三重ポリシリコンゲート
を有する構造のセルは本発明のセルと同様にフローティ
ングゲート、コントロールゲートの外に、第３の消去ゲ
ートを有する。しかし、その消去ゲートは選択された全
てのセルのデータを同一状態で削除する機能を果たすも
のであって、選択されたセルだけをプログラムする本実
施形態のプログラムゲート３２とはその機能が全く異な
る。言い換えれば、本実施形態のプログラムゲート３２
は機能ゲートであるが、従来の消去ゲートは機能ゲート
ではない、と言える。図５ｃは、この種の三重ポリシリ
コンゲートセルの一例である。このような差異点は、後
述する本実施形態のセルのアレイ及びアレイ上での動作
条件からさらに明らかになる。

【００２６】図６は、本実施形態の不揮発性メモリ装置
の回路的構成図である。図６に示すように、不揮発性メ
モリ装置は、半導体基板（図示せず）上に一定の間隙を
あけて配置される複数のワードライン５７ａと互いに一
定の間隙をあけてワードライン５７ａと直交する方向に
配置されるビットライン５２とを備えている。これらの
ワードラインとビットラインとで区画された矩形の領域
を形成している。さらに、各ビットライン５２と同方向
に配置される複数のプログラムライン６２と、各矩形領
域に１つずつ配置される複数の不揮発性メモリセルとを
備えている。

【００２７】図６における各不揮発性メモリセルは、図
５ａで詳述したように、フローティングゲート３１と、
プログラムのためにフローティングゲート３１に電荷を
供給するプログラムゲート３２と、プログラムのために
フローティングゲート３１に供給される電荷量を調節す
るコントロールゲート３３と、プログラム中にフローテ
ィングゲート３１に提供される電荷の量を読み取る（又
は照合）ための電界効果トランジスタＴＲとから構成さ
れる。電界効果トランジスタＴＲは、フローティングゲ
ート３１、ソース３５、ドレイン３６、及びドレイン３
６／ソース３５間に位置するチャネル領域３４とで構成
される。各不揮発性メモリセルのコントロールゲート３
３はそれぞれ対応するワードライン５７ａに接続され、
プログラムゲート３２は対応するプログラムライン６２
に接続される。一矩形領域内の不揮発性メモリセルのソ
ース３５は、隣接の矩形領域に位置する不揮発性メモリ
セルのドレイン３６と一緒にその間に配置されているビ
ットライン５２とに共通に接続されている。

【００２８】このプログラムゲート３２の機能を説明す
る。プログラムと共にモニタリングを行うためには、セ
ルはプログラムのために選択されると同時にモニタリン
グのためにもの選択されなければならない。モニタリン
グは読み取り機能と同様であるから、言い換えればプロ
グラムと読み取りのために特定のセルが選択されねばな
らない、すなわちプログラムと読取りに選択性が無けれ
ばいけないということである。モニタリングのセルの選
択のためには、ワードライン５７ａとこのワードライン
５７ａに直交するビットライン５２とに読み取りのため
の電圧を印加すればよい。例えば、ワードライン５７ａ
に正電圧（８Ｖ）を印加し、選択されたビットライン５
２にはセンシングのための電圧（１Ｖ）を印加し、選択
されたセルの他方のビットライン５２にはグラウンド電
圧（０Ｖ）を印加する。これと共に、選択されたビット
ライン５２のセンシングのための電圧、すなわち１Ｖを
加えたビットラインから図面上右側にあるビットライン
の少なくとも１本にセンシングのための電圧と同じ電圧
（１Ｖ）を印加して、センシング電流が選択されないセ
ルへ流れないようにする。これと同時に、プログラムの
ためのセルの選択は、そのセルが接続されたワードライ
ン５７ａに直交するプログラムライン６２にプログラム
のためのバイアス電圧をトンネリングが生じ得るように
印加すればよい。例えば、図示の例では−８Ｖ。

【００２９】この際、セルがｎ−チャネルである場合、
プログラムゲート３２からフローティングゲート３１へ
電子が注入されるので、ワードライン５７ａには正電圧
（８Ｖ）を印加し、プログラムライン６２には負電圧
（−８Ｖ）を印加する。このとき、選択されないセルの
ディスターブ現象を防ぐために、選択されないワードラ
イン５７ａとプログラムライン６２とに適切な電圧を印
加してもよい。このような点はセルのトンネリング特性
及び漏洩電流特性等に依存する。さらに、ワードライン
５７ａ及びプログラムライン６２に印加される電圧は、
少なくともプログラム初期にセルをターンオンさせ得る
ように配分されなければならない。この条件はプログラ
ムゲート３２の容量結合定数値を非常に小さくしてセル
を設計することにより容易に満たすことができる。図５
ｃのセルの断面構造でこれが容易に実現され得るのが分
かる。すなわち、プログラムライン６２のフローティン
グゲート５５ｂと接触する箇所ではセル間のフィールド
酸化膜５３上に垂直に形成され、フローティングゲート
５５ｂとの接触面積がフローティングゲート５５ｂの厚
さの分だけであるため、非常に微少な値に調節可能であ
る。

【００３０】以下、本実施形態の不揮発性メモリセルの
動作を説明すると、消去動作は、セルのゲート絶縁膜５
４を通って半導体基板５１で消去又はプログラムゲート
３２で消去する。半導体基板５１で消去する場合にはゲ
ート絶縁膜５４がトンネリングに適するように１０ｎｍ
程度に薄く形成されなければならない。この場合、バイ
アス電圧は、コントロールゲート３３に負電圧或いはグ
ラウンド電圧を印加し、半導体基板５１に正電圧を印加
する。そして、プログラムゲート３２で消去する場合に
は、プログラムゲート３２に正電圧、コントロールゲー
トに負の電圧を加える。したがって、プログラムゲート
３２でプログラムと消去の双方を行うから、トンネル酸
化膜６１の信頼性を顧慮して動作させる。

【００３１】図７は本実施形態の不揮発性メモリ装置を
示すレイアウト図であり、図８ａは図７のIV−IV線上
の、図８ｂは図７のＶ−Ｖ線上の、図８ｃは図７のVI−
VI線上の、図８ｄは図７のVII−VII線上のそれぞれの構
造断面図である。この不揮発性メモリ装置は、ｐ型の半
導体基板５１に一定の間隙をあけて一方向に基板と反対
導電型である複数のビットライン５２が形成される。こ
のビットライン５２はｎ型の不純物領域であり、不揮発
性メモリセルにおいてはソース３５及びドレイン３６領
域である。半導体基板５１上にはさらにビットライン５
２と垂直な方向に一定の間隙をあけて複数のワードライ
ン５７ａが形成され、ビットライン５２に垂直な方向に
一定の間隙をあけてフィールド絶縁のためのフィールド
酸化膜５３が形成されている。各ビットライン５２とフ
ィールド酸化膜５３とで形成される矩形領域に相当する
箇所にゲート絶縁膜５４を介して複数の孤立したフロー
ティングゲート５５ｂがマトリックス状に形成される。
各ワードライン５７ａは、その方向に並んだ複数のフロ
ーティングゲート５５ｂの上をカバーするように形成さ
れ、不揮発性メモリセルにおいてはコントロールゲート
３３に相当する。そして、ビットライン５２と平行に一
定の間隙をあけてプログラムライン６２が形成される。
このプログラムライン６２はその方向に並んだフローテ
ィングゲート５５ｂをカバーするように形成され、不揮
発性メモリセルにおいてはプログラムゲート３２に相当
する。

【００３２】一方、各ビットライン５２とフローティン
グゲート５５ｂとの間は誘電体膜５６で絶縁され、ワー
ドライン５７ａとプログラムライン６２との間には酸化
膜５８が形成されて相互絶縁され、フローティングゲー
ト５５ｂの両側にはトンネル酸化膜６１がプログラムラ
イン６２に接して形成されている。したがって、上述し
たように別途のコンタクトを持たずに、各ライン自体が
ゲートの役割を果たす。すなわち、プログラムライン２
６はプログラムゲート３２に、ワードライン５７ａはコ
ントロールゲート３３に、ビットライン５２はソース３
５及びドレイン３６に対応する。

【００３３】図９〜図１０は図７のIV−IV線上の本実施
形態の不揮発性メモリ装置の製造方法を示す工程断面図
であり、図１１〜図１２は図７のＶ−Ｖ線上の製造方法
を示す工程断面図である。図９ａ及び図１１ａに示すよ
うに、ｐ型の半導体基板５１に感光膜（図示せず）を塗
布した後、露光及び現像工程でパターニングする。パタ
ーニングされた感光膜をマスクにしてｐ型の半導体基板
５１の表面内に高濃度のｎ型不純物イオンを注入して一
方向に一定の間隙を有するｎ⁺ 不純物拡散領域からなる
複数のビットライン５２を形成する。ｐ型の半導体基板
５１の表面へｎ型の不純物イオンを注入する際、側面拡
散によるセルのサイズの増加を防ぐために、パターニン
グされた感光膜の側面にＨＬＤスペーサを形成した後、
感光膜及びＨＬＤスペーサをマスクに用いてｐ型の半導
体基板５１上にイオン注入してビットラインを形成して
もよい。

【００３４】ビットライン５２と直交する方向のフィー
ルド絶縁領域にセルとセル間の隔離のための複数のフィ
ールド酸化膜５３を形成する。このフィールド酸化膜５
３はＣＶＤ酸化膜でもよく、局部酸化工程によって形成
してもよい。フィールド酸化膜５３とフィールド酸化膜
５３との間はアクティブ領域で、チャネル領域となる。
そして、後工程でポリシリコンの乾式エッチング時のエ
ッチングを容易にするために、フィールド酸化膜５３の
両側面に絶縁膜側壁を形成しても良い。

【００３５】図９ｂ及び図１１ｂに示すように、フィー
ルド酸化膜５３によって区画されたｐ型の半導体基板５
１のアクティブ領域に熱酸化工程でゲート絶縁膜５４を
形成する。このように、ゲート絶縁膜５４を熱酸化工程
で形成すると、不純物注入によって形成されたビットラ
イン５２では他の領域よりも厚く熱酸化膜５４ａが形成
される。この厚く形成された熱酸化膜５４ａは、後工程
でのポリシリコンエッチング時にエッチングバリヤーと
して十分に働かせるためのものである。次いで、ゲート
絶縁膜５４を含めたｐ型の半導体基板５１の全面にフロ
ーティングゲートを形成するための第１ポリシリコン５
５を形成する。この第１ポリシリコン５５はチャネル領
域を完全に覆うようにする。

【００３６】図９ｃ及び図１１ｃに示すように、第１ポ
リシリコン５５を選択的に除去して孤立したフローティ
ングライン５５ａを形成し、そのフローティングライン
５５ａを含めたｐ型の半導体基板５１の全面に酸化膜或
いはＯＮＯ(Oxide Nitride Oxide）で誘電体膜５６を形
成する。この際、フローティングライン５５ａはビット
ライン５２と同方向に形成される。次いで、誘電体膜５
６を含めたｐ型の半導体基板５１の全面にワードライン
を形成するための第２ポリシリコン５７を形成し、その
上に酸化膜５８を形成する。

【００３７】図９ｄ及び図１１ｄに示すように、酸化膜
５８上に感光膜（図示せず）を塗布した後、露光及び現
像工程で感光膜をパターニングする。パターニングされ
た感光膜をマスクに用いて酸化膜５８を選択的に除去す
る。この後に、感光膜をマスクに用いて第２ポリシリコ
ン５８を選択的に除去してフィールド酸化膜５３の間に
複数のワードライン５７ａを形成する。ワードライン５
７ａはビットライン５２と直交する方向に形成する。次
いで、酸化膜５８を含めたｐ型の半導体基板５１の全面
に絶縁膜を形成した後、全面にエッチバック工程を施し
て酸化膜５８及びワードライン５７ａの両側面に絶縁膜
側壁５９を形成する。

【００３８】図１０ｅ及び図１２ｅに示すように、酸化
膜５８及び絶縁膜側壁５９をマスクに用いて誘電体膜５
６及びフローティングライン５５ａを選択的に除去して
フィールド酸化膜５３の表面の所定部分が露出されるよ
うにコンタクトホール６０を形成する。このとき、フロ
ーティングライン５５ａを選択的に除去して複数のフロ
ーティングゲート５５ｂを形成する。

【００３９】図１０ｆ及び図１２ｆに示すように、酸化
膜５８及び絶縁膜側壁５９をマスクに用いて熱酸化工程
を施してフローティングゲート５５ｂの両側面にトンネ
ル酸化膜６１を形成する。このとき、トンネル酸化膜６
１を熱酸化工程で形成せず、ｐ型半導体基板５１の全面
にＣＶＤ酸化膜を堆積してエッチバック工程を施して側
壁ＣＶＤ酸化膜を形成してもよい。

【００４０】図１０ｇ及び図１２ｇに示すように、コン
タクトホール６０を含めたｐ型の半導体基板５１の全面
にプログラムラインを形成するための第３ポリシリコン
を形成した後、選択的に除去して、ビットライン領域５
２と平行にコンタクトホール６０の内部及びそれに隣接
する絶縁膜５８上に複数のプログラムライン６２を形成
する。すなわち、フィールド酸化膜５３の上側にビット
ラインと平行にプログラムライン６２を形成する。この
プログラムライン６２はトンネル酸化膜６１と重なり、
ビットライン５２に１本ずつ、つまり各セル当たり１本
ずつ形成する。そして、プログラムカップリングを減少
させるべく、プログラムライン６２をフィールド酸化膜
５３上のトンネル領域に１つ置きに連結する。

【００４１】

【発明の効果】上述した本発明の不揮発性メモリ装置の
製造方法は、ゲートがそれぞれラインとして形成される
ので、メタルコンタクトのないアレイを実現して最小の
有効セルのサイズを有する不揮発性メモリ装置を得るこ
とができる。また、請求項２にかかる発明では、ビット
ラインを半導体基板内に形成してソース及びドレインと
して用いるので、不揮発性メモリ装置の集積度を向上さ
せ得る。請求項３にかかる発明では、ビットラインを形
成するに際して半導体基板上にＨＬＤパターンをマスク
に形成するので、不純物イオン注入時に、側面拡散によ
るセルのサイズの増加を防止することができる。請求項
４にかかる発明では、ゲート絶縁膜を形成するために熱
酸化工程を施す際、ビットライン領域に熱酸化膜が形成
される。そのため、後工程でポリシリコンをエッチング
する時にエッチングバリヤーを充分に確保することがで
きる。請求項５にかかる発明では、トンネル酸化膜はフ
ローティングゲートの側面を熱酸化してフローティング
ゲートの両側面に形成するので、ゲート絶縁膜の信頼性
を確保することができる。請求項６にかかる発明では、
プログラムラインは、隣接の２本のビットラインを一対
とし、各対のビットライン間に１本のプログラムライン
を形成することにより、プログラムカップリングを減少
させることができる。

【図面の簡単な説明】

【図１】 一般的な単純積層型不揮発性メモリ装置の構
造断面図（ａ）と一般的な不揮発性メモリセルのシンボ
ル（ｂ）である。

【図２】 従来の不揮発性メモリ装置の回路的構成図
（ａ）、単純積層構造を有する、金属コンタクトのない
従来の不揮発性メモリ装置の回路的構成図（ｂ）、ソー
スとドレインを分離した、金属コンタクトのない従来の
不揮発性メモリ装置の回路的構成図（ｃ）である。

【図３】 分離ゲートを有するチャネル分離型の従来の
不揮発性メモリ装置を示す構造断面図である。

【図４】 チャネル分離型の従来の不揮発性メモリ装置
を示す構造断面図（ａ）とａのチャネル幅方向の断面を
示す構造断面図（ｂ）である。

【図５】 本発明実施形態の不揮発性メモリセルのシン
ボル（ａ）と本不揮発性メモリ装置に対する単位セルの
チャネル方向の断面を示す構造断面図（ｂ）と本不揮発
性メモリ装置に対するチャネル幅方向の断面を示す構造
断面図（ｃ）である。

【図６】 本不揮発性メモリ装置の回路的構成図。

【図７】 本不揮発性メモリ装置を示すレイアウト図。

【図８】 図７のそれぞれの断面線の本発明の不揮発性
メモリ装置の構造断面図である。

【図９】 図７のIV−IV線上の本不揮発性メモリ装置の
製造方法を示す工程断面図である。

【図１０】 図７のIV−IV線上の本不揮発性メモリ装置
の製造方法を示す工程断面図である。

【図１１】 図７のＶ−Ｖ線上の本不揮発性メモリ装置
の製造方法を示す工程断面図である。

【図１２】 図７のＶ−Ｖ線上の本不揮発性メモリ装置
の製造方法を示す工程断面図である。

【符号の説明】

５１ ｐ型の半導体基板 ５２ ビットライン ５３ フィールド酸化膜 ５４ ゲート絶縁膜 ５５ｂ フローティングゲート ５６ 誘電体膜 ５７ａ ワードライン ５８ 酸化膜 ５９ 絶縁膜側壁 ６０ コンタクトホール ６１ トンネル酸化膜 ６２ プログラムライン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 キョン・マン・ラ 大韓民国・チュンチョンブク−ド・チョン ズ−シ・フンドク−ク・モチュン−ドン・ 87−２

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板の表面内に一定
   の間隙をあけて一方向に複数のビットラインを形成する
   工程と、 前記複数のビットラインに垂直な方向に一定の間隙をあ
   けて複数のフィールド酸化膜を細長く形成する工程と、 第１導電型の半導体基板上の全面にゲート絶縁膜を形成
   する工程と、 前記ビットラインと同方向に、各ビットライン間のゲー
   ト絶縁膜上に一定の間隙をあけて複数のフローティング
   ラインを形成する工程と、 前記各フローティングラインを含む基板の全面に誘電体
   膜を形成する工程と、 前記誘電体膜上に導電層、絶縁膜を順次形成し選択的に
   除去して、各ビットラインに垂直な方向にフィールド酸
   化膜の間に複数のワードラインを形成する工程と、 前記各ワードラインの両側面に絶縁膜側壁を形成する工
   程と、 前記ワードライン及び絶縁膜側壁をマスクに用いて誘電
   体膜、フローティングラインを選択的に除去して複数の
   フローティングゲートを形成する工程と、 前記各フローティングゲートの両側面にトンネル酸化膜
   を形成する工程と、 前記各ビットライン間に前記トンネル酸化膜と接するよ
   うに複数のプログラムラインを形成する工程と、を備え
   ることを特徴とする不揮発性メモリ装置の製造方法。
2. 【請求項２】 前記複数のビットラインを、基板内に不
   純物イオンを注入して形成することを特徴とする請求項
   １記載の不揮発性メモリ装置の製造方法。
3. 【請求項３】 前記各ビットラインは、半導体基板上に
   １次的にビットライン領域を決めるマスクを形成し、そ
   のマスクの側面にＨＬＤスペーサを形成したのち、前記
   マスク及びＨＬＤスペーサをマスクに用いて不純物イオ
   ンを注入して形成することを特徴とする請求項１記載の
   不揮発性メモリ装置の製造方法。
4. 【請求項４】 前記ゲート絶縁膜を熱酸化工程で形成
   し、ゲート絶縁膜形成時に、前記ビットライン部分を他
   部分よりも厚く熱酸化膜を形成することを特徴とする請
   求項１記載の不揮発性メモリ装置の製造方法。
5. 【請求項５】 前記複数のフローティングゲートの両
   側面にトンネル酸化膜を形成する工程は、絶縁膜及び絶
   縁膜側壁をマスクに用いて前記フローティングゲートの
   側面を熱酸化して形成することを特徴とする請求項１記
   載の不揮発性メモリ装置の製造方法。
6. 【請求項６】 前記プログラムラインは、隣接の２本
   のビットラインを一対として、各対のビットラインの間
   に１本のプログラムラインを形成することを特徴とする
   請求項１記載の不揮発性メモリ装置の製造方法。