JP3079370B2 - 非揮発性メモリ装置 - Google Patents
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- 238000007667 floating Methods 0.000 claims description 112
- 230000015654 memory Effects 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 27
- 230000005641 tunneling Effects 0.000 claims description 14
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 13
- 239000000969 carrier Substances 0.000 description 11
- 238000002347 injection Methods 0.000 description 9
- 239000007924 injection Substances 0.000 description 9
- 239000012535 impurity Substances 0.000 description 7
- 238000000926 separation method Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 239000002784 hot electron Substances 0.000 description 5
- 238000012795 verification Methods 0.000 description 4
- 238000012544 monitoring process Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 102200091804 rs104894738 Human genes 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
- G11C16/3481—Circuits or methods to verify correct programming of nonvolatile memory cells whilst programming is in progress, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
- G11C11/5635—Erasing circuits
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
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- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
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Description
【０００１】
【発明が属する技術分野】本発明は、非揮発性メモリ装
置に関するものである。
置に関するものである。
【０００２】
【従来の技術】最近、フラッシュＥＥＰＲＯＭやフラッ
シュメモリカードのような非揮発性メモリの利用が拡大
され、非揮発性メモリに関する研究開発が進められてい
る。一般に、ＥＥＰＲＯＭ、Ｆｌａｓｈ ＥＥＰＲＯＭ
等の非揮発性半導体メモリをデータ記憶メディアとして
使用しようとする時の一番大きな問題点はメモリのビッ
ト当たりの値段が高いということである。又、携帯用製
品への応用のためには消費電力が低いチップが要求され
る。ビット当たりの値段を低くするための方法として、
最近、１つのメモリセルに２ビット以上のデータを記憶
させることができるマルチビットセルが提案され、それ
に関する研究が活発に行われている。
シュメモリカードのような非揮発性メモリの利用が拡大
され、非揮発性メモリに関する研究開発が進められてい
る。一般に、ＥＥＰＲＯＭ、Ｆｌａｓｈ ＥＥＰＲＯＭ
等の非揮発性半導体メモリをデータ記憶メディアとして
使用しようとする時の一番大きな問題点はメモリのビッ
ト当たりの値段が高いということである。又、携帯用製
品への応用のためには消費電力が低いチップが要求され
る。ビット当たりの値段を低くするための方法として、
最近、１つのメモリセルに２ビット以上のデータを記憶
させることができるマルチビットセルが提案され、それ
に関する研究が活発に行われている。
【０００３】従来の非揮発性メモリのビット集積度はメ
モリセルの個数と一対一の対応関係にある。これに対し
て、マルチビットセルはメモリセル１つに２ビット以上
のデータを記憶するので、同一チップ面積により多くの
データを記憶させることができる。マルチビットセルと
するためには各メモリセルに３つ以上のしきい値電圧レ
ベルがプログラムできなければならない。例えば、セル
当たり２ビットのデータを記憶するためには２2 ＝４、
即ち、４段階のしきい値レベルで各セルをプログラムで
きなければならない。この際、４段階のしきい値レベル
は論理的に００、０１、１０、１１の各ロジック状態に
対応する。
モリセルの個数と一対一の対応関係にある。これに対し
て、マルチビットセルはメモリセル１つに２ビット以上
のデータを記憶するので、同一チップ面積により多くの
データを記憶させることができる。マルチビットセルと
するためには各メモリセルに３つ以上のしきい値電圧レ
ベルがプログラムできなければならない。例えば、セル
当たり２ビットのデータを記憶するためには２2 ＝４、
即ち、４段階のしきい値レベルで各セルをプログラムで
きなければならない。この際、４段階のしきい値レベル
は論理的に００、０１、１０、１１の各ロジック状態に
対応する。
【０００４】このようなマルチレベルプログラムにおい
て一番大きな課題は各しきい値電圧レベルがばらつくと
いうことである。このばらつきは約０.５Ｖ に至る。し
たがって、それぞれのしきい値レベルを正確に調節して
ばらつきを減少させることができると、より多くのレベ
ルでプログラムすることができる。すなわち、セル当た
りのビット数を増加させることができる。上記のプログ
ラムさせるしきい値電圧のばらつきを減少させるための
一方法としては、プログラムと照合を繰り返してプログ
ラムを行う方法が知られている。この方法は、あるしき
い値レベルに非揮発性メモリセルをプログラムするにあ
たって、一連の電圧パルスをセルに印加するとともに、
予定のしきい値レベルに到達したかどうかを照合する。
そのために各電圧パルスの間でしきい値電圧を読み出
す。各照合中、読み出したしきい値電圧レベルが予定の
レベルに到達したときプログラムをストップする。この
ようなプログラムと照合を繰り返し行う方式において
は、プログラム電圧のパルスの幅が有限であるので、少
なくともそのパルスの幅でエラーが発生し、しきい値レ
ベルのばらつきを小さくすることができない。更に、上
記のプログラムと照合を繰り返すアルゴリズムを回路に
形成することになるので、チップの周辺回路の面積が増
加する。更に、上記の反復的方法は、プログラムの時間
が長くなるという短所がある。
て一番大きな課題は各しきい値電圧レベルがばらつくと
いうことである。このばらつきは約０.５Ｖ に至る。し
たがって、それぞれのしきい値レベルを正確に調節して
ばらつきを減少させることができると、より多くのレベ
ルでプログラムすることができる。すなわち、セル当た
りのビット数を増加させることができる。上記のプログ
ラムさせるしきい値電圧のばらつきを減少させるための
一方法としては、プログラムと照合を繰り返してプログ
ラムを行う方法が知られている。この方法は、あるしき
い値レベルに非揮発性メモリセルをプログラムするにあ
たって、一連の電圧パルスをセルに印加するとともに、
予定のしきい値レベルに到達したかどうかを照合する。
そのために各電圧パルスの間でしきい値電圧を読み出
す。各照合中、読み出したしきい値電圧レベルが予定の
レベルに到達したときプログラムをストップする。この
ようなプログラムと照合を繰り返し行う方式において
は、プログラム電圧のパルスの幅が有限であるので、少
なくともそのパルスの幅でエラーが発生し、しきい値レ
ベルのばらつきを小さくすることができない。更に、上
記のプログラムと照合を繰り返すアルゴリズムを回路に
形成することになるので、チップの周辺回路の面積が増
加する。更に、上記の反復的方法は、プログラムの時間
が長くなるという短所がある。
【０００５】このような欠点を解決するために、Ｓｕｎ
ＤＩｓｋ社のＲ．Ｃｅｒｎｅａは、プログラムすると同
時に照合する方法を紹介した。図１（ａ）は、上記の特
許に記述された非揮発性メモリのシンボルであり、同時
に回路図である。図１（ａ）に示すように、非揮発性メ
モリセルは、コントロールゲート１、フローティングゲ
ート２、ソース３、チャンネル領域４、及びドレイン５
で構成される。プログラムできる充分な電圧をコントロ
ールゲート１及びドレイン５に印加すると、ドレイン５
とソース３間に電流が流れる。この電流を所与の基準電
流と比較して、基準電流と同じか、又は小さい値に到達
するとプログラム完了信号を発生させる。この過程を図
１（ｂ）に示す。時間と共に、ドレイン電流が低下し、
その値がそれぞれのしきい値電圧に対応する基準電流に
達したときにプログラムを停止する。
ＤＩｓｋ社のＲ．Ｃｅｒｎｅａは、プログラムすると同
時に照合する方法を紹介した。図１（ａ）は、上記の特
許に記述された非揮発性メモリのシンボルであり、同時
に回路図である。図１（ａ）に示すように、非揮発性メ
モリセルは、コントロールゲート１、フローティングゲ
ート２、ソース３、チャンネル領域４、及びドレイン５
で構成される。プログラムできる充分な電圧をコントロ
ールゲート１及びドレイン５に印加すると、ドレイン５
とソース３間に電流が流れる。この電流を所与の基準電
流と比較して、基準電流と同じか、又は小さい値に到達
するとプログラム完了信号を発生させる。この過程を図
１（ｂ）に示す。時間と共に、ドレイン電流が低下し、
その値がそれぞれのしきい値電圧に対応する基準電流に
達したときにプログラムを停止する。
【０００６】この先行技術では、プログラムと同時に自
動にプログラム状態を照合、すなわち確認することによ
り、従来のプログラムして確認する工程を繰り返す反復
技法の短所を改善することができる。しかし、上記
Ｒ． Ｃｅｒｎｅａの方法では、プログラム動作のため
のプログラムゲートを別に用意しておらず、また、プロ
グラム電流経路とセンシング電流、すなわち照合電流経
路とが完全に分離されていないかった。更に、メモリセ
ルのコントロールゲートに印加される電圧に応じてしき
い値レベルを調節するということは行われていなかっ
た。したがって、プログラム動作とセンシング動作を最
適にすることが難しかった。又、プログラム電流とモニ
タリング電流が分離されていないため、セルのしきい値
電圧を直接にコントロールして調節するのが困難であ
る。
動にプログラム状態を照合、すなわち確認することによ
り、従来のプログラムして確認する工程を繰り返す反復
技法の短所を改善することができる。しかし、上記
Ｒ． Ｃｅｒｎｅａの方法では、プログラム動作のため
のプログラムゲートを別に用意しておらず、また、プロ
グラム電流経路とセンシング電流、すなわち照合電流経
路とが完全に分離されていないかった。更に、メモリセ
ルのコントロールゲートに印加される電圧に応じてしき
い値レベルを調節するということは行われていなかっ
た。したがって、プログラム動作とセンシング動作を最
適にすることが難しかった。又、プログラム電流とモニ
タリング電流が分離されていないため、セルのしきい値
電圧を直接にコントロールして調節するのが困難であ
る。
【０００７】又、米国特許第５，０４３，９４０におい
ては、メモリセルの各端子に印加する電圧を固定させ、
各レベルに対応する基準電流を変化させる方法でマルチ
レベルのプログラムを行っている。このような技法で
は、図１（ｂ）に示すように、検出するための基準電流
は一般にセルのしきい値電圧と明白な関係を有しておら
ず、更に線形的な関係も有してない。よって、上記の従
来技術のような電流制御方式では、直接的、効果的にマ
ルチレベルをコントロールし難いという短所があった。
このような問題点を解決するために、本発明者は、セル
のコントロールゲートに印加される電圧でセルのしきい
値電圧を正確に制御できる電圧制御方式のプログラム方
法を提案したことがある。この方法に従うと、セルのし
きい値電圧のシフトはコントロールゲート電圧のシフト
と正確に一致する。したがって、しきい値電圧を理想的
に調節することができる。
ては、メモリセルの各端子に印加する電圧を固定させ、
各レベルに対応する基準電流を変化させる方法でマルチ
レベルのプログラムを行っている。このような技法で
は、図１（ｂ）に示すように、検出するための基準電流
は一般にセルのしきい値電圧と明白な関係を有しておら
ず、更に線形的な関係も有してない。よって、上記の従
来技術のような電流制御方式では、直接的、効果的にマ
ルチレベルをコントロールし難いという短所があった。
このような問題点を解決するために、本発明者は、セル
のコントロールゲートに印加される電圧でセルのしきい
値電圧を正確に制御できる電圧制御方式のプログラム方
法を提案したことがある。この方法に従うと、セルのし
きい値電圧のシフトはコントロールゲート電圧のシフト
と正確に一致する。したがって、しきい値電圧を理想的
に調節することができる。
【０００８】ところで、ＥＥＰＲＯＭ又はフラッシュＥ
ＥＰＲＯＭのセルの構造は、チャンネル領域上のフロー
ティングゲート位置によって大きく２種類に分けられ
る。第１は、セルのチャンネル領域上にフローティング
ゲートが完全に覆われている単純積層ゲート構造であ
り、第２は、フローティングゲートがソースとドレイン
との間のチャンネル領域上の一部だけ覆っているチャン
ネル分離型構造である。上記分離型構造のＥＥＰＲＯＭ
のチャンネル領域でフローティングゲートのない領域は
選択トランジスタと呼ばれ、フローティングゲートでチ
ャンネルを覆っている部分はフローティングゲートトラ
ンジスタと呼ばれている。この選択トランジスタとフロ
ーティングゲートトランジスタとがチャンネル領域を共
通に使用して直列に連結されて１つのメモリセルを構成
している。このようなチャンネル分離型セルは、さら
に、選択トランジスタの形成方式によって２種類に区分
できる。フローティングゲートトランジスタのコントロ
ールゲート電極と選択トランジスタのゲート電極とが同
一である構造（併合ゲート分離型）のセルと、フローテ
ィングゲートトランジスタのコントロールゲート電極と
選択トランジスタのゲート電極とが分離されたゲート分
離型セルである。上記選択トランジスタは、過剰消去問
題を防止し、無接触仮想接地アレイの構成を容易にする
ために導入された。さらに、ゲート分離型セルは、上記
の目的の以外にソース側からのホット電子の注入を容易
とするため導入された。
ＥＰＲＯＭのセルの構造は、チャンネル領域上のフロー
ティングゲート位置によって大きく２種類に分けられ
る。第１は、セルのチャンネル領域上にフローティング
ゲートが完全に覆われている単純積層ゲート構造であ
り、第２は、フローティングゲートがソースとドレイン
との間のチャンネル領域上の一部だけ覆っているチャン
ネル分離型構造である。上記分離型構造のＥＥＰＲＯＭ
のチャンネル領域でフローティングゲートのない領域は
選択トランジスタと呼ばれ、フローティングゲートでチ
ャンネルを覆っている部分はフローティングゲートトラ
ンジスタと呼ばれている。この選択トランジスタとフロ
ーティングゲートトランジスタとがチャンネル領域を共
通に使用して直列に連結されて１つのメモリセルを構成
している。このようなチャンネル分離型セルは、さら
に、選択トランジスタの形成方式によって２種類に区分
できる。フローティングゲートトランジスタのコントロ
ールゲート電極と選択トランジスタのゲート電極とが同
一である構造（併合ゲート分離型）のセルと、フローテ
ィングゲートトランジスタのコントロールゲート電極と
選択トランジスタのゲート電極とが分離されたゲート分
離型セルである。上記選択トランジスタは、過剰消去問
題を防止し、無接触仮想接地アレイの構成を容易にする
ために導入された。さらに、ゲート分離型セルは、上記
の目的の以外にソース側からのホット電子の注入を容易
とするため導入された。
【０００９】図２（ａ）は、単純積層ゲート構造を有す
る従来の非揮発性メモリセルを示すダイヤグラムであ
り、図２（ｂ）は、チャンネル分離型構造を有する従来
の非揮発性メモリセルを示すダイヤグラムである。図２
（ａ）と図２（ｂ）は、それらの構造と共にプログラム
の消去過程をも示す。図２（ａ）において、参照番号６
はコントロールゲート、７はフローティングゲート、８
はソース、９はドレイン、１０はチャンネル領域を指示
する。図２（ｂ）において、参照番号１３はコントロー
ルゲート、１４はフローティングゲート、１５はソー
ス、１６はドレイン、１７はチャンネル領域、１８は消
去用ゲートを示す。図２（ｂ）によると、プログラム動
作時には消去ゲート１８は不必要なゲートであるため、
図２（ａ）と図２（ｂ）の従来のセルはプログラム動作
時には実質的に２重ポリゲート構造になる。結局、今ま
での先行技術では全てプログラム動作時にコントロール
ゲート、ソース及び／又はドレインの電極だけでプログ
ラムを行ったため、メモリセルの内部においてプログラ
ム電流経路と照合（又はセンシング）電流経路を分離し
難かった。そのため、直接的、且つ効果的にマルチレベ
ルをコントロールし難いという短所があった。
る従来の非揮発性メモリセルを示すダイヤグラムであ
り、図２（ｂ）は、チャンネル分離型構造を有する従来
の非揮発性メモリセルを示すダイヤグラムである。図２
（ａ）と図２（ｂ）は、それらの構造と共にプログラム
の消去過程をも示す。図２（ａ）において、参照番号６
はコントロールゲート、７はフローティングゲート、８
はソース、９はドレイン、１０はチャンネル領域を指示
する。図２（ｂ）において、参照番号１３はコントロー
ルゲート、１４はフローティングゲート、１５はソー
ス、１６はドレイン、１７はチャンネル領域、１８は消
去用ゲートを示す。図２（ｂ）によると、プログラム動
作時には消去ゲート１８は不必要なゲートであるため、
図２（ａ）と図２（ｂ）の従来のセルはプログラム動作
時には実質的に２重ポリゲート構造になる。結局、今ま
での先行技術では全てプログラム動作時にコントロール
ゲート、ソース及び／又はドレインの電極だけでプログ
ラムを行ったため、メモリセルの内部においてプログラ
ム電流経路と照合（又はセンシング）電流経路を分離し
難かった。そのため、直接的、且つ効果的にマルチレベ
ルをコントロールし難いという短所があった。
【００１０】上記のチャンネル分離型非揮発性メモリセ
ルは、ホット電子注入のメカニズムをプログラム方式と
して使用している。特に、上記の併合ゲート分離型セル
はドレイン側からのホット電子の注入を利用し、ゲート
分離型セルはソース側からのホット電子注入を利用す
る。又、消去は他のＥＥＰＲＯＭと同様にＦＮ−トンネ
リングを利用する。ところが、チャンネル分離型セルは
ホット電子注入のメカニズムを用いるため、プログラム
動作電流による電力消耗がトンネリングの場合より大き
い。又、前記併合ゲート分離型セルはホットキャリヤ注
入の効率を高めるためにドレイン領域に二重の２種のイ
オン注入を行わなければならず、ゲート分離型セルはホ
ットキャリヤ注入の効率を高めると共に、酸化膜の劣化
による読み出し電流の劣化を防止できるように選択トラ
ンジスタとフローティングゲートトランジスタとの間の
酸化膜の厚さを適切にしなければならないという難しさ
がある。
ルは、ホット電子注入のメカニズムをプログラム方式と
して使用している。特に、上記の併合ゲート分離型セル
はドレイン側からのホット電子の注入を利用し、ゲート
分離型セルはソース側からのホット電子注入を利用す
る。又、消去は他のＥＥＰＲＯＭと同様にＦＮ−トンネ
リングを利用する。ところが、チャンネル分離型セルは
ホット電子注入のメカニズムを用いるため、プログラム
動作電流による電力消耗がトンネリングの場合より大き
い。又、前記併合ゲート分離型セルはホットキャリヤ注
入の効率を高めるためにドレイン領域に二重の２種のイ
オン注入を行わなければならず、ゲート分離型セルはホ
ットキャリヤ注入の効率を高めると共に、酸化膜の劣化
による読み出し電流の劣化を防止できるように選択トラ
ンジスタとフローティングゲートトランジスタとの間の
酸化膜の厚さを適切にしなければならないという難しさ
がある。
【００１１】又、従来のチャンネル分離型セルは、電子
の注入（プログラム＝データの書き込み）は、チャンネ
ルに隣接するゲート酸化膜を介してホットキャリヤ注入
を行い、電子の消去（データの削除）は、第３ゲートの
ゲートを介して行う、又はチャンネルに隣接するゲート
酸化膜を介して行う、又はコントロールゲートを介して
行っていた。そして、本発明者がすでに出願した非揮発
性メモリ装置は、消去時、プログラムゲートを消去用に
利用してゲート酸化膜を介して基板の方に消去するた
め、ゲート酸化膜を１０ｎｍ以下に薄く形成させなけれ
ばならない。そのため、高純度のゲート酸化膜の形成の
ための工程の開発が要求されるだけでなく、消去時のゲ
ートカップリングの減少をなくすため、フローティング
ゲートとコントロールゲートとの間にＯＮＯ構造が必須
である。そして、プログラムゲートを消去ゲートにも利
用しなければならないため、ポリ酸化膜の書き込み回数
が減少する等の短所がある。
の注入（プログラム＝データの書き込み）は、チャンネ
ルに隣接するゲート酸化膜を介してホットキャリヤ注入
を行い、電子の消去（データの削除）は、第３ゲートの
ゲートを介して行う、又はチャンネルに隣接するゲート
酸化膜を介して行う、又はコントロールゲートを介して
行っていた。そして、本発明者がすでに出願した非揮発
性メモリ装置は、消去時、プログラムゲートを消去用に
利用してゲート酸化膜を介して基板の方に消去するた
め、ゲート酸化膜を１０ｎｍ以下に薄く形成させなけれ
ばならない。そのため、高純度のゲート酸化膜の形成の
ための工程の開発が要求されるだけでなく、消去時のゲ
ートカップリングの減少をなくすため、フローティング
ゲートとコントロールゲートとの間にＯＮＯ構造が必須
である。そして、プログラムゲートを消去ゲートにも利
用しなければならないため、ポリ酸化膜の書き込み回数
が減少する等の短所がある。
【００１２】
【発明が解決しようとする課題】本発明は、上記の問題
を解決するためのもので、その目的は、プログラムと消
去とを基板の上部に形成されたゲートを介して行うよう
にしてセルのサイズを減少させことである。本発明の他
の目的は、ゲート酸化膜を介するトンネリング動作を利
用しないようにして、ゲート酸化膜の信頼性を向上させ
ることである。本発明のその他の目的は、プログラム電
流経路と照合のための電流経路とを分離してプログラム
と無関係に照合機能を容易に行えるようにすることであ
る。本発明のその他の目的は、通常の半導体メモリに見
られる絶縁層を貫通するコンタクトホールを用いての接
続をなくすことであり、さらに、任意の１つのセルを選
択してプログラム可能で、最小で１つ又は２つのワード
ラインを消去ブロックとして、フラッシュメモリに応用
する時にブロック化を容易に達成できるようにすること
である。
を解決するためのもので、その目的は、プログラムと消
去とを基板の上部に形成されたゲートを介して行うよう
にしてセルのサイズを減少させことである。本発明の他
の目的は、ゲート酸化膜を介するトンネリング動作を利
用しないようにして、ゲート酸化膜の信頼性を向上させ
ることである。本発明のその他の目的は、プログラム電
流経路と照合のための電流経路とを分離してプログラム
と無関係に照合機能を容易に行えるようにすることであ
る。本発明のその他の目的は、通常の半導体メモリに見
られる絶縁層を貫通するコンタクトホールを用いての接
続をなくすことであり、さらに、任意の１つのセルを選
択してプログラム可能で、最小で１つ又は２つのワード
ラインを消去ブロックとして、フラッシュメモリに応用
する時にブロック化を容易に達成できるようにすること
である。
【００１３】
【課題を解決するための手段】このような目的を達成す
るための本発明の非揮発性メモリ装置は、キャリアを記
憶するフローティングゲートを基板上にマトリックス状
に配置し、フローティングゲートの列の両側の基板の中
に直線状に不純物領域を形成させ、フローティングゲー
トの列の上をそれぞれが通るように、かつ互いが直交す
るようにプログラムラインとコントロールラインとを配
置し、消去ラインをコントロールラインに並列にフロー
ティングゲートの列の一つおきにの位置に配置したこと
を特徴とする。本発明は、したがって、フローティング
ゲート以外全てを連続したライン状に形成され、互いが
物理的に直接接触することがない。
るための本発明の非揮発性メモリ装置は、キャリアを記
憶するフローティングゲートを基板上にマトリックス状
に配置し、フローティングゲートの列の両側の基板の中
に直線状に不純物領域を形成させ、フローティングゲー
トの列の上をそれぞれが通るように、かつ互いが直交す
るようにプログラムラインとコントロールラインとを配
置し、消去ラインをコントロールラインに並列にフロー
ティングゲートの列の一つおきにの位置に配置したこと
を特徴とする。本発明は、したがって、フローティング
ゲート以外全てを連続したライン状に形成され、互いが
物理的に直接接触することがない。
【００１４】
【発明の実施の形態】以下、本発明実施形態の非揮発性
メモリ装置を添付図面に基づきより詳細に説明する。図
３（ａ）は、本実施形態の非揮発性メモリセルの回路図
である。本実施形態の非揮発性メモリセルは、プログラ
ム時にキャリアを蓄積するフローティングゲート２１
と、プログラム時に外部から供給されるキャリアをフロ
ーティングゲート２１に注入してプログラムを行うプロ
グラムゲート２２と、消去時にフローティングゲート２
１に蓄積されたキャリアを外部へ放出する消去ゲート２
３と、プログラム時にプログラムゲート２２からフロー
ティングゲート２１に供給されるキャリアの量を制御す
るコントロールゲート２４とを有している。さらに、フ
ローティングゲート２１、チャンネル領域２５、ソース
２６及びドレイン２７で構成され、プログラム時、プロ
グラムゲート２２から供給されるキャリアの量を照合す
るトランジスタ（ＴＲ）とを備える。
メモリ装置を添付図面に基づきより詳細に説明する。図
３（ａ）は、本実施形態の非揮発性メモリセルの回路図
である。本実施形態の非揮発性メモリセルは、プログラ
ム時にキャリアを蓄積するフローティングゲート２１
と、プログラム時に外部から供給されるキャリアをフロ
ーティングゲート２１に注入してプログラムを行うプロ
グラムゲート２２と、消去時にフローティングゲート２
１に蓄積されたキャリアを外部へ放出する消去ゲート２
３と、プログラム時にプログラムゲート２２からフロー
ティングゲート２１に供給されるキャリアの量を制御す
るコントロールゲート２４とを有している。さらに、フ
ローティングゲート２１、チャンネル領域２５、ソース
２６及びドレイン２７で構成され、プログラム時、プロ
グラムゲート２２から供給されるキャリアの量を照合す
るトランジスタ（ＴＲ）とを備える。
【００１５】図３（ｂ）は、図３（ａ）に示す本実施形
態の非揮発性メモリセルの等価回路図である。本実施形
態の非揮発性メモリセルの機能を説明するに当たってそ
れぞれの電圧を以下の通りに仮定する。プログラムする
ためのプログラムゲート２２の電圧をＶP、消去するた
めの消去ゲート２３の電圧をＶE、プログラム時にプロ
グラムゲート２２を介してキャリア（電子）を蓄積し、
消去時にその蓄積されたキャリアを消去ゲートに送るフ
ローティングゲート２１の電圧をＶF、プログラムのた
めにプログラムゲート２２からフローティングゲート２
１に供給されるキャリアの量を制御するコントロールゲ
ート２４の電圧をＶC、フローティングゲート２１に蓄
積されたキャリアの量を照合するトランジスタＴＲのソ
ース電圧をＶS、ドレイン電圧をＶD。コントロールゲー
ト２４とフローティングゲート２１との間に第１キャパ
シタＣC が形成され、プログラムゲート２２とフローテ
ィングゲート２１との間にはプログラムのためのトンネ
リングの可能な第２キャパシタＣP が形成され、消去ゲ
ート２３とフローティングゲート２１との間にも消去の
ためのトンネリングの可能な第３キャパシタＣE が形成
され、ソース領域２６とフローティングゲート２１との
間には第４キャパシタがＣS が形成され、ドレイン領域
２７とフローティングゲート２１との間に第５キャパシ
タＣD が形成される。
態の非揮発性メモリセルの等価回路図である。本実施形
態の非揮発性メモリセルの機能を説明するに当たってそ
れぞれの電圧を以下の通りに仮定する。プログラムする
ためのプログラムゲート２２の電圧をＶP、消去するた
めの消去ゲート２３の電圧をＶE、プログラム時にプロ
グラムゲート２２を介してキャリア（電子）を蓄積し、
消去時にその蓄積されたキャリアを消去ゲートに送るフ
ローティングゲート２１の電圧をＶF、プログラムのた
めにプログラムゲート２２からフローティングゲート２
１に供給されるキャリアの量を制御するコントロールゲ
ート２４の電圧をＶC、フローティングゲート２１に蓄
積されたキャリアの量を照合するトランジスタＴＲのソ
ース電圧をＶS、ドレイン電圧をＶD。コントロールゲー
ト２４とフローティングゲート２１との間に第１キャパ
シタＣC が形成され、プログラムゲート２２とフローテ
ィングゲート２１との間にはプログラムのためのトンネ
リングの可能な第２キャパシタＣP が形成され、消去ゲ
ート２３とフローティングゲート２１との間にも消去の
ためのトンネリングの可能な第３キャパシタＣE が形成
され、ソース領域２６とフローティングゲート２１との
間には第４キャパシタがＣS が形成され、ドレイン領域
２７とフローティングゲート２１との間に第５キャパシ
タＣD が形成される。
【００１６】以下、上記非揮発性メモリセルを有する本
実施形態の非揮発性メモリ装置の構成について説明す
る。図４は、本実施形態の非揮発性メモリ装置のレイア
ウト図である。以下の説明おける縦横、その他の方向を
性を示す用語は図面上のものにすぎない。本実施形態の
非揮発性メモリ装置は、基板の上に矩形状のフローティ
ングゲート２１が縦横方向に並んで一定の間隔を置い
て、すなわちマトリックス状に配置されている。このフ
ローティングゲート２１の縦方向の列の左右両側にビッ
トライン３１が互いに並行に配置されている。すなわ
ち、このビットラインは一定間隔で互いに平行に並んで
いる。このビットライン３１は基板中に形成された不純
物領域であって、メモリセルとしてはソース２６及びド
レイン２７領域に該当する。基板上にはさらに消去ライ
ン３２が図面上横方向に並列に並んで配置されている。
この消去ライン３２は横方向の２列のフローティングゲ
ート２１の間に配置されている。言い方を替えると消去
ゲート３２はフローティングゲートの横の並びの一つお
きの間に配置される。したがって、フローティングゲー
ト２１の横の並びは消去ライン３２とは一方の側でしか
接していない。すなわち、１本の消去ライン３２がその
上下に配置されたフローティングゲート２１接している
だけである。この消去ライン３２はメモリセルにおいて
消去ゲート２３に当たる。さらに、基板上にはワードラ
イン３３が横方向に並んで形成されている。このワード
ライン３３は、横に並んだ各フローティングゲート２１
の列の上を通るように形成される。メモリセルとして
は、このワードライン３３はコントロールゲート２４に
当たる。フローティングゲート２１の縦方向の列の上側
には、それぞれプログラムライン３４が形成されてい
る。すなわち、本実施形態では横方向に並んだワードラ
イン３３と縦方向に並んだプログラムライン３４の交差
した領域にフローティングゲート２１が形成されてい
る。そして、ビットライン３１がプログラムライン３４
の間に配置されている。もちろん、各ビットライン領域
３１、各フローティングゲート２１、各ワードライン３
３、各消去ライン３２、そして各プログラムライン３４
は互いに絶縁されている。
実施形態の非揮発性メモリ装置の構成について説明す
る。図４は、本実施形態の非揮発性メモリ装置のレイア
ウト図である。以下の説明おける縦横、その他の方向を
性を示す用語は図面上のものにすぎない。本実施形態の
非揮発性メモリ装置は、基板の上に矩形状のフローティ
ングゲート２１が縦横方向に並んで一定の間隔を置い
て、すなわちマトリックス状に配置されている。このフ
ローティングゲート２１の縦方向の列の左右両側にビッ
トライン３１が互いに並行に配置されている。すなわ
ち、このビットラインは一定間隔で互いに平行に並んで
いる。このビットライン３１は基板中に形成された不純
物領域であって、メモリセルとしてはソース２６及びド
レイン２７領域に該当する。基板上にはさらに消去ライ
ン３２が図面上横方向に並列に並んで配置されている。
この消去ライン３２は横方向の２列のフローティングゲ
ート２１の間に配置されている。言い方を替えると消去
ゲート３２はフローティングゲートの横の並びの一つお
きの間に配置される。したがって、フローティングゲー
ト２１の横の並びは消去ライン３２とは一方の側でしか
接していない。すなわち、１本の消去ライン３２がその
上下に配置されたフローティングゲート２１接している
だけである。この消去ライン３２はメモリセルにおいて
消去ゲート２３に当たる。さらに、基板上にはワードラ
イン３３が横方向に並んで形成されている。このワード
ライン３３は、横に並んだ各フローティングゲート２１
の列の上を通るように形成される。メモリセルとして
は、このワードライン３３はコントロールゲート２４に
当たる。フローティングゲート２１の縦方向の列の上側
には、それぞれプログラムライン３４が形成されてい
る。すなわち、本実施形態では横方向に並んだワードラ
イン３３と縦方向に並んだプログラムライン３４の交差
した領域にフローティングゲート２１が形成されてい
る。そして、ビットライン３１がプログラムライン３４
の間に配置されている。もちろん、各ビットライン領域
３１、各フローティングゲート２１、各ワードライン３
３、各消去ライン３２、そして各プログラムライン３４
は互いに絶縁されている。
【００１７】以下、このように配置された本実施形態の
断面構造を説明する。図５は図４のＩ−Ｉ’線上の断面
図であり、図６は図４のII−II’線上の断面図であり、
図７は図４のIII −III ’線上の断面図であり、図８は
図４のIV−IV’線上の断面図である。まず、上述したよ
うに、プログラムライン３４はプログラムゲート２２、
消去ライン３２は消去ゲート２３、ワードライン３３は
コントロールゲート２４、ビットライン領域３１はソー
ス２６及びドレイン２７に当該し、各ライン自体がゲー
トの役割をするため、以下ではラインと説明する。これ
らのラインはいずれもコンタクトホールを介してコンタ
クトされることはない。
断面構造を説明する。図５は図４のＩ−Ｉ’線上の断面
図であり、図６は図４のII−II’線上の断面図であり、
図７は図４のIII −III ’線上の断面図であり、図８は
図４のIV−IV’線上の断面図である。まず、上述したよ
うに、プログラムライン３４はプログラムゲート２２、
消去ライン３２は消去ゲート２３、ワードライン３３は
コントロールゲート２４、ビットライン領域３１はソー
ス２６及びドレイン２７に当該し、各ライン自体がゲー
トの役割をするため、以下ではラインと説明する。これ
らのラインはいずれもコンタクトホールを介してコンタ
クトされることはない。
【００１８】図５に示すように、半導体基板４０上にゲ
ート絶縁膜４１が形成されその上にフローティングゲー
ト２１が形成され、そのフローティングゲート２１を覆
うようにワードライン３３がフローティングゲートの上
に形成されている。半導体基板４０のフローティングゲ
ート２１の両側には高濃度ｎ型不純物イオンの注入によ
り高濃度ｎ型不純物領域のビットライン領域３１が形成
されている。このゲート絶縁膜４１は、トンネリング絶
縁膜より厚く形成されている。ワードライン３３上には
ワードライン３３と直角方向にプログラムライン３４が
形成されている。図はメモリの１つのセルの断面を示し
ている。ここで、フローティングゲート２１とワードラ
イン３３との間には誘電体絶縁膜４１、４２が形成され
ている。誘電体絶縁膜４１はゲート絶縁膜を兼ねてい
る。誘電体絶縁膜４２はＯＮＯ等の高誘電率を有する部
材を使用する必要はなく、通常の酸化膜で形成してもよ
い。また、ワードライン３３と半導体基板４０との間、
及びワードライン３３とプログラムライン３４との間に
は厚い絶縁膜４３、４４が形成されている。図中４５は
フィールド酸化膜である。
ート絶縁膜４１が形成されその上にフローティングゲー
ト２１が形成され、そのフローティングゲート２１を覆
うようにワードライン３３がフローティングゲートの上
に形成されている。半導体基板４０のフローティングゲ
ート２１の両側には高濃度ｎ型不純物イオンの注入によ
り高濃度ｎ型不純物領域のビットライン領域３１が形成
されている。このゲート絶縁膜４１は、トンネリング絶
縁膜より厚く形成されている。ワードライン３３上には
ワードライン３３と直角方向にプログラムライン３４が
形成されている。図はメモリの１つのセルの断面を示し
ている。ここで、フローティングゲート２１とワードラ
イン３３との間には誘電体絶縁膜４１、４２が形成され
ている。誘電体絶縁膜４１はゲート絶縁膜を兼ねてい
る。誘電体絶縁膜４２はＯＮＯ等の高誘電率を有する部
材を使用する必要はなく、通常の酸化膜で形成してもよ
い。また、ワードライン３３と半導体基板４０との間、
及びワードライン３３とプログラムライン３４との間に
は厚い絶縁膜４３、４４が形成されている。図中４５は
フィールド酸化膜である。
【００１９】プログラムライン３４の断面形状は図６に
示す。セルとセルとの間を隔離するために、半導体基板
４０の素子隔離領域にはフィールド酸化膜４５が形成さ
れ、活性領域に形成されたフローティングゲート２１の
一部がフィールド酸化膜４５上にかかっている。そし
て、フローティングゲート２１の上にはワードライン３
３が形成され、フローティングゲート２１とフローティ
ングゲート２１との間のフィールド酸化膜４５上には消
去ライン３２が形成される。前述したようにこの消去ラ
イン３２は、各フローティングゲート２１の間全てに形
成されることはない。すなわち、１つおきのフィールド
酸化膜４５上に形成される。
示す。セルとセルとの間を隔離するために、半導体基板
４０の素子隔離領域にはフィールド酸化膜４５が形成さ
れ、活性領域に形成されたフローティングゲート２１の
一部がフィールド酸化膜４５上にかかっている。そし
て、フローティングゲート２１の上にはワードライン３
３が形成され、フローティングゲート２１とフローティ
ングゲート２１との間のフィールド酸化膜４５上には消
去ライン３２が形成される。前述したようにこの消去ラ
イン３２は、各フローティングゲート２１の間全てに形
成されることはない。すなわち、１つおきのフィールド
酸化膜４５上に形成される。
【００２０】このように形成された基板上にワードライ
ン３３と消去ライン３２に直角の方向にプログラムライ
ン３４が形成される。このプログラムライン３４は、図
示のように、ワードライン３３、消去ライン３２の上側
をこれらを覆うように延びて、各フローティングゲート
２１の間のフィールド酸化膜４５のうち、消去ライン３
２の形成されなかったフィールド酸化膜４５の箇所でそ
れに接触するために降りるように形成される。すなわ
ち、１本の消去ライン３２の両側に配置されるフローテ
ィングゲート２１を１組として区切るように配置されて
いる。フローティングゲート２１と半導体基板４０との
間にはゲート絶縁膜４１が形成され、フローティングゲ
ート２１とそれに隣接する消去ライン３２、ワードライ
ン３３の間及びフローティングゲート２１とフィールド
酸化膜に降りているプログラムライン３４との間には薄
い絶縁膜（酸化膜）が形成されている。プログラムライ
ン３４はワードライン３３及び消去ライン３２から厚い
絶縁膜４４により絶縁されている。特に、フローティン
グゲート２１とそれに隣接する消去ライン３２及びフロ
ーティングゲート２１とそれに隣接するプログラムライ
ン３４の間にはトンネリング絶縁膜４６が形成される。
即ち、キャリアが、フローティングゲート２１の側面か
ら消去ライン３２に、プログラムライン３４からフロー
ティングゲート２１の側面にトンネリングされる。
ン３３と消去ライン３２に直角の方向にプログラムライ
ン３４が形成される。このプログラムライン３４は、図
示のように、ワードライン３３、消去ライン３２の上側
をこれらを覆うように延びて、各フローティングゲート
２１の間のフィールド酸化膜４５のうち、消去ライン３
２の形成されなかったフィールド酸化膜４５の箇所でそ
れに接触するために降りるように形成される。すなわ
ち、１本の消去ライン３２の両側に配置されるフローテ
ィングゲート２１を１組として区切るように配置されて
いる。フローティングゲート２１と半導体基板４０との
間にはゲート絶縁膜４１が形成され、フローティングゲ
ート２１とそれに隣接する消去ライン３２、ワードライ
ン３３の間及びフローティングゲート２１とフィールド
酸化膜に降りているプログラムライン３４との間には薄
い絶縁膜（酸化膜）が形成されている。プログラムライ
ン３４はワードライン３３及び消去ライン３２から厚い
絶縁膜４４により絶縁されている。特に、フローティン
グゲート２１とそれに隣接する消去ライン３２及びフロ
ーティングゲート２１とそれに隣接するプログラムライ
ン３４の間にはトンネリング絶縁膜４６が形成される。
即ち、キャリアが、フローティングゲート２１の側面か
ら消去ライン３２に、プログラムライン３４からフロー
ティングゲート２１の側面にトンネリングされる。
【００２１】消去ライン３２の長手方向断面は、図７に
示すように、一定である。半導体基板４０には一定の間
隙で不純物領域からなるビットライン領域３１が形成さ
れ、その上にフィールド絶縁膜４５が形成され、その上
に消去ライン３２が載っている形状である。その上には
絶縁膜４４が形成され、その上にプログラムライン３４
が形成されている。
示すように、一定である。半導体基板４０には一定の間
隙で不純物領域からなるビットライン領域３１が形成さ
れ、その上にフィールド絶縁膜４５が形成され、その上
に消去ライン３２が載っている形状である。その上には
絶縁膜４４が形成され、その上にプログラムライン３４
が形成されている。
【００２２】ビットライン領域３１方向の断面は、図８
に示すように、半導体基板４０に不純物イオンの注入に
よりビットライン領域３１が形成され、半導体基板４０
上にフィールド酸化膜４５が形成され、そのフィールド
酸化膜４５上にはビットライン３１と直角な方向に消去
ライン３２とワードライン３３とが交互に形成されてい
る。フィールド酸化膜４５は、フローティングゲート２
１が形成されている箇所以外に形成されているので、図
示のようにビットライン３１の上にフィールド酸化膜４
５が重なっている。上記のように、本実施形態において
はフローティングゲート以外、いずれのゲート、不純物
領域ともライン状に形成され、互いに物理的に接触して
いることはない。
に示すように、半導体基板４０に不純物イオンの注入に
よりビットライン領域３１が形成され、半導体基板４０
上にフィールド酸化膜４５が形成され、そのフィールド
酸化膜４５上にはビットライン３１と直角な方向に消去
ライン３２とワードライン３３とが交互に形成されてい
る。フィールド酸化膜４５は、フローティングゲート２
１が形成されている箇所以外に形成されているので、図
示のようにビットライン３１の上にフィールド酸化膜４
５が重なっている。上記のように、本実施形態において
はフローティングゲート以外、いずれのゲート、不純物
領域ともライン状に形成され、互いに物理的に接触して
いることはない。
【００２３】以下、トンネリングの特性を向上させるよ
うにした本発明の非揮発性メモリ装置の他の実施形態の
構造について説明する。図９は、本発明の第２実施形態
の非揮発性メモリ装置の断面図であり、図４のII−II’
線上の断面図である。本発明の第２実施形態の非揮発性
メモリ装置は、図４に示すレイアウトを有し、図５、図
７及び図８に示す断面構造を有するが、図６とは異なる
構造となっている。
うにした本発明の非揮発性メモリ装置の他の実施形態の
構造について説明する。図９は、本発明の第２実施形態
の非揮発性メモリ装置の断面図であり、図４のII−II’
線上の断面図である。本発明の第２実施形態の非揮発性
メモリ装置は、図４に示すレイアウトを有し、図５、図
７及び図８に示す断面構造を有するが、図６とは異なる
構造となっている。
【００２４】プログラムライン３４の方向は、図９に示
すように、セルとセルとの間を隔離するために、半導体
基板４０の素子隔離領域にはフィールド酸化膜４５が形
成され、活性領域にフローティングゲート２１が形成さ
れている。フローティングゲート２１の上にはワードラ
イン３３が形成され、各フローティングゲート２１の間
のフィールド酸化膜４５のうち、１つおきのフィールド
酸化膜４５上に消去ライン３２が形成される。この実施
形態は消去ライン３２の断面形状が先の例と異なる。す
なわち、消去ライン３２は上端部分で広がって一部フロ
ーティングゲートとオーバラップされ、ワードライン３
３との間が狭くされている。
すように、セルとセルとの間を隔離するために、半導体
基板４０の素子隔離領域にはフィールド酸化膜４５が形
成され、活性領域にフローティングゲート２１が形成さ
れている。フローティングゲート２１の上にはワードラ
イン３３が形成され、各フローティングゲート２１の間
のフィールド酸化膜４５のうち、１つおきのフィールド
酸化膜４５上に消去ライン３２が形成される。この実施
形態は消去ライン３２の断面形状が先の例と異なる。す
なわち、消去ライン３２は上端部分で広がって一部フロ
ーティングゲートとオーバラップされ、ワードライン３
３との間が狭くされている。
【００２５】このように形成された基板上に、ワードラ
イン３３及び消去ライン３２に直角な方向に、各フロー
ティングゲート２１の間のフィールド酸化膜４５のう
ち、消去ライン３２の形成されなかったフィールド酸化
膜４５に跨ってプログラムライン３４が形成される。フ
ローティングゲート２１と半導体基板４０との間にはゲ
ート絶縁膜４１が形成され、フローティングゲート２１
とそれに隣接する消去ライン３２、プログラムライン３
４及びワードライン３３の間には薄い絶縁膜４２、４６
が形成され、特にフローティングゲート２１と消去ライ
ン３２及びプログラムライン３４の間にはトンネリング
絶縁膜４６が形成され、プログラムライン３４はワード
ライン３３及び消去ライン３２から厚い絶縁膜４４によ
り絶縁されている。
イン３３及び消去ライン３２に直角な方向に、各フロー
ティングゲート２１の間のフィールド酸化膜４５のう
ち、消去ライン３２の形成されなかったフィールド酸化
膜４５に跨ってプログラムライン３４が形成される。フ
ローティングゲート２１と半導体基板４０との間にはゲ
ート絶縁膜４１が形成され、フローティングゲート２１
とそれに隣接する消去ライン３２、プログラムライン３
４及びワードライン３３の間には薄い絶縁膜４２、４６
が形成され、特にフローティングゲート２１と消去ライ
ン３２及びプログラムライン３４の間にはトンネリング
絶縁膜４６が形成され、プログラムライン３４はワード
ライン３３及び消去ライン３２から厚い絶縁膜４４によ
り絶縁されている。
【００２６】ここで、図６の一実施形態と異なる点は、
上記のように、消去ライン３２の横断面形状がそれに隣
接するフローティングゲート２１のエッジ部分にオーバ
ーラップするように凹字形の先端部分がワードラインに
接近するように曲げられていることである。消去ライン
３２が隣接するフローティングゲート２１のエッジ部分
を覆うように形成される。このように、隣接する消去ラ
イン３２とフローティングゲート２１のエッジ部分とが
オーバーラップされるように形成した理由は、フローテ
ィングゲート２１から隣接する消去ライン３２にキャリ
アが移動するトンネリングの特性を向上させるためであ
る。
上記のように、消去ライン３２の横断面形状がそれに隣
接するフローティングゲート２１のエッジ部分にオーバ
ーラップするように凹字形の先端部分がワードラインに
接近するように曲げられていることである。消去ライン
３２が隣接するフローティングゲート２１のエッジ部分
を覆うように形成される。このように、隣接する消去ラ
イン３２とフローティングゲート２１のエッジ部分とが
オーバーラップされるように形成した理由は、フローテ
ィングゲート２１から隣接する消去ライン３２にキャリ
アが移動するトンネリングの特性を向上させるためであ
る。
【００２７】図１０は、本発明の第３実施形態の非揮発
性メモリ装置の断面図であり、図４のII−II’線上の断
面図である。即ち、本発明の第２実施形態（図９）のよ
うに消去ライン３２とフローティングゲート２１とがオ
ーバーラップされた状態で、プログラムライン３４とそ
れに隣接するフローティングゲート２１とをオーバーラ
ップさせたものである。即ち、フィールド酸化膜４５上
に降りてくるプログラムライン３４の先端部分を半導体
基板４０に平行にフローティングゲートに向かう方向に
突出部４７を有するように形成させた。そのため、フロ
ーティングゲート２１もフィールド酸化膜に載っている
部分をわずかに上げ、突出部４７をその中に入れるよう
に形成させてある。従って、プログラムライン３４から
フローティングゲート２１へのトンネリングの特性がよ
く、フローティングゲート２１から消去ライン３２への
トンネリングの特性が向上される。
性メモリ装置の断面図であり、図４のII−II’線上の断
面図である。即ち、本発明の第２実施形態（図９）のよ
うに消去ライン３２とフローティングゲート２１とがオ
ーバーラップされた状態で、プログラムライン３４とそ
れに隣接するフローティングゲート２１とをオーバーラ
ップさせたものである。即ち、フィールド酸化膜４５上
に降りてくるプログラムライン３４の先端部分を半導体
基板４０に平行にフローティングゲートに向かう方向に
突出部４７を有するように形成させた。そのため、フロ
ーティングゲート２１もフィールド酸化膜に載っている
部分をわずかに上げ、突出部４７をその中に入れるよう
に形成させてある。従って、プログラムライン３４から
フローティングゲート２１へのトンネリングの特性がよ
く、フローティングゲート２１から消去ライン３２への
トンネリングの特性が向上される。
【００２８】図１１は本発明の第４実施形態の非揮発性
メモリ装置の断面図であり、図４のII−II’線上の断面
図である。本第４実施形態は、フローティングゲート２
１と消去ライン３２とはオーバーラップされないで、プ
ログラムライン３４とフローティングゲート２１だけが
オーバーラップされるように形成されたものである。こ
のとき、フローティングゲート２１とプログラムライン
３４とがオーバーラップされる構造は、図１０の例とは
異なり、プログラム３４に突出部を形成させずに、隣接
するフローティングゲート２１の上側のエッジ部分でオ
ーバーラップさせている。
メモリ装置の断面図であり、図４のII−II’線上の断面
図である。本第４実施形態は、フローティングゲート２
１と消去ライン３２とはオーバーラップされないで、プ
ログラムライン３４とフローティングゲート２１だけが
オーバーラップされるように形成されたものである。こ
のとき、フローティングゲート２１とプログラムライン
３４とがオーバーラップされる構造は、図１０の例とは
異なり、プログラム３４に突出部を形成させずに、隣接
するフローティングゲート２１の上側のエッジ部分でオ
ーバーラップさせている。
【００２９】図１２は本発明の第５実施形態の非揮発性
メモリ装置の断面図であり、図４のII−II’線上の断面
図である。本発明の第５実施形態は、フローティングゲ
ート２１とそれに隣接するプログラムライン３４及び消
去ライン３３がそれぞれオーバーラップされて形成され
る。即ち、消去ライン３２は、フィールド酸化膜４５上
において半導体基板４０に平行な方向に突出部４７を有
するように形成され、その上にフローティングゲート２
１のエッジ部分がオーバーラップされる。そして、プロ
グラムライン３４は隣接するフローティングゲート２１
のエッジ部分でオーバーラップされる。すなわち、フロ
ーティングゲート２１の上側でプログラムライン３４に
下側で消去ライン３２にオーバーラップされている。上
記したいずれの実施形態においても、絶縁膜にコンタク
トホールを形成させた接続を一切使用していない。
メモリ装置の断面図であり、図４のII−II’線上の断面
図である。本発明の第５実施形態は、フローティングゲ
ート２１とそれに隣接するプログラムライン３４及び消
去ライン３３がそれぞれオーバーラップされて形成され
る。即ち、消去ライン３２は、フィールド酸化膜４５上
において半導体基板４０に平行な方向に突出部４７を有
するように形成され、その上にフローティングゲート２
１のエッジ部分がオーバーラップされる。そして、プロ
グラムライン３４は隣接するフローティングゲート２１
のエッジ部分でオーバーラップされる。すなわち、フロ
ーティングゲート２１の上側でプログラムライン３４に
下側で消去ライン３２にオーバーラップされている。上
記したいずれの実施形態においても、絶縁膜にコンタク
トホールを形成させた接続を一切使用していない。
【００３０】以下、このように構成された本発明の実施
形態の非揮発性メモリセルの動作を説明する。プログラ
ムラインを介してフローティングゲートに電子を注入し
てプログラムを行い、消去ラインを介してフローティン
グゲートに記憶されている電子を取り出す。そして、こ
のようにプログラムを行いながらフローティングゲート
をゲートとし、フローティングゲートの両側のビットラ
イン領域をソース及びドレイン領域としたトランジスタ
によりプログラムされている状態をモニタリングする。
即ち、ワードラインとプログラムラインを介して特定の
メモリセルを選択し、プログラムラインを介して選択さ
れたメモリセルのフローティングゲートにプログラムを
行う。これと同時に、前記トランジスタでプログラムさ
れる状態をモニタリングする。従って、メモリセルに多
重レベルのしきい値電圧でプログラムする場合、モニタ
リングしながらプログラムできるので、所望のしきい値
電圧に正確にプログラムする。
形態の非揮発性メモリセルの動作を説明する。プログラ
ムラインを介してフローティングゲートに電子を注入し
てプログラムを行い、消去ラインを介してフローティン
グゲートに記憶されている電子を取り出す。そして、こ
のようにプログラムを行いながらフローティングゲート
をゲートとし、フローティングゲートの両側のビットラ
イン領域をソース及びドレイン領域としたトランジスタ
によりプログラムされている状態をモニタリングする。
即ち、ワードラインとプログラムラインを介して特定の
メモリセルを選択し、プログラムラインを介して選択さ
れたメモリセルのフローティングゲートにプログラムを
行う。これと同時に、前記トランジスタでプログラムさ
れる状態をモニタリングする。従って、メモリセルに多
重レベルのしきい値電圧でプログラムする場合、モニタ
リングしながらプログラムできるので、所望のしきい値
電圧に正確にプログラムする。
【００３１】
【発明の効果】上述したような本発明の非揮発性メモリ
装置においては、次のような効果がある。プログラムと
消去を基板の上側で行い、基板のビットライン領域で、
すなわち基板内でモニタ及び読取りを行い、ゲート絶縁
膜がトンネリング絶縁膜として使用されておらず、また
ホットキャリヤの利用も無いため、ゲート絶縁膜の信頼
性に問題が無い。のみならず、接合及びチャンネル技術
が単純化され、セルのサイズの縮小に有利である。プロ
グラムゲート、消去ゲートがラインに接触させる構造と
せずに、ライン自体をゲートとして利用するので、構造
が簡単になり、製造方法が容易になるとともに、セルの
サイズが減少される。ゲート絶縁膜を厚く形成できるの
で、コントロールゲートのカップリング比が増加して低
電圧の動作に有利である。コントロールゲートとフロー
ティングゲートとの間の誘電体を、ＯＮＯを使用しない
で、酸化膜を使用することができるので、工程を単純化
させ得る。プログラムと消去のトンネル物質としてポリ
酸化膜を使用すると、ポリ酸化膜の特徴の粗さ又は幾何
学的エッジ効果による電界強化が可能であるため、有効
なプログラム／消去の特性を得られる。単純積層構造の
セルによりコンタクトの無いアレイを構成できるので、
セルのサイズを大きく減少させることができる。
装置においては、次のような効果がある。プログラムと
消去を基板の上側で行い、基板のビットライン領域で、
すなわち基板内でモニタ及び読取りを行い、ゲート絶縁
膜がトンネリング絶縁膜として使用されておらず、また
ホットキャリヤの利用も無いため、ゲート絶縁膜の信頼
性に問題が無い。のみならず、接合及びチャンネル技術
が単純化され、セルのサイズの縮小に有利である。プロ
グラムゲート、消去ゲートがラインに接触させる構造と
せずに、ライン自体をゲートとして利用するので、構造
が簡単になり、製造方法が容易になるとともに、セルの
サイズが減少される。ゲート絶縁膜を厚く形成できるの
で、コントロールゲートのカップリング比が増加して低
電圧の動作に有利である。コントロールゲートとフロー
ティングゲートとの間の誘電体を、ＯＮＯを使用しない
で、酸化膜を使用することができるので、工程を単純化
させ得る。プログラムと消去のトンネル物質としてポリ
酸化膜を使用すると、ポリ酸化膜の特徴の粗さ又は幾何
学的エッジ効果による電界強化が可能であるため、有効
なプログラム／消去の特性を得られる。単純積層構造の
セルによりコンタクトの無いアレイを構成できるので、
セルのサイズを大きく減少させることができる。
【図１】（ａ）は一般的な非揮発性メモリセルの回路
図、（ｂ）は（ａ）による非揮発性メモリのオート確認
プログラムの原理を説明するためのグラフ。
図、（ｂ）は（ａ）による非揮発性メモリのオート確認
プログラムの原理を説明するためのグラフ。
【図２】（ａ）は従来の単純積層ゲート構造を有する非
揮発性メモリセルの回路図、（ｂ）は従来のチャンネル
分離型構造を有する非揮発性メモリセルの回路図。
揮発性メモリセルの回路図、（ｂ）は従来のチャンネル
分離型構造を有する非揮発性メモリセルの回路図。
【図３】（ａ）は本発明の非揮発性メモリセルの回路
図、（ｂ）は（ａ）の非揮発性メモリセルを機能的に示
す回路図。
図、（ｂ）は（ａ）の非揮発性メモリセルを機能的に示
す回路図。
【図４】本発明の非揮発性メモリ装置のレイアウト図。
【図５】本発明の第１実施形態の図４のＩ−Ｉ’線上の
断面図。
断面図。
【図６】本発明の第１実施形態の図４のII−II’線上の
断面図。
断面図。
【図７】本発明の第１実施形態の図４のIII −III ’線
上の断面図。
上の断面図。
【図８】本発明の第１実施形態の図４のIV−IV’線上の
断面図。
断面図。
【図９】本発明の第２実施形態の図４のII−II’線上の
断面図。
断面図。
【図１０】本発明の第３実施形態の図４のII−II’線上
の断面図。
の断面図。
【図１１】本発明の第４実施形態の図４のII−II’線上
の断面図。
の断面図。
【図１２】本発明の第５実施形態の図４のII−II’線上
の断面図。
の断面図。
２１ フローティングゲート ２２ プログラム
ゲート ２３ 消去ゲート ２４ コントロー
ルゲート ２５ チャンネル領域 ２６ ソース ２７ ドレイン ＴＲ トランジス
タ ３１ ビットライン領域 ３２ 消去ライン ３３ ワードライン ３４ プログラム
ライン ４０ 半導体基板 ４１ ゲート絶縁
膜 ４２、４３、４４、４６ 絶縁膜 ４５ フィールド
酸化膜 ４７ 突出部
ゲート ２３ 消去ゲート ２４ コントロー
ルゲート ２５ チャンネル領域 ２６ ソース ２７ ドレイン ＴＲ トランジス
タ ３１ ビットライン領域 ３２ 消去ライン ３３ ワードライン ３４ プログラム
ライン ４０ 半導体基板 ４１ ゲート絶縁
膜 ４２、４３、４４、４６ 絶縁膜 ４５ フィールド
酸化膜 ４７ 突出部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 ギョン・マン・ラ 大韓民国・チュンチョンブク−ド・チョ ンズ−シ・フンドク−ク・モチュン−ド ン・87−２ (56)参考文献 特開 平６−61505（ＪＰ，Ａ) 特開 平３−62574（ＪＰ，Ａ) 特開 昭63−227064（ＪＰ，Ａ) 特開 昭62−179769（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 G11C 16/02 G11C 16/04 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】 第１導電型半導体基板と、 前記半導体基板の上にマトリックス状に配置されて形成
されるフローティングゲートと、 前記半導体基板の上の前記フローティングゲートの縦方
向の列の上側に形成されるプログラムゲートと、 前記半導体基板の上の前記フローティングゲートの一方
の側に沿って形成される消去ゲートと、 前記半導体基板の上の前記フローティングゲートの横方
向の列の上側に形成されるコントロールゲートと、 前記半導体基板の内部の前記フローティングゲートの両
側に前記消去ゲートとは直角方向に形成される第２導電
型ソース及びドレイン領域と、 を備え、これらが物理的に直接接触しないで配置されて
おり、 前記フローティングゲートと前記プログラムゲートとの
間、及び前記フローティングゲートと前記消去ゲートと
の間にポリ酸化膜からなるトンネリング絶縁膜が形成さ
れ、 前記プログラムゲートが隣接するフローティングゲート
の方に突出部を有し、その突出部が前記隣接するフロー
ティングゲートの下側に位置されるように形成されてい
ることを特徴とする非揮発性メモリ装置。 - 【請求項２】 第１導電型半導体基板と、 前記半導体基板の上にマトリックス状に配置されて形成
されるフローティングゲートと、 前記半導体基板の上の前記フローティングゲートの縦方
向の列の上側に形成されるプログラムゲートと、 前記半導体基板の上の前記フローティングゲートの一方
の側に沿って形成される消去ゲートと、 前記半導体基板の上の前記フローティングゲートの横方
向の列の上側に形成されるコントロールゲートと、 前記半導体基板の内部の前記フローティングゲートの両
側に前記消去ゲートとは直角方向に形成される第２導電
型ソース及びドレイン領域と、 を備え、これらが物理的に直接接触しないで配置されて
おり、 前記フローティングゲートと前記プログラムゲートとの
間、及び前記フローティングゲートと前記消去ゲートと
の間にポリ酸化膜からなるトンネリング絶縁膜が形成さ
れ、 前記プログラムゲートが隣接するフローティングゲート
の方に突出部を有し、その突出部が前記隣接するフロー
ティングゲートの上側に位置されるように形成されるこ
とを特徴とする非揮発性メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR54391/1996 | 1996-11-15 | ||
| KR1019960054391A KR100232235B1 (ko) | 1996-11-15 | 1996-11-15 | 비휘발성 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH118323A JPH118323A (ja) | 1999-01-12 |
| JP3079370B2 true JP3079370B2 (ja) | 2000-08-21 |
Family
ID=19482023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31503597A Expired - Fee Related JP3079370B2 (ja) | 1996-11-15 | 1997-11-17 | 非揮発性メモリ装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5859454A (ja) |
| JP (1) | JP3079370B2 (ja) |
| KR (1) | KR100232235B1 (ja) |
| CN (2) | CN1157737C (ja) |
| DE (1) | DE19743555C2 (ja) |
| TW (1) | TW311284B (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100244292B1 (ko) * | 1997-07-09 | 2000-02-01 | 김영환 | 비휘발성 메모리 소자의 제조방법 |
| FR2767219B1 (fr) * | 1997-08-08 | 1999-09-17 | Commissariat Energie Atomique | Dispositif memoire non volatile programmable et effacable electriquement compatible avec un procede de fabrication cmos/soi |
| KR100247228B1 (ko) * | 1997-10-04 | 2000-03-15 | 윤종용 | 워드라인과 자기정렬된 부우스팅 라인을 가지는불휘발성 반도체 메모리 |
| US6034395A (en) * | 1998-06-05 | 2000-03-07 | Advanced Micro Devices, Inc. | Semiconductor device having a reduced height floating gate |
| KR100316709B1 (ko) * | 1998-07-13 | 2001-12-12 | 윤종용 | 불휘발성 메모리 장치 제조 방법 |
| US6225162B1 (en) * | 1999-07-06 | 2001-05-01 | Taiwan Semiconductor Manufacturing Company | Step-shaped floating poly-si gate to improve gate coupling ratio for flash memory application |
| US7125763B1 (en) * | 2000-09-29 | 2006-10-24 | Spansion Llc | Silicided buried bitline process for a non-volatile memory cell |
| JP2002217318A (ja) * | 2001-01-19 | 2002-08-02 | Sony Corp | 不揮発性半導体記憶素子及びその製造方法 |
| US6781881B2 (en) * | 2002-12-19 | 2004-08-24 | Taiwan Semiconductor Manufacturing Company | Two-transistor flash cell for large endurance application |
| DE102005004107A1 (de) * | 2005-01-28 | 2006-08-17 | Infineon Technologies Ag | Integrierter Halbleiterspeicher mit einer Anordnung nichtflüchtiger Speicherzellen und Verfahren |
| US7663916B2 (en) * | 2007-04-16 | 2010-02-16 | Taiwan Semicondcutor Manufacturing Company, Ltd. | Logic compatible arrays and operations |
| WO2009107241A1 (ja) * | 2008-02-29 | 2009-09-03 | 株式会社 東芝 | マルチドットフラッシュメモリ |
| CN102983139B (zh) * | 2012-11-30 | 2017-09-29 | 上海华虹宏力半导体制造有限公司 | 半导体存储器 |
| US11063772B2 (en) * | 2017-11-24 | 2021-07-13 | Ememory Technology Inc. | Multi-cell per bit nonvolatile memory unit |
| US10714489B2 (en) | 2018-08-23 | 2020-07-14 | Silicon Storage Technology, Inc. | Method of programming a split-gate flash memory cell with erase gate |
| CN111968983B (zh) * | 2019-05-20 | 2023-10-17 | 联华电子股份有限公司 | 存储器元件的结构及其制造方法 |
| CN110850921A (zh) * | 2019-12-16 | 2020-02-28 | 江苏集萃微纳自动化系统与装备技术研究所有限公司 | 一种基于电荷注入的可编程基准电压源及芯片 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5043940A (en) * | 1988-06-08 | 1991-08-27 | Eliyahou Harari | Flash EEPROM memory systems having multistate storage cells |
| US5168465A (en) * | 1988-06-08 | 1992-12-01 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| US5583810A (en) * | 1991-01-31 | 1996-12-10 | Interuniversitair Micro-Elektronica Centrum Vzw | Method for programming a semiconductor memory device |
| US5331189A (en) * | 1992-06-19 | 1994-07-19 | International Business Machines Corporation | Asymmetric multilayered dielectric material and a flash EEPROM using the same |
| US5587332A (en) * | 1992-09-01 | 1996-12-24 | Vlsi Technology, Inc. | Method of making flash memory cell |
| US5422842A (en) * | 1993-07-08 | 1995-06-06 | Sundisk Corporation | Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells |
| JP2928114B2 (ja) * | 1994-11-29 | 1999-08-03 | モトローラ株式会社 | 多層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法 |
| JP2655124B2 (ja) * | 1995-03-06 | 1997-09-17 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
-
1996
- 1996-11-15 KR KR1019960054391A patent/KR100232235B1/ko not_active IP Right Cessation
-
1997
- 1997-01-10 TW TW086100214A patent/TW311284B/zh not_active IP Right Cessation
- 1997-03-24 CN CNB971030863A patent/CN1157737C/zh not_active Expired - Fee Related
- 1997-03-24 CN CNB03158490XA patent/CN1258225C/zh not_active Expired - Fee Related
- 1997-05-06 US US08/852,022 patent/US5859454A/en not_active Expired - Lifetime
- 1997-10-01 DE DE19743555A patent/DE19743555C2/de not_active Expired - Fee Related
- 1997-11-17 JP JP31503597A patent/JP3079370B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100232235B1 (ko) | 1999-12-01 |
| CN1495907A (zh) | 2004-05-12 |
| DE19743555A1 (de) | 1998-05-20 |
| CN1258225C (zh) | 2006-05-31 |
| TW311284B (en) | 1997-07-21 |
| CN1182939A (zh) | 1998-05-27 |
| CN1157737C (zh) | 2004-07-14 |
| KR19980035933A (ko) | 1998-08-05 |
| DE19743555C2 (de) | 2003-06-18 |
| US5859454A (en) | 1999-01-12 |
| JPH118323A (ja) | 1999-01-12 |
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