KR100247228B1 - 워드라인과 자기정렬된 부우스팅 라인을 가지는불휘발성 반도체 메모리 - Google Patents
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Abstract
각 메모리 쎌 트랜지스터는 드레인, 채널, 소오스, 플로팅게이트 및 제어게이트를 가지며 다수의 메모리 쎌 트랜지스터들의 제어게이트들이 적어도 하나의 워드라인과 일체로 형성된 불휘발성 반도체 메모리 장치에서 상기 워드라인 상에는 층간절연막을 통하여 상기 워드라인과 자기 정렬된 부우스팅라인을 상기 불휘발성 반도체 메모리 장치가 갖는다. 프로그램중 상기 워드라인으로 제1전압이 인가된후 상기 부우스팅라인으로 제2전압이 인가된다. 그러면 상기 워드라인상의 전압은 상기 부우스팅라인상의 제2전압의 용량결합에 의해 증가하고 이에 의해 선택된 메모리 쎌 트랜지스터가 프로그램된다. 그러므로 프로그램전압보다 낮은 전압이 선택된 워드라인에 사용되므로 칩면적의 축소가 가능하고 고속프로그램이 가능하다.
Description
본 발명은 불휘발성 반도체 메모리에 관한 것으로 특히 워드라인과 자기정렬된 부우스팅 라인을 가지는 불휘발성 반도체 메모리에 관한 것이다.
전기적으로 소거/프로그램 가능한 플래쉬 독출전용 메모리(flash EPROM 또는 EEPROM)과 같은 불휘발성 반도체 메모리 즉 플래쉬 메모리는 휴대용 단말기, 디지탈 카메라 및 휴대용 컴퓨터 카아드 등과 같은 장치에서 고밀도 기억매체로서 사용하기 위하여 개발되어 왔다. 이 고밀도 기억매체로서 사용하기 위하여 비트당 낮은 비용과 저전력 소모가 요망된다. 특히, 플래쉬 메모리에서 많은 데이터 예컨대 적어도 한 블럭데이터가 동시에 프로그램 및 소거되기 때문에 전력소모를 줄이는 것은 중요하다.
통상의 플래쉬 메모리는 프로그램을 하기 위하여 전원전압보다 높은 프로그램 전압을 발생하는 차아지 펌프회로 즉 승압회로를 내장하고 있다. 따라서 프로그램 전압을 낮추는 것은 칩면적과 소비전력을 줄이는 중요한 요인이다.
반도체 기판의 일표면상에 드레인 및 소오스영역들과 이들 영역들 사이의 채널영역위에 게이트 산화막을 개재하여 형성된 플로팅 게이트와 이 플로팅 게이트위에 유전체층을 개재하여 형성된 제어게이트를 가지는 메모리 쎌 트랜지스터를 프로그램 및 소거하기 위하여 두가지 방법이 사용된다. 즉 드레인 및 소오스영역사이에 인가된 전압에 의해 가속된 핫 전자들(hot electrons)이 제어게이트에 인가된 고전압에 의해 플로팅 게이트로 주입되는 핫 전자주입방법과 제어게이트 또는 드레인 또는 소오스 기판으로 고전압을 인가하여 전자들이 플로팅 게이트로 또는 플로팅 게이트로부터 턴넬링되는 F-N(Fowler-Norheim) 턴넬링 방법이다. 핫전자주입 메모리 쎌 트랜지스터들은 F-N 턴넬링 메모리 쎌 트랜지스터들 보다 더 큰 전류를 소모하고 쎌당 하나의 비트라인 접촉(contact)을 필요로한다. 그러한 접촉수의 증가는 칩면적의 축소에 한계를 갖고 이에 의해 쎌당 비트의 비용을 낮추는데 어려움이 있다. 한편 F-N 턴넬링 방법을 사용하는 메모리 쎌 트랜지스터들은 핫 전자 주입방법을 사용하는 것들보다 낮은 전력을 소모하지만 핫전자 주입에서 요구되는 전압보다 높은 전압이 필요하다. 그러나 복수개의 직렬접속된 메모리 쎌 트랜지스터들에 대하여 하나의 비트라인 접촉을 가지고 칩면적이 용이하게 축소될 수 있다. F-N 턴넬링 방법을 사용하는 플래쉬 메모리 쎌 어레이는 복수개의 직렬접속된 메모리 쎌 트랜지스터들이 대응 비트라인에 접속된 낸드형 메모리 쎌 어레이에서 주로 사용된다. 핫전자 주입방법을 사용하는 플래쉬 메모리 쎌 어레이는 다수의 메모리 쎌 트랜지스터들이 다수의 비트라인의 각각과 접지 소오스라인 사이에 병렬로 접속된 노아형 메모리 쎌 어레이에서 주로 사용된다.
낸드형 플래쉬 메모리에서 프로그램 전압을 낮추기 위한 종래기술은 1996 Symposium on VLSI Technology 페이지 238∼239에 제목 "전압을 낮추고 프로그램 교란을 없애기 위한 고밀도 낸드 플래쉬 메모리에서 신규한 부우스터 플레이트 기술(A Novel Booster Plate Technology in High Density NAND Flash Memories for Voltage Scaling-Down and Zero Program Disturbance)에 개시되어 있고 이것은 본원 출원인에 의해 출원된 한국 특허출원번호 제 96-8370호에 대응한다. 이 종래기술은 반도체 기판의 일표면상에 드레인-소오스 통로들이 직렬로 접속된 복수개의 메모리 쎌트랜지스터들을 포함하는 메모리 스트링의 다수개가 행과 열의 매트릭스 형으로 배열된다. 각 행에 배열된 메모리 쎌트랜지스터들의 제어게이트들이 워드라인들중 대응하는 것과 접속된 통상의 낸드형 메모리 쎌 어레이의 형성후 각행에 배열된 메모리 스트링들로 정의되는 각 메모리 블럭의 메모리 쎌트랜지스터들을 덮는 프로그램 부우스팅 플레이트가 유전체층을 통해 형성된 플래쉬 메모리 쎌 어레이를 개시하고 있다. 프로그램중 프로그램 부우스팅 플레이트로 인가되는 부우스팅 전압에 의해 제어게이트들로 셀프 부우스트되는 전압으로 제어게이트들로 인가되는 프로그램전압이 낮추어 질 수 있다.
그러나 상기 종래 기술은 프로그램 부우스팅 플레이트가 각 메모리 블록내에 있는 제어게이트들 상의 얇은 플레이트 유전체층들 상과 상기 제어게이트들과 이들 아래에 있는 플로팅 게이트들의 측벽에 형성된 측벽 절연층들상과 소오스 및 드레인영역들 상의 절연층들상을 완전히 덮고 있기 때문에 프로그램 부우스팅 플레이트로 인가되는 부우스팅 전압의 충전 및 방전 시간이 증가하고 이에 의해 프로그램하는 시간이 많이 걸리는 결점을 갖는다. 더욱이 제조공정중 상기 절연층들중 어느하나에 대한 제조결함은 상기 부우스팅 전압이 제조결함과 관련된 메모리 트랜지스터의 제어게이트, 플로팅게이트, 소오스 또는 드레인으로 인가되는 것이 발생할 수 있고 이에 의해 상기 제조결함과 관련된 메모리 블럭은 오동작을 발생할 수 있다.
따라서 본 발명의 목적은 프로그램 전압과 프로그램 시간을 낮출 수 있는 불휘발성 반도체 메모리를 제공함에 있다.
본 발명의 또다른 목적은 제조결함의 발생을 최소화 할 수 있는 불휘발성 반도체 메모리를 제공함에 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여, 각 메모리 쎌 트랜지스터는 드레인, 채널, 소오스, 플로팅게이트 및 제어게이트를 가지며 다수의 메모리 쎌 트랜지스터들의 제어게이트들이 적어도 하나의 워드라인과 일체로 형성된 불휘발성 반도체 메모리 장치에서 상기 워드라인 상에는 층간절연막을 통하여 상기 워드라인과 자기 정렬된 부우스팅라인을 상기 불휘발성 반도체 메모리 장치가 갖는다. 프로그램중 상기 워드라인으로 제1전압이 인가된후 상기 부우스팅라인으로 제2전압이 인가된다. 그러면 상기 워드라인상의 전압은 상기 부우스팅라인상의 제2전압의 용량결합에 의해 증가하고 이에 의해 선택된 메모리 쎌 트랜지스터가 프로그램된다. 그러므로 프로그램전압보다 낮은 전압이 선택된 워드라인에 사용되므로 칩면적의 축소가 가능하고 고속프로그램이 가능하다.
제1a도는 본 발명의 실시예에 따라 워드라인과 자기정렬된 부우스팅 라인을 가지는 메모리 쎌 트랜지스터의 평면도
제1b도와 제1c도는 각각 제1a도의 라인들 2a-2a와 2b-2b를 따라 취해진 제1도의 메모리 쎌 트랜지스터의 단면도
제2a도 내지 제2h도는 제1a도 내지 제1c도에 보인 메모리 쎌 트랜지스터를 제조하는 공정을 나타낸 도면들
제3도는 제1a도 내지 제1c도에 보인 메모리 쎌 트랜지스터를 프로그램하기 위한 개략적 등가회로도
제4도는 메모리 쎌 트랜지스터를 프로그램하기 위한 제3도의 여러 부분들의 타이밍도
제5도는 제1a도 내지 제1c도에 보인 메모리 쎌 트랜지스터의 여러부분들의 캐패시터를 나타낸 도면
제6도는 타의 실시예에 따른 메모리 쎌 트랜지스터를 프로그램하기 위한 개략적 등가 회로도
제7도는 프로그램중 제6도의 여러부분들의 타이밍도
제8a도는 본 발명의 실시예에 따른 낸드형 메모리 쎌 어레이의 일부분의 확대 평면도
제8b도는 제8a도중 라인 8b-8b를 따라 취해진 단면도
제9a도는 제8a도에 보인 메모리 쎌 트랜지스터들을 프로그램하기 위한 등가회로도
제9b도는 선택된 워드라인과 관련된 메모리 쎌 트랜지스터들을 프로그램하기 위한 제9a도의 여러부분들의 타이밍도
제10a도는 제8a도에 보인 메모리 쎌 트랜지스터들을 프로그램하기 위한 또다른 실시예의 등가회로도
제10b도는 선택된 워드라인과 관련된 메모리 쎌 트랜지스터들을 프로그램하기 위한 제10a도의 여러부분들의 타이밍도.
본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리가 상세히 설명된다. 하기 설명에서 본 발명의 전체적 이해를 돕기 위하여 많은 특정값을 예를 들어 특정농도, 두께, 전압값 등이 제공된다. 그러나 본 발명은 이들 특정값들에 관계없이 실시될 수 있다는 것은 당해 기술분야의 통상의 지식을 가진자에게 자명할 것이다. 또한 도면들중 동일한 참조번호들은 동일구성요소 또는 부분들을 나타내고 있음을 유의하여야 한다.
제1a도는 워드라인과 자기 정렬된 부우스팅 라인을 가지는 메모리 쎌 트랜지스터의 확대된 평면도이고, 제1b도와 제1c도는 각각 제1a도의 라인들 1b-1b와 1c-1c을 따라 취해진 제1a도의 메모리 쎌 트랜지스터의 단면도들이다. 도시의 편의상 플래쉬 메모리 셀어레이중 하나의 워드라인과 관련된 하나의 메모리 쎌 트랜지스터의 평면도 및 단면도들이 도시되었지만, 다수의 메모리 쎌 트랜지스터들이 상기 워드라인을 따라 배치되어 있다는 것을 유의하여야 한다.
제1a도 내지 제1c도를 참조하면, P형 반도체 기판(12)의 일 표면상에는 메모리 쎌 트랜지스터(10)를 수평으로 분리하기 위한 필드 산화막층들(14)이 액티브 영역을 한정하기 위하여 형성되어 있다. 액티브 영역에는 채널영역(18)을 개재하여 이격된 저농도의 n형으로 도우핑된 영역들(20)을 가지는 드레인 및 소오스 영역들(16)과 (17)이 형성되어 있다. 상기 영역들(20)의 적어도 일부분과 상기 채널영역(18)위에는 얇은 게이트 산화막(22)을 개재하여 플로팅 게이트(24)가 형성되어 있다. 상기 플로팅 게이트(24)는 상기 필드산화막층들(14)의 서로대향하는 단부들상으로 신장한다. 상기 플로팅 게이트(24)위에는 제1유전체층(26)을 개재하여 도전성의 워드라인(28)과 일체로 형성된 제어게이트(30)가 형성되어 있다. 제1c도에 보인 바와 같이, 분리된 플로팅 게이트(24)의 양수직 측벽들로 상기 제1유전체층(26)이 신장하고 이 위에는 상기 워드라인(28)이 형성되어 있다. 상기 워드라인(28)위에는 제2유전체층(32)을 개재하여 상기 워드라인(28)과 자기정렬된 부우스팅라인(34)이 형성되어 있다. 도면들에 보인 바와 같이 부우스팅 게이트(36)는 부우스팅라인(34)과 일체로 형성되어 있다. 자기 정렬된 플로팅 게이트(24), 워드라인(28) 및 부우스팅라인의 양측벽에는 측벽절연층들(38)이 형성되어 있다.
제2a도 내지 제2h도는 제1a도 내지 제1c도에 보인 메모리 쎌 트랜지스터의 구조를 제조하는 방법을 나타낸 도면들이다. 제2a, 2c, 2e 및 2g도는 제1b도에 보인 메모리 쎌 트랜지스터의 제조공정들을 나타낸 도면들이고, 제2b, 2d, 2f 및 2h도는 제1c도에 보인 메모리 쎌 트랜지스터의 제조공정들을 나타낸 도면들이다.
제2a도 내지 제2h도를 참조하면, 반도체 기판(12)은 약 5×1015원자/㎠의 농도를 가지는 n형 반도체 기판에 형성된 P형 웰영역 또는 약 7×1014원자/㎠의 농도를 가지는 P형 반도체 기판에 형성된 약 10㎛의 깊이와 약 5×1015원자/㎠의 농도를 가지는 n형 웰영역내에 형성된 P형 웰영역 일 수 있다. 상기 P형 웰영역은 약 3㎛의 깊이와 약 2×1016원자/㎠의 불순물농도를 가질 수 있다.
제2a도와 제2b도에 보인 바와 같이, 반도체 기판(12)의 표면상에 필드산화막층들(14)과 이들 사이의 게이트 산화막층(22)이 통상의 LOCOS 방법에 의해 형성된다. 필드산화막층들(14)은 약 2000Å의 두께를 가지며 필드산화막층들(14)아래에 P형 채널스톱영역들(도시하지 아니하였음)이 통상의 이온주입방법에 의해 형성될 수 있다. 게이트 산화막층(22)은 70∼100Å의 범위의 두께로 형성된다.
필드산화막층들(14)과 게이트 산화막층(22)상에는 1000∼2000Å범위의 두께를 가지는 인이 도우핑된 제1다결정 실리콘층이 침적된다. 침적된 제1다결정실리콘층은 제2d도에 보인 바와같이 수평으로 분리된 제1도전체층들(40)즉 플로팅게이트층들을 형성하기 위해 통상의 사진식각 기술에 의해 식각된다. 제1도전층들(40)은 게이트 산화막층들(22)과 필드산화막층들(14)의 일부분의 표면상에 형성되고 그후 상기 층들(40)과 노출된 필드산화막층상에는 제1유전체층(26)이 침적된다. 제1유전체층(26)은 약 70Å의 실리콘 산화막층과 약 120Å의 실리콘 질화막층과 약40Å의 실리콘 산화막층으로 적층된 ONO 층일 수 있다.
상기 제1유전체층(26)상에는 제2e도 및 제2f도에 보인 바와같이 제2도전층(42)이 침적된다. 상기 제2도전층(42)상에는 제2유전체층(32)이 형성되고 이 제2유전체층(32)상에는 제3도전층(44)이 침적된다. 제 2 및 제 3도전층들(42)와 (44)의 각각은 인이 도우핑된 두께 약 1000Å의 다결정 실리콘층과 이 다결정 실리콘층상에 CVD 기술에 의해 침적된 두께 약 1000Å 텅스텐 실리사이드층으로 형성된 도전층이다. 그러나 제2 및 제3 도전층들(42)와 (44)의 각각은 인이 도우핑된 다결정 실리콘층 또는 금속 실리사이드층 또는 폴리사이드층일 수 있다. 제2유전체층(32)은 상기 제1유전체층(26)과 유사한 방식으로 ONO층 또는 300∼500Å의 범위에 있는 두께로 약 800℃의 고온에서 침적되는 고온산화막 일 수 있다.
상기 제3도전층(44)의 형성후 통상의 사진식각 기술을 사용하여 제3도전층(44), 제2유전체층(32), 제2도전층(42), 제1유전체층(26) 및 제1도전층(40)은 순차로 이방성 식각되고 이에의해 제2g도 및 제2h도에 보인 바와같이 수직방향에서 분리된 플로팅 게이트(24)와, 제1유전체층(26)과, 제어게이트(30)를 포함하는 워드라인(28)과, 제2유전체층(32)과 부우스팅 게이트(36)를 포함하는 부우스팅 라인(34)이 자기정렬된다. 그후 노출된 반도체 기판(12)에는 N-소오스 및 드레인 영역들을 형성하기 위하여 인의 이온주입이 2×1013이온/㎠의 도우즈로 40Kev의 에너지에서 행해진다. 그후 제1b도에 보인 바와같이 측벽절연층들(38)이 플로팅게이트(24), 워드라인(28) 및 부우스팅라인(36)의 양 측벽상에 통상의 측벽스페이서 제조방법에 의해 형성된다. 그후 N+소오스 및 드레인 영역들이 5×1015이온/㎠의 도우즈와 40Kev의 에너지에서 비소 이온을 가지는 이온주입에 의해 형성된다.
전술된 바와같이 하나의 워드라인과 자기정렬된 하나의 부우스팅라인과 관련된 메모리 쎌 트랜지스터들의 제조방법이 설명되었지만 상기 워드라인 및 부우스팅 라인과 평행한 복수개의 워드라인과 각각 자기 정렬된 복수개의 부우스팅라인들 및 이들과 관련된 다수의 메모리 쎌트랜지스터들이 행과 열의 매트릭스 형태로 배치되게 형성될 수 있다는 것은 당해 기술분야의 통상의 지식을 가진자에게 자명할 것이다.
제3도는 본 발명에 따른 제1a도 내지 제1c도에 나타낸 메모리셀 트랜지스터를 프로그램하기 위한 등가회로도이고 제4도는 제3도의 메모리 쎌 트랜지스터를 프로그램하기 위한 여러 부분들의 타이밍도이다.
제3도를 참조하면 메모리 쎌 트랜지스터(10)의 부우스팅게이트(36)와 접속된 부우스팅라인(34)은 제1스위칭 트랜지스터(46)의 소오스-드레인 통로를 통해 제2전압공급라인(50)과 접속된다. 상기 제2 전압공급라인(50)상에는 6 내지 11볼트의 제2 전압 VB이 프로그램중 인가된다. 메모리 쎌 트랜지스터(10)의 제어게이트(30)와 접속된 워드라인(28)은 제2스위칭 트랜지스터(48)의 소오스-드레인 통로를 통해 제1전압 공급라인(52)와 접속된다. 제1전압 공급라인(52)상에는 6내지 11볼트의 제1 전압 Vp이 프로그램중 인가된다. 상기 제1 및 제2 스위칭 트랜지스터들(46)과(48)의 게이트 전극들은 제어라인(54)과 접속되고 제어라인(54)상에는 프로그램중 상기 제1전압 Vp와 상기 제2전압 VB을 각각 워드라인(28)과 부우스팅라인(34)로 전달하기 위한 제어전압 Vc가 인가된다.
제4도의 타이밍도를 참조하여 제3도의 메모리 쎌 트랜지스터(10)를 프로그램하는 방법이 설명된다.
시간 t1에서 제1전압 Vp와 Vth(스위칭 트랜지스터들 46과 48의 임계전압)의 합의 전압값을 가지는 제어전압 Vc가 프로그램의 초기에 제어라인(54)상으로 인가된다. 동시에 제1전압 공급라인(52)상에는 제1전압 Vp가 인가된다. 그러면 제2스위칭 트랜지스터(48)가 도통되고 워드라인(28)은 제1전압 Vp로 충전된다. 결과적으로 제어게이트(32)는 제1전압 Vp을 유지한다. 워드라인(28) 즉 제어게이트(30)의 충전후 시간 t2에서 라인(50)상에는 제2전압 VB가 인가된다. 그러면 도통된 스위칭 트랜지스터(46)를 통해 부우스팅라인(34)은 상기 제2전압 VB으로 충전된다. 그러므로 제어 게이트(36)는 부우스팅전압 VB으로 충전된다. 제5도에 보인 바와 같이, 드레인 및 소오스영역들(16)과 (17) 및 채널영역(18)과 반도체 기판(12)의 벌크(프로그램중 접지전압이 벌크로 인가됨)사이의 캐피시턴스를 Cch라 하고 플로팅게이트(24)와 채널영역(18)사이의 캐패시턴스를 Cg, 제어게이트(30)와 플로팅 게이트(24)사이의 캐패시턴스를 Cd1, 부우스팅게이트(36)와 제어게이트(30)사이의 캐패시턴스를 Cd2라 하면, 상기 부우스팅 게이트(36)로 인가되는 제2 전압 VB에 의해 제어게이트(30) 및 워드라인(28)로 부우스트되는 것에 의해 제어게이트 전압 Vcg는 수학식 1으로 주어진다.
[수학식 1]
따라서 워드라인(28)이 제1전압 Vp보다 높은 전압으로 부우스트 또는 증가되면 제2스위칭 트랜지스터(48)은 턴오프된다. 그러므로 워드라인(28)상으로 부우스트된 전압 Vp+ γcVB에 의해 메모리 쎌 트랜지스터(10)은 프로그램된다.
만약 Vp=VB이고 γc=0.8이며 F-N 턴넬링 방법으로 프로그램을 하기 위해 필요한 제어게이트 전압 Vcg이 17볼트라고 가정하면, 제1전압 Vp는 수학식 1에 의해 약 9.4볼트로 주어진다. 결국 프로그램하기 위하여 제어게이트로 인가되는 제1전압 Vp은
로 축소될 수 있고 이에 의해 고전압 발생회로의 면적이 축소되는 것에 기인하여 칩면적이 축소될 수 있다. 시간 t1과 t2사이에 워드라인(28)을 제1전압 Vp로 충전하기 위하여 라인들(52)와 (54)상에 Vp+ Vth(Vth는 스위칭 트랜지스터(48)의 임계전압임)의 전압값이 인가될 수도 있다.
시간 t3에서 제1전압 Vp와 제2전압 VB는 접지전압 즉 0볼트로 가고 그후 제어 전압 VC 또한 접지전압으로 간다.
한편 부우스팅게이트(36)가 사용되지 않는 종래기술에서 핫 전자 주입방법으로 메모리 쎌 트랜지스터(10)가 프로그램된다면 비트라인(도시하지 않았음)과 접속되는 드레인영역(16)으로 약 6.5볼트가 인가되고 소오스라인(도시하지 않았음)과 접속되는 소오스 영역(17)으로 접지전압이 인가되고 제어게이트(30)로 인가되는 프로그램전압은 약 12볼트이다. 그러나 본 발명에 따라 제어게이트(30)로 인가되는 제1전압은 프로그램하기 위하여 제어게이트(30)과 자기 정렬된 부우스팅 게이트(36)의 사용에 의해 약 6.5볼트로 축소될 수 있다.
제6도는 메모리 쎌 트랜지스터를 프로그램하는 제2실시예의 등가회로도이고 제7도는 제6도의 프로그램중 여러 부분들에서의 타이밍도이다.
제6도를 참조하면 워드라인(28)과 부우스팅라인(34)은 제1 및 제2스위칭 트랜지스터들(56)과 (58)의 소오스-드레인 통로들을 통해 제1전압 공급라인(60)과 접속된다. 제1 및 제2스위칭 트랜지스터들(56)과 (58)의 게이트 전극들은 각각 제1 및 제2제어전압들 VC1과 VC2와 접속된다.
제7도를 참조하면, 시간 t1에서 프로그램전압 공급라인(60)상에 제1전압 Vp가 인가된다. 동시에 제1제어전압 VC1의 인가에 의해 상기 제1전압 Vp는 워드라인(28)상으로 충전된다. 그후 시간 t2에서 제2제어전압 VC2의 인가에 의해 상기 제1전압 Vp는 부우스팅라인(34)로 충전된다. 결국, 메모리 쎌 트랜지스터(10)의 제어게이트 전압 Vcg는 부우스팅게이트(36)로 인가되는 제1전압 Vp에 의해 수학식 2로 주어진다.
[수학식 2]
전술한 바와 같이, 본 발명에서 제어게이트(30)로 인가되는 제1전압 Vp는 종래기술에서 제어게이트로 인가되는 프로그램전압을 Vpgm이라할 때 Vpgm/(1+rc)로 축소된다.
시간 t3에서 제1전압 Vp는 접지전압으로 간다. 그러므로, 도통된 제1 및 제2 스위칭 트랜지스터들(56)과 (58)의 소오스-드레인 통로들을 통해 워드라인(28)과 부우스팅라인(34) 상의 전압들은 방전되고 프로그램의 한 싸이클의 종료된다.
낸드형 메모리 쎌 어레이는 행과 열의 매트릭스형으로 배열된 다수의 메모리 스트링들로 구성되어 있고, 각 행에 있는 메모리 스트링들은 메모리 블럭이라 정의된다.
제8a도는 도시의 편의를 위하여 낸드형 메모리 쎌 어레이중 하나의 메모리 블럭을 보여주고 있다. 그러나 타의 메모리 블럭들이 공통 소오스라인 CSL과 접속개구들(70)을 연결하는 라인에 관하여 대칭으로 배열되어 있다는 것을 유의하여야 한다. 제8b도는 제8a도의 라인 8b-8b를 따라 취해진 단면도이다.
제8a도 및 제8b도를 참조하면, 메모리 블럭 MBk는 행에 배열된 다수의 메모리스트링들 MS1∼MSi을 가지고 있고 각 메모리 스트링 MSj(j=1,2,...,i)는 제1선택 트랜지스터 Skj의 소오스영역(66)과 제2선택트랜지스터 Gkj의 드레인영역(68)사이에 드레인-소오스 통로들이 직렬로 접속된 16개의 메모리 쎌 트랜지스터들 M1,j∼M16,j로 구성되어 있다. 인접한 트랜지스터들은 제8b도에 보인 바와 같이 공통 소오스-드레인 영역들(66)에 의해 접속되어 있다. 제1a도 내지 제1c도와 관련하여 설명된 바와 같이 각 플로팅게이트(24)는 각 메모리 쎌 트랜지스터의 채널 영역위에 게이트 산화막층(22)을 통하여 형성되어 있다. 각 제어게이트(30)는 각 플로팅게이트(24) 위에 제1유전체층(26)을 통하여 형성되어 있고, 각 부우스팅 게이트(36)가 각 제어게이트(30) 위에 제2유전체층(32)을 통하여 형성되어 있다. 제1 및 제2 선택트랜지스터들 Skj와 Gkj의 채널영역들위에는 게이트 산화막들을 통하여 다결정 실리콘, 폴리사이드 또는 금속실리사이드로 만들어진 게이트들이 형성되어 있다. 제1선택 트랜지스터들 Sk1∼Ski의 게이트들은 다결정실리콘, 폴리사이드 또는 금속실리사이드로 만들어진 제1선택라인 SSLk층과 접속되고 제2선택트랜지스터들 Gk1∼Gki의 게이트들은 다결정 실리콘, 폴리사이드 또는 금속실리사이드로 만들어진 제2선택라인 GSLk층과 접속되어 있다. 각 행에 있는 제2선택라인 GSLk층과 접속되어 있다. 각 행에 있는 메모리 쎌 트랜지스터들(M1,1∼M1,i, M2,1∼M2,i, ... 및 M16,1∼M16,i)의 제어게이트들(30)은 워드라인들 WL1∼WL16중 대응하는 것과 접속되어 있다. 각 행에 있는 메모리 쎌 트랜지스터들의 부우스팅게이트들(36)은 부우스팅 라인들 BTL1∼BTL16중 대응하는 것과 접속되어 있다. 제1 및 제2 선택트랜지스터들 Sk1∼Ski및 Gk1∼Gki의 게이트들과 메모리 쎌 트랜지스터들 M1,1∼M16,i의 부우스팅 게이트들(36)을 덮는 CVD SiO2층 또는 BPSG층 또는 PSG층과 같은 층간 유전체층(70)이 제8b도에 보인 바와 같이 형성되어 있다. 제1선택트랜지스터들 Sk1∼Ski의 드레인영역들(64)은 상기 유전체층(70)의 접촉개구들(62)을 통해, 금속, 다결정실리콘, 폴리사이드 또는 금속실리사이드로 만들어진 비트라인들 BL1∼BLi과 각각 접속되어 있다. 제2선택트랜지스터들 Gk1∼Gki의 소오스영역들은 고농도 n형으로 도우핑된 공통소오스라인 CSL과 접속되어 있다. 전술된 바와 같이 각 메모리 스트링은 직렬접속된 16개의 메모리 쎌 트랜지스터들로 구성되어 있지만 본 발명은 이것에 한정되는 것이 아님을 유의하여야 한다. 예를 들어 각 메모리 스트링중 메모리 셀 트랜지스터들의 개수는 2n(n=양의 정수)일 수 있다.
제9a도는 제8a도에 보인 낸드형 메모리 쎌 어레이를 프로그램하기 위한 등가회로도를 보인 도면이다. 도면중, 제1 및 제2 선택라인들 SSLk와 GSLk및 워드라인들 WL1∼WL16은 스위칭 트랜지스터들 48S, 48G 및 48-1 ∼ 48-16의 소오스-드레인 통로들과 각각 접속되고, 부우스팅 라인들 BTL1∼BTL16은 스위칭 트랜지스터(46)의 소오스-드레인 통로와 공통으로 접속되어 있다. 상기 스위칭 트랜지스터들(48S, 48G 48-1 ∼48-16 및 46)은 디코오더(72)를 구성한다. 프로그램중, 제1전압 Vp을 선택된 워드라인 상으로 전달하는 제어전압Vc가 상기 스위칭 트랜지스터들(48S, 48G 48-1 ∼48-16 및 46)의 게이트들로 인가된다. 또한 스위칭 트랜지스터들(48S와 48G)의 드레인들로 전원공급전압 Vcc예컨데 3.3볼트가 인가된다. Vp+Vth(Vth는 스위칭 트랜지스터의 임계전압)의 전압값이 상기 선택된 워드라인과 관련된 스위칭 트랜지스터의 드레인으로 인가되고, 상기 제1전압 Vp보다 낮은 패스전압 Vpas가 비선택된 워드라인들과 관련된 스위칭 트랜지스터들의 드레인들로 인가된다. 제2전압 Vp은 부우스팅 라인들 BTL1∼BTL16로 전달하기 위하여 스위칭트랜지스터(46)의 드레인으로 인가된다.
지금 워드라인 WL2와 접속된 메모리 쎌 트랜지스터들 M2,1∼M2,i중 메모리 쎌 트랜지스터 M2,1가 프로그램되고 나머지 메모리 쎌 트랜지스터들 M2,2∼M2,i은 소거상태 즉 프로그램되지 않은 상태에 있다고 가정한다. 그러면 비트라인 BL1과 접속된 도시하지 아니한 데이터 래치는 데이터 "0" 즉 접지전압을 저장하고 있고 나머지 비트라인들 BL2∼BLi과 접속된 도시하지 아니한 데이터 래치들은 데이터 "1" 즉 전원공급전압 Vcc를 저장하고 있다. 한편 공통소오스라인 CSL 및 반도체 기판(12)은 접지상태에 있다. 또한 스위칭 트랜지스터들 48S, 48G, 48-1∼48-16 및 46과 제1선택트랜지스터들의 임계전압은 Vth라 가정한다.
제9b도에 보인 바와같이, 시간 t0에서 라인 54상의 전압은 0볼트로부터 프로그램제어전압 Vc로 천이한다. 이 프로그램 제어전압 Vc는 Vp+Vth의 전압값을 갖는다. 라인 54상의 전압 Vc에 의해 스위칭 트랜지스터들 48S, 48G, 48-1∼48-16 및 46은 턴온되고, 제1 및 제2선택라인들을 각각 Vcc와 0볼트로 충전한다. 비선택된 워드라인들 WL1과 WL3∼WL16은 패스전압 Vpas로 충전되고 선택된 워드라인 WL2은 제1전압 Vp로 충전된다. 그러므로 제1선택 트랜지스터들 Sk1∼Ski은 턴온되고 이에 의해 제1선택 트랜지스터 Sk1의 소오스는 0볼트를 유지하고 나머지 제1선택트랜지스터들 Sk2∼Ski의 소오스들은 Vcc-Vth로 충전된다. 상기 패스전압 Vpas는 상기 제1전압 Vp보다 작다. 또한 상기 패스전압 Vpas는 이 패스전압 Vpas가 메모리쎌 트랜지스터들의 제어게이트들로 인가될 때 상기 전압 Vcc-Vth가 상기 메모리 쎌 트랜지스터들의 채널들을 통해 소오스들로 전달되게 하는 전압값을 갖는다. 그러므로 프로그램되는 메모리쎌 트랜지스터 M2,1의 드레인 채널 및 소오스는 0볼트를 유지한다. 그러나 프로그램되지 않는 메모리 쎌 트랜지스터들 M2,2∼M2,i의 드레인, 채널 및 소오스들은 하기 수학식 3으로 주어지는 전압 Vch1으로 충전된다.
[수학식 3]
상기 제1전압 Vp는 전자들의 플로팅게이트로의 F-N 턴넬링을 일으키는 실효 프로그램 전압보다 낮기 때문에 상기 메모리 쎌 트랜지스터 M2,1은 시간 t0과 t1사이에서 프로그램되지 않는다. 또한 메모리 쎌 트랜지스터들 M2,2∼M2,i은 이들의 드레인, 채널 및 소오스로 충전된 상기 전압 Vch1에 의해 프로그램될 수 없다.
시간 t1에서 제2전압 VB가 부우스팅라인들 BTL1∼BTL16로 인가된다. 그러면 선택된 워드라인 WL2상의 전압은 수학식 1에 의해 Vp+ γcVB로 부우스트 또는 증가되고 이에 의해 스위칭 트랜지스터(48-2)는 턴오프된다. 그러나 Vc-Vpas>Vth이므로 스위칭 트랜지스터들(48-1)과 (48-3∼48-16)은 도전상태에 있다. 그러므로 시간 t1과 t2사이에서 비선택된 워드라인들 WL1과 WL3∼WL16은 패스전압 Vpas를 유지한다. 메모리 쎌 트랜지스터 M2,1는 이것의 제어게이트와 드레인, 채널 및 소오스 간에 인가되는 상기 부우스트 전압 Vp+ γcVB에 의해 프로그램된다. 그러나 메모리 쎌 트랜지스터들 M2,2∼M2,i의 드레인 채널 및 소오스들은 하기 수학식 4로 주어지는 전압 Vch2로 충전되고 이에 의해 상기 메모리 쎌 트랜지스터들 M2,2∼M2,i은 프로그램되지 않는다.
[수학식 4]
시간 t2에서 라인들 SSLk, WL1∼WL16및 BTL1∼BTL16상의 전압은 0볼트로 간다. 그후 시간 t3에서 라인 54상의 전압이 0볼트로 천이하는 것에 의해 프로그램의 한 싸이클이 종료된다.
워드라인들 WL1∼WL16의 전압의 천이는 제9b도에 보인 바와 같이 제1 및 제2선택라인들 SSLk및 GSLk가 Vcc로 감과 동시 일어났지만, 이들의 천이는 제1 및 제2선택라인들 SSLk및 SGLk의 천이후 시간 t0와 t1사이에서 일어날 수 있다. 즉 스위칭 트랜지스터(48-2)의 드레인에 인가되는 전압 Vp+Vth와 스위칭 트랜지스터들(48-1) 및 (48-3∼48-16)의 드레인들에 인가되는 전압 Vpas는 시간 t0와 t1사이에서 인가될 수 있다.
제10a도는 제8도에 보인 낸드형 메모리셀 어레이를 프로그램하기 위한 타의 실시예의 등가회로도이고, 제10b도는 제10a도의 여러부분들의 타이밍도이다.
제9a도의 스위칭 트랜지스터들 48S, 48-1∼48-16, 46 및 48G의 게이트 전극들은 하나의 제어라인(54)과 접속되어 있는 반면 제10a도의 디코오더(72)를 구성하는 스위칭 트랜지스터들 56S와 56G, 56-1, ..., 58, ..., 56-15 및 56-16의 게이트 전극들은 제어라인들 74∼79와 각각 접속되어 있다.
프로그램중 워드라인 WL2가 선택되고 메모리 쎌 트랜지스터 M2,1가 프로그램되고 나머지 메모리 쎌 트랜지스터들 M2,2∼M2,i은 프로그램되지 않는것이라고 가정한다. 그러면 전술된 바와같이 도시하지 아니한 데이터 래치들로부터 비트라인들 BL1과 BL2∼BLi로 각각 접지전압과 전원공급전압 Vcc이 공급된다. 또한 스위칭 트랜지스터들 56S와 56G, 56-1∼56-16 및 58과 제1선택트랜지스터들 Sk1∼Ski의 임계전압이 Vth라 가정한다.
시간 t0에서 제어라인 74으로 인가되는 전압 Vcc+Vth에 의해 제1선택라인 SSLk는 Vcc로 충전되고 제1선택트랜지스터들 Sk1∼Ski은 턴온된다. 그러므로 제1선택 트랜지스터들 Sk1과 Sk2∼Ski의 소오스들은 각각 접지전압과 Vcc∼Vth로 충전된다.
시간 t1에서 제어라인들 75,76,78 및 79은 Vp+Vth로 가고 이에 의해 비선택된 워드라인들 WL1및 WL3∼WL16은 패스전압 Vpas로 간다. 동시에 선택된 워드라인 WL2은 제1전압 Vp로 충전된다. 그러므로 메모리 쎌 트랜지스터 M2,1의 드레인, 채널 및 소오스는 접지전압 즉 0볼트를 유지하고 메모리 쎌 트랜지스터들 M2,2∼M2,i의 드레인, 채널 및 소오스들은 수학식 3에 의해 주어지는 전압 Vch1으로 충전된다.
시간 t2에서 제어라인 77은 Vp+Vth로 가고 이에 의해 부우스팅라인들 BTL1∼BTL16은 Vp로 간다. 그러므로 전술된 바와 같이 선택된 워드라인 WL2은 (1 + γc)Vp로 부우스트 되고 비선택된 워드라인들 WL1및 WL3∼WL16은 패스전압 Vpas을 유지한다. 그러므로 상기 부우스트된 전압 (1 + γc)Vp에 의해 메모리 쎌 트랜지스터 M2,1은 프로그램된다. 그러나 메모리 쎌 트랜지스터들 M2,2∼M2,i의 드레인은, 채널 및 소오스들은 하기 수학식 5에 주어지는 전압 Vch2으로 충전되고 이에 의해 메모리 쎌 트랜지스터들 M2,2∼M2,i의 프로그램이 방지된다.
[수학식 5]
전술된 바와 같이 본 발명의 메모리 쎌 어레이는 워드라인과 자기 정렬된 부우스팅 라인을 갖고 프로그램중 종래기술의 프로그램전압보다 낮은 제1전압을 선택된 워드라인에 인가한후 상기 부우스팅 라인으로 제2전압을 인가하므로 상기 워드라인의 상기 제1전압은 프로그램전압으로 자기 부우스팅될 수 있다. 그러므로 이 자기 부우스팅된 워드라인 상의 전압에 의해 선택된 메모리 쎌들이 프로그램될 수 있고 이에 의해 프로그램전압을 낮출 수 있다. 또한 제2전압이 인가되는 면적이 종래기술에 비해 축소될 수 있어 고속으로 프로그램하는 것이 가능하다.
Claims (15)
- 각 메모리 쎌 트랜지스터는 반도체 기판상에 채널영역을 통해 이격된 드레인 및 소오스영역과, 상기 채널영역위에 게이트 산화막을 통해 형성된 플로팅게이트와 상기 플로팅게이트 위에 제1유전체층을 통해 형성된 제어게이트를 가지며 상기 반도체 기판상에 일방향으로 배열된 복수개의 메모리 쎌 트랜지스터들의 제어게이트들과 일체로 형성된 적어도 워드라인을 가지는 불휘발성 반도체 메모리 장치에 있어서,상기 워드라인 상에 제2유전체층을 통하여 형성되고 상기 워드라인과 자기 정렬된 부우스팅 라인을 가지는 불휘발성 반도체 메모리 장치.
- 제1항에 있어서, 상기 워드라인은 폴리사이드층임을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제2항에 있어서, 상기 부우스팅라인은 플리사이드 또는 금속실리사이드의 층임을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 제2유전체층은 산화막-질화막-산화막으로 구성된 3층임을 특징으로 하는 반도체 메모리 장치.
- 각 메모리 쎌 트랜지스터는 소오스, 채널, 드레인 플로팅게이트 및 제어게이트를 가지며, 다수의 메모리 쎌 트랜지스터들의 제어게이트들이 적어도 하나의 워드라인과 접속된 불휘발성 반도체 메모리에 있어서,상기 워드라인과 층간절연막을 통하여 형성된 부우스팅 라인을 가지며, 프로그램중 상기 워드라인을 제1전압으로 충전한후 상기 부우스팅라인으로 제2전압을 인가하는 디코오더를 구비하고 상기 제2전압의 인가로 상기 워드라인으로 용량결합된 상기 제1전압보다 높은 부우스팅전압에 의해상기 워드라인과 접속된 적어도 하나의 선택된 메모리 쎌 트랜지스터가 프로그램됨을 특징으로 하는 불휘발성 반도체 메모리.
- 제5항에 있어서, 상기 선택된 메모리 쎌 트랜지스터의 프로그램은 상기 제1전압에 의해 이루어지지 않음을 특징으로 하는 불휘발성 반도체 메모리.
- 제5항에 있어서, 상기 상기 선택된 메모리 쎌 트랜지스터의 프로그램은 이 트랜지스터의 드레인 또는 소오스와 플로팅 게이트간의 전자들의 F-N 턴넬링에 의해 달성됨을 특징으로 하는 불휘발성 반도체 메모리.
- 제5항에 있어서, 상기 선택된 메모리 쎌 트랜지스터의 프로그램은 이 트랜지스터의 소오스와 드레인간에 인가되는 전압에 의해 발생된 핫 캐리어의 플로팅게이트로의 주입에 의해 달성됨을 특징으로 하는 불휘발성 반도체 메모리.
- 각 메모리 쎌 트랜지스터는 소오스, 채널, 드레인, 플로팅게이트 및 제어게이트를 가지며, 다수의 메모리 쎌 트랜지스터들의 제어게이트들과 접속된 워드라인과, 상기 워드라인상에 층간절연막을 통하여 자기정렬된 부우스팅 라인을 포함하는 불휘발성 반도체 메모리를 프로그램하는 방법에 있어서,상기 워드라인을 제1전압으로 충전하고 플로팅하는 과정과,그 후 제2전압을 상기 부우스팅라인으로 인가하는 과정을 구비하여 이 제2전압의 인가에 의해 상기 워드라인은 상기 제1전압보다 높은 프로그램 전압으로 용량 결합되고 상기 워드라인과 접속된 적어도 하나의 메모리 쎌 트랜지스터가 프로그램됨을 특징으로 하는 불휘발성 반도체 메모리의 프로그램방법.
- 반도체 기판에 채널영역을 통하여 이격된 소오스 및 드레인 영역들을 형성하는 공정과,게이트 절연막을 개재하여 상기 소오스 및 드레인 영역들의 일부분들이 겹쳐지도록 상기 채널영역위에 제1도전층을 형성하는 공정과,상기 제1도전층상에 제1유전체층과 이 제1유전체층위에 제2도전층을 형성하는 공정과,상기 제2도전층상에 제2유전체층과 이 제2유전체층상에 제3도전층을 형성하는 공정과,상기 제1, 제2 및 제3도전층이 자기 정렬되도록 상기 제1도전층, 상기 제1유전체층, 상기 제2도전층, 상기 제2유전체층과 상기 제3도전층을 식각하는 공정을 구비함을 특징으로 하는 반도체 장치의 제조방법.
- 제10항에 있어서, 상기 제1도전층은 다결정 실리콘층임을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제11항에 있어서, 제2도전층은 다결정 실리콘층과 폴리사이드층과 금속실리사이드층중 어느하나 임을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제12항에 있어서, 제3도전층은 다결정 실리콘층과 폴리사이드층과 금속실리사이드층중 어느하나 임을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제11항에 있어서, 상기 제2유전체층은 실리콘 산화막과 실리콘 질화막과 실리콘 산화막의 3층임을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 행과 열의 매트릭스형으로 배열된 다수의 메모리 스트링들을 가지며 각행에 있는 메모리 스트링들은 메모리 블럭이 되고, 각 메모리 스트링은 제1 및 제2 단자 사이에 직렬로 접속된 복수개의 메모리 쎌 트랜지스터들을 포함하고, 각 메모리 셀 트랜지스터는 소오스, 드레인, 플로팅게이트, 제어게이트 및 유전체층을 통해 상기 제어게이트 위에 형성된 부우스팅 게이트를 가지며, 각 열에 배열된 메모리 스트링들의 제1단자들은 대응하는 비트라인에 접속되는 복수개의 비트라인과, 각 메모리 블럭에서 대응하는 행에 있는 메모리 쎌 트랜지스터들의 제어게이트들과 접속된 복수개의 워드라인과, 각 메모리 블럭에서 대응하는 행에 있는 메모리 쎌 트랜지스터들의 부우스팅 게이트들과 접속된 복수개의 부우스팅 라인을 가지며 선택된 메모리 블럭 내의 선택된 워드라인과 접속된 메모리 쎌 트랜지스터들중 적어도 하나의 선택된 메모리 쎌 트랜지스터를 프로그램하기 위하여 상기 선택된 메모리 쎌 트랜지스터와 접속된 비트라인상의 전압을 상기 선택된 메모리 쎌 트랜지스터의 드레인으로 전달하도록 상기 선택된 메모리 블럭 내의 비선택된 워드라인으로 패스전압을 인가하고 상기 선택된 워드라인으로 제1전압을 인가하고, 그후 상기 선택된 워드라인상의 부우스팅라인으로 제2전압을 인가하여 상기 선택된 워드라인이 상기 제2전압에 의해 용량결합되는 것에 의해 상기 선택된 메모리 쎌 트랜지스터가 프로그램 되게하는 디코오더를 가짐을 특징으로 하는 불휘발성 반도체 메모리.
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