JPH05226664A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05226664A JPH05226664A JP4059004A JP5900492A JPH05226664A JP H05226664 A JPH05226664 A JP H05226664A JP 4059004 A JP4059004 A JP 4059004A JP 5900492 A JP5900492 A JP 5900492A JP H05226664 A JPH05226664 A JP H05226664A
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- layer
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Abstract
(57)【要約】
【目的】 フローティングゲート層とコントロールゲー
ト層との容量結合を大きくし、フローティングゲート層
に対する電荷の注入効率を向上させ、しかもセルサイズ
の縮小が可能な新規なフローティングゲート層を有する
半導体装置を提供すること。 【構成】 フローティングゲート層が、コントロールゲ
ート層３４の上下に、それぞれ絶縁層３２，３６を介し
て積層してある上フローティングゲート層３８および下
フローティングゲート層３０で構成され、これら上フロ
ーティングゲート層３８と下フローティングゲート層３
０とが少なくとも一箇所で電気的に接続してある。
ト層との容量結合を大きくし、フローティングゲート層
に対する電荷の注入効率を向上させ、しかもセルサイズ
の縮小が可能な新規なフローティングゲート層を有する
半導体装置を提供すること。 【構成】 フローティングゲート層が、コントロールゲ
ート層３４の上下に、それぞれ絶縁層３２，３６を介し
て積層してある上フローティングゲート層３８および下
フローティングゲート層３０で構成され、これら上フロ
ーティングゲート層３８と下フローティングゲート層３
０とが少なくとも一箇所で電気的に接続してある。
Description
【０００１】
【産業上の利用分野】本発明は、フローティングゲート
層を有する不揮発性半導体メモリなどの半導体装置の改
良に関する。
層を有する不揮発性半導体メモリなどの半導体装置の改
良に関する。
【０００２】
【従来の技術】フローティングゲート層を有する半導体
装置として、ＥＰＲＯＭあるいはＥ2ＰＲＯＭなどの不
揮発性半導体メモリが知られている。従来の不揮発性半
導体メモリの要部断面図を図８に示す。
装置として、ＥＰＲＯＭあるいはＥ2ＰＲＯＭなどの不
揮発性半導体メモリが知られている。従来の不揮発性半
導体メモリの要部断面図を図８に示す。
【０００３】図示するように、半導体基板２の表面に
は、ゲート絶縁層４および素子分離領域６が熱酸化など
の手段で形成してあり、ゲート絶縁層４上に、フローテ
ィングゲート層８、中間絶縁層１０およびコントロール
ゲート層１２が積層してある。また、半導体基板２の表
面には、ソース領域１４ａおよびドレイン領域１４ｂ
が、フローティングゲート層８の両側に位置するように
形成してある。素子分領域６により仕切られたコントロ
ールゲート層１２、フローティングゲート層８、ソース
領域１４ａおよびドレイン領域１４ｂが、１メモリセル
を構成する。
は、ゲート絶縁層４および素子分離領域６が熱酸化など
の手段で形成してあり、ゲート絶縁層４上に、フローテ
ィングゲート層８、中間絶縁層１０およびコントロール
ゲート層１２が積層してある。また、半導体基板２の表
面には、ソース領域１４ａおよびドレイン領域１４ｂ
が、フローティングゲート層８の両側に位置するように
形成してある。素子分領域６により仕切られたコントロ
ールゲート層１２、フローティングゲート層８、ソース
領域１４ａおよびドレイン領域１４ｂが、１メモリセル
を構成する。
【０００４】ワード線に相当するコントロールゲート層
１２の上には、層間絶縁膜層１６が成膜してあり、その
上に、たとえばアルミニウムで構成される金属配線層１
８が成膜してある。この金属配線層１８は、ビット線に
相当し、層間絶縁膜層１６に明けられたコンタクトホー
ル１９を通して、ドレイン領域１４ｂに接続するように
なっている。金属配線層１８の上には、オーバコート膜
２０が成膜してある。
１２の上には、層間絶縁膜層１６が成膜してあり、その
上に、たとえばアルミニウムで構成される金属配線層１
８が成膜してある。この金属配線層１８は、ビット線に
相当し、層間絶縁膜層１６に明けられたコンタクトホー
ル１９を通して、ドレイン領域１４ｂに接続するように
なっている。金属配線層１８の上には、オーバコート膜
２０が成膜してある。
【０００５】
【発明が解決しようとする課題】このようなフローティ
ングゲート層８を有する不揮発性半導体メモリでは、フ
ローティングゲート層８に対する電荷の注入効率（書き
込み効率）を向上させるために、フローティングゲート
層８とコントロールゲート層１２との容量結合を、フロ
ーティングゲート層８と半導体基板２との容量結合より
も大きくする必要がある。コントロールゲート層１２と
フローティングゲート層８との容量結合が小さいと、コ
ントロールゲート層１２に印可する電圧を大きくしなけ
れば成らないなどの不都合が発生する。
ングゲート層８を有する不揮発性半導体メモリでは、フ
ローティングゲート層８に対する電荷の注入効率（書き
込み効率）を向上させるために、フローティングゲート
層８とコントロールゲート層１２との容量結合を、フロ
ーティングゲート層８と半導体基板２との容量結合より
も大きくする必要がある。コントロールゲート層１２と
フローティングゲート層８との容量結合が小さいと、コ
ントロールゲート層１２に印可する電圧を大きくしなけ
れば成らないなどの不都合が発生する。
【０００６】一方、半導体メモリを始めとして、半導体
装置の高集積化が望まれている。従来構造のフローティ
ングゲート層を有する半導体メモリにおいて高集積化を
図るには、フローティングゲート層を薄くすると共に、
面積を小さくする必要がある。
装置の高集積化が望まれている。従来構造のフローティ
ングゲート層を有する半導体メモリにおいて高集積化を
図るには、フローティングゲート層を薄くすると共に、
面積を小さくする必要がある。
【０００７】ところが、フローティングゲート層を薄く
したり、小面積にすると、コントロールゲート層との容
量結合が小さくなり、電荷の注入効率が低下するなどの
不都合を有している。また、中間絶縁層１０の膜厚を薄
くして容量結合を大きくすることも考えられるが、その
場合には、中間絶縁層１０での絶縁が不十分になるなど
の不都合を有することから、余りに薄くすることもでき
ない。
したり、小面積にすると、コントロールゲート層との容
量結合が小さくなり、電荷の注入効率が低下するなどの
不都合を有している。また、中間絶縁層１０の膜厚を薄
くして容量結合を大きくすることも考えられるが、その
場合には、中間絶縁層１０での絶縁が不十分になるなど
の不都合を有することから、余りに薄くすることもでき
ない。
【０００８】そこで、従来構造のフローティングゲート
層を有する半導体メモリなどの半導体装置では、セルサ
イズの縮小に限界があった。
層を有する半導体メモリなどの半導体装置では、セルサ
イズの縮小に限界があった。
【０００９】本発明は、このような実状に鑑みてなさ
れ、フローティングゲート層とコントロールゲート層と
の容量結合を大きくし、フローティングゲート層に対す
る電荷の注入効率を向上させ、しかもセルサイズの縮小
が可能な新規なフローティングゲート層を有する半導体
装置を提供することを目的とする。
れ、フローティングゲート層とコントロールゲート層と
の容量結合を大きくし、フローティングゲート層に対す
る電荷の注入効率を向上させ、しかもセルサイズの縮小
が可能な新規なフローティングゲート層を有する半導体
装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、フローティングゲート層
が、コントロールゲート層の上下に、それぞれ絶縁層を
介して積層してある上フローティングゲート層および下
フローティングゲート層で構成され、これら上フローテ
ィングゲート層と下フローティングゲート層とが少なく
とも一箇所で電気的に接続してある。また、本発明の半
導体装置では、フローティングゲート層と同様に、コン
トロールゲート層も、上コントロールゲート層と下コン
トロールゲート層とで構成し、これらコントロールゲー
ト層間に、絶縁層を介して上フローティングゲート層を
挟み込むように構成することもできる。
に、本発明の半導体装置は、フローティングゲート層
が、コントロールゲート層の上下に、それぞれ絶縁層を
介して積層してある上フローティングゲート層および下
フローティングゲート層で構成され、これら上フローテ
ィングゲート層と下フローティングゲート層とが少なく
とも一箇所で電気的に接続してある。また、本発明の半
導体装置では、フローティングゲート層と同様に、コン
トロールゲート層も、上コントロールゲート層と下コン
トロールゲート層とで構成し、これらコントロールゲー
ト層間に、絶縁層を介して上フローティングゲート層を
挟み込むように構成することもできる。
【００１１】
【作用】本発明の半導体装置では、フローティングゲー
ト層が二層となっており、しかもコントロールゲート層
の上下に、絶縁層を介して積層してあり、これら二層の
フローティングゲート層が電気的に接続してあることか
ら、コントロールゲート層に対向する面積が従来に比較
して単純計算で約２倍となり、コントロールゲート層に
対する容量結合が従来に比較して約２倍程度増大する。
したがって、フローティングゲート層に対する電荷の注
入効率、すなわち書き込み特性が向上する。特に、コン
トロールゲート層も二層とし、これらコントロールゲー
ト層間に、絶縁層を介して上フローティングゲート層を
挟み込むように構成すれば、さらに容量結合が大きくな
る。
ト層が二層となっており、しかもコントロールゲート層
の上下に、絶縁層を介して積層してあり、これら二層の
フローティングゲート層が電気的に接続してあることか
ら、コントロールゲート層に対向する面積が従来に比較
して単純計算で約２倍となり、コントロールゲート層に
対する容量結合が従来に比較して約２倍程度増大する。
したがって、フローティングゲート層に対する電荷の注
入効率、すなわち書き込み特性が向上する。特に、コン
トロールゲート層も二層とし、これらコントロールゲー
ト層間に、絶縁層を介して上フローティングゲート層を
挟み込むように構成すれば、さらに容量結合が大きくな
る。
【００１２】
【実施例】以下、本発明の一実施例に係る半導体装置に
ついて、図面を参照しつつ詳細に説明する。図１は本発
明の一実施例に係る半導体装置の要部断面図、図２は図
１に示すフローティングゲート層およびコントロールゲ
ート層の要部斜視図、図３は本発明の一実施例に係る半
導体装置の製造方法を示す要部断面図、図４は図３に示
すIV−IV線に沿う要部断面図、図５は図４に示す V−V
線に沿う平面図、図６は図４に示すVI−VI線に沿う平面
図、図７は本発明の他の実施例に係る半導体装置の要部
概略斜視図である。
ついて、図面を参照しつつ詳細に説明する。図１は本発
明の一実施例に係る半導体装置の要部断面図、図２は図
１に示すフローティングゲート層およびコントロールゲ
ート層の要部斜視図、図３は本発明の一実施例に係る半
導体装置の製造方法を示す要部断面図、図４は図３に示
すIV−IV線に沿う要部断面図、図５は図４に示す V−V
線に沿う平面図、図６は図４に示すVI−VI線に沿う平面
図、図７は本発明の他の実施例に係る半導体装置の要部
概略斜視図である。
【００１３】図１，２に示す本発明の一実施例に係る半
導体装置は、フローティングゲート層を有するＥＰＲＯ
ＭあるいはＥ2 ＰＲＯＭなどの不揮発性半導体メモリで
あり、次に示すような構造を有している。
導体装置は、フローティングゲート層を有するＥＰＲＯ
ＭあるいはＥ2 ＰＲＯＭなどの不揮発性半導体メモリで
あり、次に示すような構造を有している。
【００１４】図１に示すように、半導体基板２の上面に
は、ゲート絶縁層４および素子分離領域（ＬＯＣＯＳ）
６が熱酸化などの手段で形成してある。半導体基板２と
しては、たとえばＰ型のシリコン製半導体基板が用いら
れる。
は、ゲート絶縁層４および素子分離領域（ＬＯＣＯＳ）
６が熱酸化などの手段で形成してある。半導体基板２と
しては、たとえばＰ型のシリコン製半導体基板が用いら
れる。
【００１５】ゲート絶縁層４の上面には、下フローティ
ングゲート層３０が成膜してある。下フローティングゲ
ート層３０は、たとえばポリシリコン層で構成され、Ｃ
ＶＤ法などで成膜される。下フローティングゲート層３
０の膜厚は、特に限定されないが、本実施例では、５０
０オングストローム程度に薄くすることができる。下フ
ローティングゲート層３０の膜厚を薄くしても、後述す
るように、コントロールゲート層３４との容量結合を大
きくすることができるからである。
ングゲート層３０が成膜してある。下フローティングゲ
ート層３０は、たとえばポリシリコン層で構成され、Ｃ
ＶＤ法などで成膜される。下フローティングゲート層３
０の膜厚は、特に限定されないが、本実施例では、５０
０オングストローム程度に薄くすることができる。下フ
ローティングゲート層３０の膜厚を薄くしても、後述す
るように、コントロールゲート層３４との容量結合を大
きくすることができるからである。
【００１６】下フローティングゲート層３０の上面に
は、第１中間絶縁層３２が成膜してある。第１中間絶縁
層３２としては、特に限定されないが、リーク電流が少
なく成膜性に優れたＯＮＯ膜（ＳｉＯ2 ／ＳｉＮ／Ｓｉ
Ｏ2 ）などが用いられる。この第１中間絶縁層３２の膜
厚も、特に限定されないが、たとえば１００オングスト
ローム程度である。
は、第１中間絶縁層３２が成膜してある。第１中間絶縁
層３２としては、特に限定されないが、リーク電流が少
なく成膜性に優れたＯＮＯ膜（ＳｉＯ2 ／ＳｉＮ／Ｓｉ
Ｏ2 ）などが用いられる。この第１中間絶縁層３２の膜
厚も、特に限定されないが、たとえば１００オングスト
ローム程度である。
【００１７】第１中間絶縁層３２の上面には、コントロ
ールゲート層３４が成膜してある。コントロールゲート
層３４は、たとえばポリシリコン層で構成され、ＣＶＤ
法などで成膜される。
ールゲート層３４が成膜してある。コントロールゲート
層３４は、たとえばポリシリコン層で構成され、ＣＶＤ
法などで成膜される。
【００１８】コントロールゲート層３４の上面には、第
２中間絶縁層３６が成膜してある。第２中間絶縁層３６
の材質および膜厚は、第１中間絶縁層３２と同様である
ことが好ましいが、必ずしも同様でなくとも良い。
２中間絶縁層３６が成膜してある。第２中間絶縁層３６
の材質および膜厚は、第１中間絶縁層３２と同様である
ことが好ましいが、必ずしも同様でなくとも良い。
【００１９】第２中間絶縁層３６の上面には、上フロー
ティングゲート層３８が成膜してある。上フローティン
グゲート層３８の材質および膜厚は、下フローティング
ゲート層３０と同様であることが好ましいが、必ずしも
一致する必要はない。上フローティングゲート層３８と
下フローティングゲート層３０とは、コントロールゲー
ト層３４に対して絶縁されつつ、図２に示すように、こ
れらゲート層３０，３８の対向する２辺位置に位置する
導電性側壁４２により電気的に接続してある。すなわ
ち、コントロールゲート層３６は、上下のフローティン
グゲート層３０，３８および導電性側壁４２により、絶
縁層を介してリング状に囲まれている。このような構造
を採用することにより、コントロールゲート層３４の上
下面が、フローティングゲート層３０，３８との容量結
合を決定する面積領域となり、コントロールゲート層の
片面のみを利用する従来例に比較して約２倍程度に容量
結合が増大する。また、図１に示すように、上フローテ
ィングゲート層３８が、コントロールゲート層３４の側
面にも覆うように形成することで、さらに容量結合の増
大を図ることができる。
ティングゲート層３８が成膜してある。上フローティン
グゲート層３８の材質および膜厚は、下フローティング
ゲート層３０と同様であることが好ましいが、必ずしも
一致する必要はない。上フローティングゲート層３８と
下フローティングゲート層３０とは、コントロールゲー
ト層３４に対して絶縁されつつ、図２に示すように、こ
れらゲート層３０，３８の対向する２辺位置に位置する
導電性側壁４２により電気的に接続してある。すなわ
ち、コントロールゲート層３６は、上下のフローティン
グゲート層３０，３８および導電性側壁４２により、絶
縁層を介してリング状に囲まれている。このような構造
を採用することにより、コントロールゲート層３４の上
下面が、フローティングゲート層３０，３８との容量結
合を決定する面積領域となり、コントロールゲート層の
片面のみを利用する従来例に比較して約２倍程度に容量
結合が増大する。また、図１に示すように、上フローテ
ィングゲート層３８が、コントロールゲート層３４の側
面にも覆うように形成することで、さらに容量結合の増
大を図ることができる。
【００２０】図１に示すように、半導体基板２の上面に
は、ソース領域１４ａおよびドレイン領域１４ｂが、下
フローティングゲート層３０の両側に位置するように形
成してある。ソース領域１４ａおよびドレイン領域１４
ｂは、Ｐ型半導体基板２の表面に、たとえばリンなどの
Ｎ型不純物をイオン注入して熱拡散し、Ｎ+ 領域を形成
することにより形成される。素子分領域６により仕切ら
れたコントロールゲート層３４、下フローティングゲー
ト層３０、上フローティングゲート層３８、ソース領域
１４ａおよびドレイン領域１４ｂが、１メモリセルを構
成する。コントロールゲート層３４は、半導体メモリに
おけるワード線に相当する。
は、ソース領域１４ａおよびドレイン領域１４ｂが、下
フローティングゲート層３０の両側に位置するように形
成してある。ソース領域１４ａおよびドレイン領域１４
ｂは、Ｐ型半導体基板２の表面に、たとえばリンなどの
Ｎ型不純物をイオン注入して熱拡散し、Ｎ+ 領域を形成
することにより形成される。素子分領域６により仕切ら
れたコントロールゲート層３４、下フローティングゲー
ト層３０、上フローティングゲート層３８、ソース領域
１４ａおよびドレイン領域１４ｂが、１メモリセルを構
成する。コントロールゲート層３４は、半導体メモリに
おけるワード線に相当する。
【００２１】このようなメモリセルの上には、層間絶縁
膜層１６が成膜してあり、その上に、たとえばアルミニ
ウムで構成される金属配線層１８が成膜してある。この
金属配線層１８は、ビット線に相当し、層間絶縁膜層１
６に明けられたコンタクトホール１９を通して、ドレイ
ン領域１４ｂに接続するようになっている。金属配線層
１８の上には、オーバコート膜２０が成膜してある。
膜層１６が成膜してあり、その上に、たとえばアルミニ
ウムで構成される金属配線層１８が成膜してある。この
金属配線層１８は、ビット線に相当し、層間絶縁膜層１
６に明けられたコンタクトホール１９を通して、ドレイ
ン領域１４ｂに接続するようになっている。金属配線層
１８の上には、オーバコート膜２０が成膜してある。
【００２２】上記層間絶縁膜層１６は、たとえばＣＶＤ
法により成膜された酸化シリコン膜（ＳｉＯ2 ）で構成
され、オーバコート膜２０は、たとえばプラズマＣＶＤ
法などで成膜された窒化シリコン膜（Ｐ−ＳｉＮ）で構
成される。なお、図中の符号４０は、上述したような構
造の半導体メモリを製造する際に、上フローティングゲ
ート層３８の上面に成膜される絶縁キャップ層を示す。
法により成膜された酸化シリコン膜（ＳｉＯ2 ）で構成
され、オーバコート膜２０は、たとえばプラズマＣＶＤ
法などで成膜された窒化シリコン膜（Ｐ−ＳｉＮ）で構
成される。なお、図中の符号４０は、上述したような構
造の半導体メモリを製造する際に、上フローティングゲ
ート層３８の上面に成膜される絶縁キャップ層を示す。
【００２３】次に、このような半導体メモリの製造方法
の一例を、図３〜６に基づき説明する。図３（Ａ）およ
び図４（Ａ）に示すように、シリコン製半導体基板２の
表面に、熱酸化などの手段で、ゲート絶縁層４および素
子分領域６を形成する。ゲート絶縁層４および素子分離
領域６は、酸化シリコン膜で構成される。
の一例を、図３〜６に基づき説明する。図３（Ａ）およ
び図４（Ａ）に示すように、シリコン製半導体基板２の
表面に、熱酸化などの手段で、ゲート絶縁層４および素
子分領域６を形成する。ゲート絶縁層４および素子分離
領域６は、酸化シリコン膜で構成される。
【００２４】次に、ゲート絶縁層４の上面に、ポリシリ
コン層をＣＶＤ法で成膜し、反応性イオンエッチング
（ＲＩＥ）で所定のパターンに加工し、下フローティン
グゲート層３０を形成する。この状態では、下フローテ
ィングゲート層３０は、図５（Ａ）に示すように、一方
向に伸びている。次に、この下フローティングゲート層
３０の上面を含む半導体基板２の全面に、ＯＮＯ膜を成
膜し、第１中間絶縁層３２を形成する。ＯＮＯ膜は、た
とえば、下層酸化膜をＨＴＯ(high tenperaturechemic
al vapor deposite oxide ) で作成し（７０〜１２
０オングストローム）、その上に、窒化珪素膜（１００
オングストローム）をＳｉＨ4 ／ＮＨ3ガス雰囲気で減
圧ＣＶＤ法により成膜し、その上に上層酸化膜を、９０
０°Ｃスチーム２時間通して熱酸化で約４０オングスト
ローム形成することなどで成膜することができる。
コン層をＣＶＤ法で成膜し、反応性イオンエッチング
（ＲＩＥ）で所定のパターンに加工し、下フローティン
グゲート層３０を形成する。この状態では、下フローテ
ィングゲート層３０は、図５（Ａ）に示すように、一方
向に伸びている。次に、この下フローティングゲート層
３０の上面を含む半導体基板２の全面に、ＯＮＯ膜を成
膜し、第１中間絶縁層３２を形成する。ＯＮＯ膜は、た
とえば、下層酸化膜をＨＴＯ(high tenperaturechemic
al vapor deposite oxide ) で作成し（７０〜１２
０オングストローム）、その上に、窒化珪素膜（１００
オングストローム）をＳｉＨ4 ／ＮＨ3ガス雰囲気で減
圧ＣＶＤ法により成膜し、その上に上層酸化膜を、９０
０°Ｃスチーム２時間通して熱酸化で約４０オングスト
ローム形成することなどで成膜することができる。
【００２５】次に、図３（Ｂ）および図４（Ｂ）に示す
ように、第１中間絶縁層３２の上面に、ポリシリコン層
をＣＶＤ法などで成膜し、所定パターンのレジスト膜５
０を成膜した状態でＲＩＥを行うことにより、ポリシリ
コン層を加工し、コントロールゲート層３４を得る。コ
ントロールゲート層３４は、図５（Ｂ）に示すように、
下フローティングゲート層３０に対して直交する方向に
形成される。
ように、第１中間絶縁層３２の上面に、ポリシリコン層
をＣＶＤ法などで成膜し、所定パターンのレジスト膜５
０を成膜した状態でＲＩＥを行うことにより、ポリシリ
コン層を加工し、コントロールゲート層３４を得る。コ
ントロールゲート層３４は、図５（Ｂ）に示すように、
下フローティングゲート層３０に対して直交する方向に
形成される。
【００２６】次に、図３（Ｃ）および図４（Ｃ）に示す
ように、コントロールゲート層３４の上面に、ＯＮＯ膜
を成膜し、第２中間絶縁層３６を形成し、この第２中間
絶縁層３６の上面に、上フローティングゲート層３８と
なるポリシリコン層をＣＶＤ法などで成膜する。この上
フローティングゲート層３８となるポリシリコン層の上
面には、絶縁キャップ層４０となる酸化シリコン膜をＣ
ＶＤ法などで堆積させる。この絶縁キャップ層４０と成
る酸化シリコン膜の膜厚は、中間絶縁層３２，３６の膜
厚よりも厚く、約１０００オングストローム程度であ
る。酸化シリコン膜の上面には、上フローティングゲー
ト層３８と成るポリシリコン層を所定のパターンに加工
するためのレジスト膜が成膜され、このレジスト膜を用
いて、酸化シリコン膜およびポリシリコン層が順次加工
され、絶縁キャップ層４０および上フローティングゲー
ト層３８が得られる。パターン加工された上フローティ
ングゲート層３８の平面図を図５（Ｃ）に示す。図５
（Ｃ）に示すように、上フローティングゲート層３８
は、下フローティングゲート層３０とコントロールゲー
ト層３４との各交差部に、交差部分面積より大きな形状
に加工される。
ように、コントロールゲート層３４の上面に、ＯＮＯ膜
を成膜し、第２中間絶縁層３６を形成し、この第２中間
絶縁層３６の上面に、上フローティングゲート層３８と
なるポリシリコン層をＣＶＤ法などで成膜する。この上
フローティングゲート層３８となるポリシリコン層の上
面には、絶縁キャップ層４０となる酸化シリコン膜をＣ
ＶＤ法などで堆積させる。この絶縁キャップ層４０と成
る酸化シリコン膜の膜厚は、中間絶縁層３２，３６の膜
厚よりも厚く、約１０００オングストローム程度であ
る。酸化シリコン膜の上面には、上フローティングゲー
ト層３８と成るポリシリコン層を所定のパターンに加工
するためのレジスト膜が成膜され、このレジスト膜を用
いて、酸化シリコン膜およびポリシリコン層が順次加工
され、絶縁キャップ層４０および上フローティングゲー
ト層３８が得られる。パターン加工された上フローティ
ングゲート層３８の平面図を図５（Ｃ）に示す。図５
（Ｃ）に示すように、上フローティングゲート層３８
は、下フローティングゲート層３０とコントロールゲー
ト層３４との各交差部に、交差部分面積より大きな形状
に加工される。
【００２７】次に、図３（Ｄ）、図４（Ｄ）および図６
（Ｄ）に示すように、レジスト膜５２を、第２中間絶縁
層３６の上面に、レジスト膜５２の開口部５２ａが、下
フローティングゲート層３０に沿って形成されるように
成膜し、このレジスト膜５２と絶縁キャップ層４０とを
利用して、絶縁キャップ層４０に覆われていない下フロ
ーティングゲート層３０およびその上に積層してある第
２中間絶縁層３２を、ＲＩＥなどの手段で削除する。し
たがって、下フローティングゲート層３８は、上フロー
ティングゲート層３８に対応したパターン形状となる。
なお、第２中間絶縁層３２のエッチングの際には、絶縁
キャップ層４０も多少エッチングされるが、この層４０
は膜厚が厚いので上フローティングゲート層３８までエ
ッチングされることはない。
（Ｄ）に示すように、レジスト膜５２を、第２中間絶縁
層３６の上面に、レジスト膜５２の開口部５２ａが、下
フローティングゲート層３０に沿って形成されるように
成膜し、このレジスト膜５２と絶縁キャップ層４０とを
利用して、絶縁キャップ層４０に覆われていない下フロ
ーティングゲート層３０およびその上に積層してある第
２中間絶縁層３２を、ＲＩＥなどの手段で削除する。し
たがって、下フローティングゲート層３８は、上フロー
ティングゲート層３８に対応したパターン形状となる。
なお、第２中間絶縁層３２のエッチングの際には、絶縁
キャップ層４０も多少エッチングされるが、この層４０
は膜厚が厚いので上フローティングゲート層３８までエ
ッチングされることはない。
【００２８】次に、図３（Ｅ）、図４（Ｅ）および図６
（Ｅ）に示すように、導電性側壁４２を形成するための
ポリシリコン層４２ａを半導体基板２の全面に成膜し、
このポリシリコン層４２ａに対して異方性ＲＩＥなどを
行うことにより、上フローティングゲート層３８および
下フローティングゲート層３０の四方側壁に、導電性側
壁４２を形成する。導電性側壁４２は、図２に示すよう
に、フローティングゲート層３０，３８の対向する２辺
位置で、両層を電気的に接続するようになっている。
（Ｅ）に示すように、導電性側壁４２を形成するための
ポリシリコン層４２ａを半導体基板２の全面に成膜し、
このポリシリコン層４２ａに対して異方性ＲＩＥなどを
行うことにより、上フローティングゲート層３８および
下フローティングゲート層３０の四方側壁に、導電性側
壁４２を形成する。導電性側壁４２は、図２に示すよう
に、フローティングゲート層３０，３８の対向する２辺
位置で、両層を電気的に接続するようになっている。
【００２９】その後、図１に示すように、酸化シリコン
層などで構成してある層間絶縁層１６をＣＶＤ法で成膜
し、ビット線用コンタクトホール１９を形成し、コンタ
クトホール１９内に入り込むように、ビット線となるア
ルミニウム製の金属配線層１８をスパッタリングなどの
手段で成膜する。ビット線と成る金属配線層１８の上に
は、窒化シリコン層などで構成されるオーバコート膜２
０がプラズマＣＶＤ法で成膜され、半導体メモリが得ら
れる。
層などで構成してある層間絶縁層１６をＣＶＤ法で成膜
し、ビット線用コンタクトホール１９を形成し、コンタ
クトホール１９内に入り込むように、ビット線となるア
ルミニウム製の金属配線層１８をスパッタリングなどの
手段で成膜する。ビット線と成る金属配線層１８の上に
は、窒化シリコン層などで構成されるオーバコート膜２
０がプラズマＣＶＤ法で成膜され、半導体メモリが得ら
れる。
【００３０】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、図７に示すように、フローティン
グゲート層を二層の上下フローティングゲート層３０，
３８で構成するのみ成らず、コントロールゲート層を、
絶縁層４０ａで分離された下コントロールゲート層３４
ａと上コントロールゲート層３４ｂとで構成し、これら
コントロールゲート層３４ａ，３４ｂ間に、絶縁層を介
して上フローティングゲート層３８を挟み込むように構
成することもできる。上コントロールゲート層３４ｂと
下コントロールゲート層３４ａとは、コンタクトホール
６０を通して電気的に接続してある。このような構造で
は、コントロールゲート層３４ａ，３４ｂと、フローテ
ィングゲート層３０，３８との容量結合がさらに向上す
る。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、図７に示すように、フローティン
グゲート層を二層の上下フローティングゲート層３０，
３８で構成するのみ成らず、コントロールゲート層を、
絶縁層４０ａで分離された下コントロールゲート層３４
ａと上コントロールゲート層３４ｂとで構成し、これら
コントロールゲート層３４ａ，３４ｂ間に、絶縁層を介
して上フローティングゲート層３８を挟み込むように構
成することもできる。上コントロールゲート層３４ｂと
下コントロールゲート層３４ａとは、コンタクトホール
６０を通して電気的に接続してある。このような構造で
は、コントロールゲート層３４ａ，３４ｂと、フローテ
ィングゲート層３０，３８との容量結合がさらに向上す
る。
【００３１】
【発明の効果】以上説明してきたように、本発明によれ
ば、フローティングゲート層が二層となっており、しか
もコントロールゲート層の上下に、絶縁層を介して積層
してあり、これら二層のフローティングゲート層が電気
的に接続してあることから、コントロールゲート層の上
下面を利用することにより、コントロールゲート層に対
向する面積が従来に比較して大幅に大きくなり、コント
ロールゲート層に対する容量結合が大幅に増大する。し
たがって、フローティングゲート層に対する電荷の注入
効率、すなわち書き込み特性が向上する。
ば、フローティングゲート層が二層となっており、しか
もコントロールゲート層の上下に、絶縁層を介して積層
してあり、これら二層のフローティングゲート層が電気
的に接続してあることから、コントロールゲート層の上
下面を利用することにより、コントロールゲート層に対
向する面積が従来に比較して大幅に大きくなり、コント
ロールゲート層に対する容量結合が大幅に増大する。し
たがって、フローティングゲート層に対する電荷の注入
効率、すなわち書き込み特性が向上する。
【００３２】また、本発明によれば、コントロールゲー
ト層に対するフローティングゲート層の容量結合が大き
くなることから、フローティングゲート層の膜厚を薄く
することが可能になると共に、セルサイズの縮小が可能
になる。特に、コントロールゲート層も二層とし、これ
らコントロールゲート層間に、絶縁層を介して上フロー
ティングゲート層を挟み込むように構成すれば、さらに
容量結合が大きくなる。また、本発明に係る新規な構造
のフローティングゲート層を有する半導体装置は、比較
的単純なプロセスを用いて製造することが可能である。
ト層に対するフローティングゲート層の容量結合が大き
くなることから、フローティングゲート層の膜厚を薄く
することが可能になると共に、セルサイズの縮小が可能
になる。特に、コントロールゲート層も二層とし、これ
らコントロールゲート層間に、絶縁層を介して上フロー
ティングゲート層を挟み込むように構成すれば、さらに
容量結合が大きくなる。また、本発明に係る新規な構造
のフローティングゲート層を有する半導体装置は、比較
的単純なプロセスを用いて製造することが可能である。
【図面の簡単な説明】
【図１】本発明の一実施例に係る半導体装置の要部断面
図である。
図である。
【図２】図１に示すフローティングゲート層およびコン
トロールゲート層の要部斜視図である。
トロールゲート層の要部斜視図である。
【図３】本発明の一実施例に係る半導体装置の製造方法
を示す要部断面図である。
を示す要部断面図である。
【図４】図３に示すIV−IV線に沿う要部断面図である。
【図５】図４に示すV−V線に沿う平面図である。
【図６】図４に示すVI−VI線に沿う平面図である。
【図７】本発明の他の実施例に係る半導体装置の要部概
略斜視図である。
略斜視図である。
【図８】従来の半導体装置の要部断面図である。
２…半導体基板 ４…ゲート絶縁層 ３０…下フローティングゲート層 ３２…第１中間絶縁層 ３４…コントロールゲート層 ３６…第２中間絶縁層 ３８…上フローティングゲート層 ４２…導電性側壁
Claims (2)
- 【請求項１】 フローティングゲート層とコントロール
ゲート層とを有する半導体装置において、 上記フローティングゲート層が、コントロールゲート層
の上下に、それぞれ絶縁層を介して積層してある上フロ
ーティングゲート層および下フローティングゲート層で
構成され、これら上フローティングゲート層と下フロー
ティングゲート層とが少なくとも一箇所で電気的に接続
してある半導体装置。 - 【請求項２】 フローティングゲート層とコントロール
ゲート層とを有する半導体装置において、 上記フローティングゲート層が、上フローティングゲー
ト層と下フローティングゲート層とから構成されると共
に、上記コントロールゲート層が上コントロールゲート
層と下コントロールゲート層とから構成され、 上フローティングゲート層と下フローティングゲート層
とが、下コントロールゲート層の上下に絶縁層を介して
積層され、これら上フローティングゲート層と下フロー
ティングゲート層とが少なくとも一箇所で電気的に接続
してあり、 上コントロールゲート層が、上フローティングゲート層
の上部に、絶縁層を介して積層してあり、上コントロー
ルゲート層と下コントロールゲート層とが少なくとも一
箇所で電気的に接続してある半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4059004A JPH05226664A (ja) | 1992-02-12 | 1992-02-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4059004A JPH05226664A (ja) | 1992-02-12 | 1992-02-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226664A true JPH05226664A (ja) | 1993-09-03 |
Family
ID=13100712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4059004A Pending JPH05226664A (ja) | 1992-02-12 | 1992-02-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226664A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5990514A (en) * | 1997-10-04 | 1999-11-23 | Samsung Electronics Co., Ltd. | Nonvolatile semiconductor memory having boosting lines self-aligned with word lines |
-
1992
- 1992-02-12 JP JP4059004A patent/JPH05226664A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5990514A (en) * | 1997-10-04 | 1999-11-23 | Samsung Electronics Co., Ltd. | Nonvolatile semiconductor memory having boosting lines self-aligned with word lines |
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