JPH09116123A - 強誘電体不揮発性半導体記憶装置 - Google Patents
強誘電体不揮発性半導体記憶装置Info
- Publication number
- JPH09116123A JPH09116123A JP7297778A JP29777895A JPH09116123A JP H09116123 A JPH09116123 A JP H09116123A JP 7297778 A JP7297778 A JP 7297778A JP 29777895 A JP29777895 A JP 29777895A JP H09116123 A JPH09116123 A JP H09116123A
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- Japan
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- capacitor
- ferroelectric
- lower electrode
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Abstract
(57)【要約】
【課題】 低コストで製造することができ且つメモリセ
ル面積を小さくして高集積化を図ることができる強誘電
体不揮発性半導体記憶装置を提供する。 【解決手段】 キャパシタ５４の下部電極であるＰｔ膜
４７の全体と強誘電体膜であるＳｒＢｉ2 Ｔａ2 Ｏ9 膜
５１の全体とが互いに重畳しており、これらの側面にＳ
ｉＯ2 膜５２から成る側壁が設けられており、上部電極
であるＰｔ膜５３がＳｒＢｉ2 Ｔａ2 Ｏ9 膜５１の上面
に接触している。ＳｉＯ2 膜５２から成る側壁はＰｔ膜
４７等に対して自己整合的に形成することができるの
で、マスク工程が不要であり、合わせずれに対する余裕
領域も不要である。
ル面積を小さくして高集積化を図ることができる強誘電
体不揮発性半導体記憶装置を提供する。 【解決手段】 キャパシタ５４の下部電極であるＰｔ膜
４７の全体と強誘電体膜であるＳｒＢｉ2 Ｔａ2 Ｏ9 膜
５１の全体とが互いに重畳しており、これらの側面にＳ
ｉＯ2 膜５２から成る側壁が設けられており、上部電極
であるＰｔ膜５３がＳｒＢｉ2 Ｔａ2 Ｏ9 膜５１の上面
に接触している。ＳｉＯ2 膜５２から成る側壁はＰｔ膜
４７等に対して自己整合的に形成することができるの
で、マスク工程が不要であり、合わせずれに対する余裕
領域も不要である。
Description
【０００１】
【発明の属する技術分野】本願の発明は、スタックトキ
ャパシタ型メモリセル構造を有しており且つキャパシタ
絶縁膜が強誘電体膜である強誘電体不揮発性半導体記憶
装置に関するものである。
ャパシタ型メモリセル構造を有しており且つキャパシタ
絶縁膜が強誘電体膜である強誘電体不揮発性半導体記憶
装置に関するものである。
【０００２】
【従来の技術】図８は、上述の様な強誘電体不揮発性半
導体記憶装置の一従来例を示している（例えば、ＩＥＤ
Ｍ９４−８４３）。この一従来例では、メモリセルを構
成しているトランジスタ１１が層間絶縁膜１２に覆われ
ており、トランジスタ１１の一方の拡散層１３に達する
コンタクト孔１４が層間絶縁膜１２に設けられている。
導体記憶装置の一従来例を示している（例えば、ＩＥＤ
Ｍ９４−８４３）。この一従来例では、メモリセルを構
成しているトランジスタ１１が層間絶縁膜１２に覆われ
ており、トランジスタ１１の一方の拡散層１３に達する
コンタクト孔１４が層間絶縁膜１２に設けられている。
【０００３】コンタクト孔１４はプラグ１５で埋められ
ており、メモリセルを構成しているキャパシタ１６の下
部電極１７がプラグ１５に接触している。下部電極１７
上には強誘電体膜２１が積層されており、これらの下部
電極１７及び強誘電体膜２１は層間絶縁膜２２に覆われ
ている。そして、強誘電体膜２１を露出させる開口２３
が層間絶縁膜２２に設けられており、上部電極２４が開
口２３を介して強誘電体膜２１に接触している。
ており、メモリセルを構成しているキャパシタ１６の下
部電極１７がプラグ１５に接触している。下部電極１７
上には強誘電体膜２１が積層されており、これらの下部
電極１７及び強誘電体膜２１は層間絶縁膜２２に覆われ
ている。そして、強誘電体膜２１を露出させる開口２３
が層間絶縁膜２２に設けられており、上部電極２４が開
口２３を介して強誘電体膜２１に接触している。
【０００４】
【発明が解決しようとする課題】ところが、図８に示し
た一従来例では、下部電極１７と上部電極２４とを層間
絶縁膜２２で絶縁しているが、この層間絶縁膜２２に開
口２３を設けるためにマスク工程が必要であるので、こ
の一従来例を低コストで製造することが困難であった。
た一従来例では、下部電極１７と上部電極２４とを層間
絶縁膜２２で絶縁しているが、この層間絶縁膜２２に開
口２３を設けるためにマスク工程が必要であるので、こ
の一従来例を低コストで製造することが困難であった。
【０００５】また、下部電極１７及び強誘電体膜２１に
対する合わせずれが開口２３に生じ、この開口２３から
下部電極１７が露出して、下部電極１７と上部電極２４
とが短絡するのを防止するために、合わせずれに対する
余裕領域を下部電極１７及び強誘電体膜２１に確保して
おく必要があるので、この一従来例のメモリセル面積を
小さくして高集積化を図ることも困難であった。
対する合わせずれが開口２３に生じ、この開口２３から
下部電極１７が露出して、下部電極１７と上部電極２４
とが短絡するのを防止するために、合わせずれに対する
余裕領域を下部電極１７及び強誘電体膜２１に確保して
おく必要があるので、この一従来例のメモリセル面積を
小さくして高集積化を図ることも困難であった。
【０００６】
【課題を解決するための手段】請求項１の強誘電体不揮
発性半導体記憶装置は、メモリセルを構成するキャパシ
タのキャパシタ絶縁膜として強誘電体膜が用いられてい
る強誘電体不揮発性半導体記憶装置において、前記キャ
パシタの下部電極の全体とこの下部電極上に積層されて
いる前記強誘電体膜の全体とが互いに重畳しており、前
記下部電極及び前記強誘電体膜の側面に絶縁性の側壁が
設けられており、前記強誘電体膜の上面の少なくとも一
部に前記キャパシタの上部電極が接触していることを特
徴としている。
発性半導体記憶装置は、メモリセルを構成するキャパシ
タのキャパシタ絶縁膜として強誘電体膜が用いられてい
る強誘電体不揮発性半導体記憶装置において、前記キャ
パシタの下部電極の全体とこの下部電極上に積層されて
いる前記強誘電体膜の全体とが互いに重畳しており、前
記下部電極及び前記強誘電体膜の側面に絶縁性の側壁が
設けられており、前記強誘電体膜の上面の少なくとも一
部に前記キャパシタの上部電極が接触していることを特
徴としている。
【０００７】請求項２の強誘電体不揮発性半導体記憶装
置は、請求項１の強誘電体不揮発性半導体記憶装置にお
いて、前記キャパシタがビット線よりも下層に設けられ
ていることを特徴としている。
置は、請求項１の強誘電体不揮発性半導体記憶装置にお
いて、前記キャパシタがビット線よりも下層に設けられ
ていることを特徴としている。
【０００８】請求項３の強誘電体不揮発性半導体記憶装
置は、請求項１の強誘電体不揮発性半導体記憶装置にお
いて、前記キャパシタがビット線よりも上層に設けられ
ていることを特徴としている。
置は、請求項１の強誘電体不揮発性半導体記憶装置にお
いて、前記キャパシタがビット線よりも上層に設けられ
ていることを特徴としている。
【０００９】請求項１の強誘電体不揮発性半導体記憶装
置では、メモリセルを構成するキャパシタの下部電極及
び強誘電体膜の側面に絶縁性の側壁が設けられており、
この側壁によって下部電極と上部電極とが絶縁されてい
る。そして、絶縁性の側壁は、全面に堆積させた絶縁膜
の全面をエッチバックすることによって、下部電極及び
強誘電体膜の側面に自己整合的に形成することができる
ので、下部電極と上部電極とを絶縁するためにマスク工
程が不要である。
置では、メモリセルを構成するキャパシタの下部電極及
び強誘電体膜の側面に絶縁性の側壁が設けられており、
この側壁によって下部電極と上部電極とが絶縁されてい
る。そして、絶縁性の側壁は、全面に堆積させた絶縁膜
の全面をエッチバックすることによって、下部電極及び
強誘電体膜の側面に自己整合的に形成することができる
ので、下部電極と上部電極とを絶縁するためにマスク工
程が不要である。
【００１０】また、下部電極及び強誘電体膜の側面に絶
縁性の側壁を自己整合的に形成することができるので、
上部電極との接触のための開口を強誘電体膜上の層間絶
縁膜に形成する場合の様に、合わせずれに対する余裕領
域を下部電極及び強誘電体膜に確保しておく必要がな
い。
縁性の側壁を自己整合的に形成することができるので、
上部電極との接触のための開口を強誘電体膜上の層間絶
縁膜に形成する場合の様に、合わせずれに対する余裕領
域を下部電極及び強誘電体膜に確保しておく必要がな
い。
【００１１】請求項２の強誘電体不揮発性半導体記憶装
置では、ビット線を形成する時点ではキャパシタを形成
するための熱処理が既に終了しているので、金属配線で
ビット線を形成することができる。
置では、ビット線を形成する時点ではキャパシタを形成
するための熱処理が既に終了しているので、金属配線で
ビット線を形成することができる。
【００１２】請求項３の強誘電体不揮発性半導体記憶装
置では、キャパシタをビット線の上方にまで広げること
ができるので、メモリセル面積に対するキャパシタ面積
の比率を高くしてキャパシタ容量を大きくすることがで
きる。
置では、キャパシタをビット線の上方にまで広げること
ができるので、メモリセル面積に対するキャパシタ面積
の比率を高くしてキャパシタ容量を大きくすることがで
きる。
【００１３】
【発明の実施の形態】以下、本願の発明の第１〜第３具
体例を、図１〜７を参照しながら説明する。図１、２が
第１具体例を示しており、図３〜５が第１具体例の製造
方法を示している。この第１具体例を製造するために
は、図３に示す様に、Ｓｉ基板３１の表面にＳｉＯ2 膜
３２を選択的に形成して素子分離領域を決定し、ＳｉＯ
2 膜３２に囲まれている素子活性領域の表面にゲート絶
縁膜としてのＳｉＯ2 膜３３を形成する。
体例を、図１〜７を参照しながら説明する。図１、２が
第１具体例を示しており、図３〜５が第１具体例の製造
方法を示している。この第１具体例を製造するために
は、図３に示す様に、Ｓｉ基板３１の表面にＳｉＯ2 膜
３２を選択的に形成して素子分離領域を決定し、ＳｉＯ
2 膜３２に囲まれている素子活性領域の表面にゲート絶
縁膜としてのＳｉＯ2 膜３３を形成する。
【００１４】その後、ポリサイド層３４を全面に形成
し、メモリセルを構成するトランジスタのゲート電極に
なるワード線のパターンにポリサイド層３４をエッチン
グする。ポリサイド層３４の代わりに多結晶Ｓｉ膜を用
いてもよい。そして、ポリサイド層３４及びＳｉＯ2 膜
３２をマスクにした不純物のイオン注入でＳｉ基板３１
に拡散層３５を形成して、メモリセルを構成するトラン
ジスタ３６を完成させる。
し、メモリセルを構成するトランジスタのゲート電極に
なるワード線のパターンにポリサイド層３４をエッチン
グする。ポリサイド層３４の代わりに多結晶Ｓｉ膜を用
いてもよい。そして、ポリサイド層３４及びＳｉＯ2 膜
３２をマスクにした不純物のイオン注入でＳｉ基板３１
に拡散層３５を形成して、メモリセルを構成するトラン
ジスタ３６を完成させる。
【００１５】その後、トランジスタをＬＤＤ構造にする
ために、ＳｉＯ2 膜３７等から成る側壁をポリサイド層
３４の側面に形成する。そして、層間絶縁膜としてＳｉ
Ｏ2膜４１、ＳｉＮ膜４２、ＳｉＯ2 膜４３及びＢＰＳ
Ｇ膜４４を順次に堆積させ、化学的機械的研磨法でＢＰ
ＳＧ膜４４の表面を平坦化させる。
ために、ＳｉＯ2 膜３７等から成る側壁をポリサイド層
３４の側面に形成する。そして、層間絶縁膜としてＳｉ
Ｏ2膜４１、ＳｉＮ膜４２、ＳｉＯ2 膜４３及びＢＰＳ
Ｇ膜４４を順次に堆積させ、化学的機械的研磨法でＢＰ
ＳＧ膜４４の表面を平坦化させる。
【００１６】その後、メモリセルを構成するキャパシタ
の下部電極と拡散層３５とを電気的に接続するためのコ
ンタクト孔４５をＢＰＳＧ膜４４等に開孔し、このコン
タクト孔４５を多結晶Ｓｉプラグ４６等で埋める。
の下部電極と拡散層３５とを電気的に接続するためのコ
ンタクト孔４５をＢＰＳＧ膜４４等に開孔し、このコン
タクト孔４５を多結晶Ｓｉプラグ４６等で埋める。
【００１７】次に、図４に示す様に、バリアメタル膜
（図示せず）、Ｐｔ膜４７及び強誘電体膜であるＳｒＢ
ｉ2 Ｔａ2 Ｏ9 膜５１を順次に形成する。そして、レジ
スト（図示せず）またはレジストでパターニングしたＳ
ｉＯ2 膜やＳｉＮ膜等の無機膜（図示せず）をマスクに
して、ＳｒＢｉ2 Ｔａ2 Ｏ9 膜５１、Ｐｔ膜４７及びバ
リアメタル膜を、キャパシタの下部電極のパターンに連
続的にエッチングする。
（図示せず）、Ｐｔ膜４７及び強誘電体膜であるＳｒＢ
ｉ2 Ｔａ2 Ｏ9 膜５１を順次に形成する。そして、レジ
スト（図示せず）またはレジストでパターニングしたＳ
ｉＯ2 膜やＳｉＮ膜等の無機膜（図示せず）をマスクに
して、ＳｒＢｉ2 Ｔａ2 Ｏ9 膜５１、Ｐｔ膜４７及びバ
リアメタル膜を、キャパシタの下部電極のパターンに連
続的にエッチングする。
【００１８】次に、図５に示す様に、ＳｉＯ2 膜５２を
ＣＶＤ法で全面に堆積させ、ＳｉＯ2 膜５２の全面をエ
ッチバックすることによって、このＳｉＯ2 膜５２から
成る側壁をＳｒＢｉ2 Ｔａ2 Ｏ9 膜５１及びＰｔ膜４７
の側面に形成する。そして、Ｐｔ膜５３を形成し、キャ
パシタの上部電極になるプレート線のパターンにＰｔ膜
５３をエッチングして、キャパシタ５４を完成させる。
ＣＶＤ法で全面に堆積させ、ＳｉＯ2 膜５２の全面をエ
ッチバックすることによって、このＳｉＯ2 膜５２から
成る側壁をＳｒＢｉ2 Ｔａ2 Ｏ9 膜５１及びＰｔ膜４７
の側面に形成する。そして、Ｐｔ膜５３を形成し、キャ
パシタの上部電極になるプレート線のパターンにＰｔ膜
５３をエッチングして、キャパシタ５４を完成させる。
【００１９】次に、図１、２に示す様に、層間絶縁膜と
してＳｉＯ2 膜５５を堆積させ、ビット線と拡散層３５
とを電気的に接続するためのコンタクト孔５６をＳｉＯ
2 膜５５等に開孔する。ＳｉＯ2 膜５５の代わりにＢＰ
ＳＧ膜等を用いてもよい。その後、コンタクト孔５６を
タングステンプラグ５７で埋め、堆積させたＡｌ膜５８
をビット線のパターンに加工する。そして、更に、表面
保護膜（図示せず）等を形成して、この第１具体例を完
成させる。
してＳｉＯ2 膜５５を堆積させ、ビット線と拡散層３５
とを電気的に接続するためのコンタクト孔５６をＳｉＯ
2 膜５５等に開孔する。ＳｉＯ2 膜５５の代わりにＢＰ
ＳＧ膜等を用いてもよい。その後、コンタクト孔５６を
タングステンプラグ５７で埋め、堆積させたＡｌ膜５８
をビット線のパターンに加工する。そして、更に、表面
保護膜（図示せず）等を形成して、この第１具体例を完
成させる。
【００２０】図６が、第２具体例を示している。この第
２具体例は、キャパシタ５４の上部電極になるプレート
線としてのＰｔ膜６１が、下部電極としてのＰｔ膜４７
及び強誘電体膜としてのＳｒＢｉ2 Ｔａ2 Ｏ9 膜５１の
全体を覆っていることを除いて、上述の第１具体例と実
質的に同様の構成を有している。この様な第２具体例で
は、第１具体例に比べて、メモリセルの面積がやや大き
くなるが、キャパシタ５４の面積は大きくし易くて、キ
ャパシタ５４の容量を大きくし易い。
２具体例は、キャパシタ５４の上部電極になるプレート
線としてのＰｔ膜６１が、下部電極としてのＰｔ膜４７
及び強誘電体膜としてのＳｒＢｉ2 Ｔａ2 Ｏ9 膜５１の
全体を覆っていることを除いて、上述の第１具体例と実
質的に同様の構成を有している。この様な第２具体例で
は、第１具体例に比べて、メモリセルの面積がやや大き
くなるが、キャパシタ５４の面積は大きくし易くて、キ
ャパシタ５４の容量を大きくし易い。
【００２１】図７が、第３具体例を示している。この第
３具体例では、ポリサイド層３４等を覆っているＳｉＯ
2 膜６２等の層間絶縁膜に、拡散層３５に達するコンタ
クト孔６３が設けられている。そして、ポリサイド層６
４等から成るビット線がコンタクト孔６３を介して拡散
層３５にコンタクトしており、ポリサイド層６４等はＳ
ｉＯ2 膜６５等やＢＰＳＧ膜４４に覆われている。
３具体例では、ポリサイド層３４等を覆っているＳｉＯ
2 膜６２等の層間絶縁膜に、拡散層３５に達するコンタ
クト孔６３が設けられている。そして、ポリサイド層６
４等から成るビット線がコンタクト孔６３を介して拡散
層３５にコンタクトしており、ポリサイド層６４等はＳ
ｉＯ2 膜６５等やＢＰＳＧ膜４４に覆われている。
【００２２】以上の点を除いて、この第３具体例も、図
６に示した第２具体例と実質的に同様の構成を有してい
る。この様な第３具体例では、ビット線であるポリサイ
ド層６４の上方にまでキャパシタ５４を広げることがで
きるので、キャパシタ５４の面積を更に大きくすること
ができて、キャパシタ５４の容量を更に大きくすること
ができる。
６に示した第２具体例と実質的に同様の構成を有してい
る。この様な第３具体例では、ビット線であるポリサイ
ド層６４の上方にまでキャパシタ５４を広げることがで
きるので、キャパシタ５４の面積を更に大きくすること
ができて、キャパシタ５４の容量を更に大きくすること
ができる。
【００２３】なお、以上の第１〜第３具体例では、ＰＺ
Ｔ膜に比べて書込み可能回数が多いＳｒＢｉ2 Ｔａ2 Ｏ
9 膜５１を強誘電体膜として用いたが、ＰＺＴ膜等の他
の強誘電体膜をＳｒＢｉ2 Ｔａ2 Ｏ9 膜５１の代わりに
用いても勿論よい。
Ｔ膜に比べて書込み可能回数が多いＳｒＢｉ2 Ｔａ2 Ｏ
9 膜５１を強誘電体膜として用いたが、ＰＺＴ膜等の他
の強誘電体膜をＳｒＢｉ2 Ｔａ2 Ｏ9 膜５１の代わりに
用いても勿論よい。
【００２４】
【発明の効果】請求項１の強誘電体不揮発性半導体記憶
装置では、下部電極と上部電極とを絶縁するためにマス
ク工程が不要であるので、低コストで製造することがで
き、また、合わせずれに対する余裕領域を下部電極及び
強誘電体膜に確保しておく必要がないので、メモリセル
面積を小さくして高集積化を図ることができる。
装置では、下部電極と上部電極とを絶縁するためにマス
ク工程が不要であるので、低コストで製造することがで
き、また、合わせずれに対する余裕領域を下部電極及び
強誘電体膜に確保しておく必要がないので、メモリセル
面積を小さくして高集積化を図ることができる。
【００２５】請求項２の強誘電体不揮発性半導体記憶装
置では、金属配線でビット線を形成することができるの
で、動作の高速化を図ることができる。
置では、金属配線でビット線を形成することができるの
で、動作の高速化を図ることができる。
【００２６】請求項３の強誘電体不揮発性半導体記憶装
置では、メモリセル面積に対するキャパシタ面積の比率
を高くしてキャパシタ容量を大きくすることができる。
置では、メモリセル面積に対するキャパシタ面積の比率
を高くしてキャパシタ容量を大きくすることができる。
【図１】本願の発明の第１具体例を示しており、（ａ）
（ｂ）は図２の夫々ＩＡ−ＩＡ線及びＩＢ−ＩＢ線に沿
う位置における側断面図である。
（ｂ）は図２の夫々ＩＡ−ＩＡ線及びＩＢ−ＩＢ線に沿
う位置における側断面図である。
【図２】第１具体例の平面図である。
【図３】第１具体例を製造するための最初の工程を示し
ており、図１（ａ）に対応する側断面図である。
ており、図１（ａ）に対応する側断面図である。
【図４】図３に続く工程を示しており、図１（ａ）に対
応する側断面図である。
応する側断面図である。
【図５】図４に続く工程を示しており、図１（ａ）に対
応する側断面図である。
応する側断面図である。
【図６】本願の発明の第２具体例を示しており、図１
（ａ）に対応する側断面図である。
（ａ）に対応する側断面図である。
【図７】本願の発明の第３具体例を示しており、図１
（ａ）に対応する側断面図である。
（ａ）に対応する側断面図である。
【図８】本願の発明の一従来例を示す側断面図である。
４７ Ｐｔ膜 ５１ ＳｒＢｉ2 Ｔａ2 Ｏ9 膜 ５２ ＳｉＯ2 膜 ５３ Ｐｔ膜 ５４ キャパシタ ５８ Ａｌ膜 ６１ Ｐｔ膜 ６４ ポリサイド層
Claims (3)
- 【請求項１】 メモリセルを構成するキャパシタのキャ
パシタ絶縁膜として強誘電体膜が用いられている強誘電
体不揮発性半導体記憶装置において、 前記キャパシタの下部電極の全体とこの下部電極上に積
層されている前記強誘電体膜の全体とが互いに重畳して
おり、 前記下部電極及び前記強誘電体膜の側面に絶縁性の側壁
が設けられており、 前記強誘電体膜の上面の少なくとも一部に前記キャパシ
タの上部電極が接触していることを特徴とする強誘電体
不揮発性半導体記憶装置。 - 【請求項２】 前記キャパシタがビット線よりも下層に
設けられていることを特徴とする請求項１記載の強誘電
体不揮発性半導体記憶装置。 - 【請求項３】 前記キャパシタがビット線よりも上層に
設けられていることを特徴とする請求項１記載の強誘電
体不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7297778A JPH09116123A (ja) | 1995-10-20 | 1995-10-20 | 強誘電体不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7297778A JPH09116123A (ja) | 1995-10-20 | 1995-10-20 | 強誘電体不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116123A true JPH09116123A (ja) | 1997-05-02 |
Family
ID=17851063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7297778A Pending JPH09116123A (ja) | 1995-10-20 | 1995-10-20 | 強誘電体不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09116123A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0978881A2 (en) * | 1998-08-07 | 2000-02-09 | Matsushita Electronics Corporation | Ferroelectric capacitor and its manufacturing method |
| US6121083A (en) * | 1997-08-21 | 2000-09-19 | Nec Corporation | Semiconductor device and method of fabricating the same |
| EP1326277A2 (en) * | 2002-01-08 | 2003-07-09 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| KR100436056B1 (ko) * | 1997-12-30 | 2004-12-17 | 주식회사 하이닉스반도체 | 강유전체 커패시터의 확산장벽막 형성방법 |
-
1995
- 1995-10-20 JP JP7297778A patent/JPH09116123A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100315324B1 (ko) * | 1997-08-21 | 2002-03-13 | 가네꼬 히사시 | 반도체장치및그제조방법 |
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