JP2003174145A - 強誘電体メモリ装置及びその製造方法 - Google Patents
強誘電体メモリ装置及びその製造方法Info
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 強誘電体キャパシタの容量絶縁膜に水素が侵
入する事態の確実な防止と、強誘電体メモリ装置の微細
化との両立を図る。 【解決手段】 強誘電体メモリ装置は、半導体基板１０
０上の第１の層間絶縁膜１０５の上に順次形成された下
部電極１０９、強誘電体膜よりなる容量絶縁膜及１１２
び上部電極１１３を有し、ワード線方向及びビット線方
向に配置された複数の強誘電体キャパシタを備えてい
る。ワード線方向に並ぶ複数の強誘電体キャパシタの下
部電極１０９同士の間には第１の絶縁性水素バリア膜１
１１が埋め込まれている。下部電極１０９及び第１の絶
縁性水素バリア膜１１１の上には、ワード線方向に並ぶ
複数の強誘電体キャパシタに共通の容量絶縁膜１１２が
形成され、該共通の容量絶縁膜１１２の上には、ワード
線方向に並ぶ複数の強誘電体キャパシタに共通の上部電
極１１３が形成され、該共通の上部電極１１３の上には
第２の絶縁性水素バリア膜１１５が形成されている。
入する事態の確実な防止と、強誘電体メモリ装置の微細
化との両立を図る。 【解決手段】 強誘電体メモリ装置は、半導体基板１０
０上の第１の層間絶縁膜１０５の上に順次形成された下
部電極１０９、強誘電体膜よりなる容量絶縁膜及１１２
び上部電極１１３を有し、ワード線方向及びビット線方
向に配置された複数の強誘電体キャパシタを備えてい
る。ワード線方向に並ぶ複数の強誘電体キャパシタの下
部電極１０９同士の間には第１の絶縁性水素バリア膜１
１１が埋め込まれている。下部電極１０９及び第１の絶
縁性水素バリア膜１１１の上には、ワード線方向に並ぶ
複数の強誘電体キャパシタに共通の容量絶縁膜１１２が
形成され、該共通の容量絶縁膜１１２の上には、ワード
線方向に並ぶ複数の強誘電体キャパシタに共通の上部電
極１１３が形成され、該共通の上部電極１１３の上には
第２の絶縁性水素バリア膜１１５が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に順
次形成された、下部電極、強誘電体膜よりなる容量絶縁
膜及び上部電極を有し、ワード線方向及びビット線方向
にマトリックス状に配置された複数の強誘電体キャパシ
タを備えた強誘電体メモリ装置及びその製造方法に関す
る。
次形成された、下部電極、強誘電体膜よりなる容量絶縁
膜及び上部電極を有し、ワード線方向及びビット線方向
にマトリックス状に配置された複数の強誘電体キャパシ
タを備えた強誘電体メモリ装置及びその製造方法に関す
る。
【０００２】
【従来の技術】近年、半導体メモリ装置としては、例え
ばＳｒＢｉ2Ｔａ2Ｏ9 （以下、ＳＢＴと記す）又はＰｂ
（Ｚｒ，Ｔｉ）Ｏ3 （以下、ＰＺＴと記す）等のヒステ
リシス特性を有する強誘電体材料膜よりなる容量絶縁膜
を有する不揮発性の強誘電体メモリ装置が開発されてい
る。このような強誘電体メモリ装置に用いられるＳＢＴ
及びＰＺＴ等の強誘電体材料は強誘電体酸化物である。
ばＳｒＢｉ2Ｔａ2Ｏ9 （以下、ＳＢＴと記す）又はＰｂ
（Ｚｒ，Ｔｉ）Ｏ3 （以下、ＰＺＴと記す）等のヒステ
リシス特性を有する強誘電体材料膜よりなる容量絶縁膜
を有する不揮発性の強誘電体メモリ装置が開発されてい
る。このような強誘電体メモリ装置に用いられるＳＢＴ
及びＰＺＴ等の強誘電体材料は強誘電体酸化物である。
【０００３】このため、複数の強誘電体キャパシタの上
に層間絶縁膜を介してアルミ配線を形成した後に、半導
体基板に形成されているＭＯＳトランジスタの特性を確
保するために行なわれる水素を含む雰囲気中での熱処
理、又は半導体メモリ装置の微細化に伴うアスペクト比
が高いコンタクトホールにタングステン膜を埋め込むた
めに行なわれるＣＶＤ法において、強誘電体酸化物が還
元性雰囲気、特に水素雰囲気に曝されると、強誘電体酸
化物は還元される。このため、強誘電体酸化物の結晶組
成が崩れてしまうので、容量絶縁膜の絶縁特性又は強誘
電体酸化物の特性が大きく劣化してしまう。
に層間絶縁膜を介してアルミ配線を形成した後に、半導
体基板に形成されているＭＯＳトランジスタの特性を確
保するために行なわれる水素を含む雰囲気中での熱処
理、又は半導体メモリ装置の微細化に伴うアスペクト比
が高いコンタクトホールにタングステン膜を埋め込むた
めに行なわれるＣＶＤ法において、強誘電体酸化物が還
元性雰囲気、特に水素雰囲気に曝されると、強誘電体酸
化物は還元される。このため、強誘電体酸化物の結晶組
成が崩れてしまうので、容量絶縁膜の絶縁特性又は強誘
電体酸化物の特性が大きく劣化してしまう。
【０００４】そこで、強誘電体キャパシタを形成した後
に、該強誘電体キャパシタに対して水素雰囲気中での熱
処理を施しても、強誘電体キャパシタの容量絶縁膜が水
素に曝されて還元されることがないように、容量絶縁膜
への水素の侵入を防止する水素バリア膜を強誘電体キャ
パシタを覆うように形成する。
に、該強誘電体キャパシタに対して水素雰囲気中での熱
処理を施しても、強誘電体キャパシタの容量絶縁膜が水
素に曝されて還元されることがないように、容量絶縁膜
への水素の侵入を防止する水素バリア膜を強誘電体キャ
パシタを覆うように形成する。
【０００５】ところが、強誘電体キャパシタと該強誘電
体キャパシタの上に形成される層間絶縁膜との間に水素
バリア膜を設ける場合、水平方向からの水素の侵入を遮
断するためには、水素バリア膜の面積を強誘電体キャパ
シタの面積よりも少なくとも数μｍ以上大きくする必要
がある。また、水素バリア膜は層間絶縁膜に埋め込まれ
たコンタクトプラグの上にも形成されるため、コンタク
トプラグをＣＶＤ法により形成されるタングステン膜に
より形成する場合には、水素バリア膜が有する容量絶縁
膜への水素の侵入を防止する効果は低減する。
体キャパシタの上に形成される層間絶縁膜との間に水素
バリア膜を設ける場合、水平方向からの水素の侵入を遮
断するためには、水素バリア膜の面積を強誘電体キャパ
シタの面積よりも少なくとも数μｍ以上大きくする必要
がある。また、水素バリア膜は層間絶縁膜に埋め込まれ
たコンタクトプラグの上にも形成されるため、コンタク
トプラグをＣＶＤ法により形成されるタングステン膜に
より形成する場合には、水素バリア膜が有する容量絶縁
膜への水素の侵入を防止する効果は低減する。
【０００６】特に、近年、強誘電体メモリ装置の微細化
に伴って強誘電体キャパシタの面積の縮小化（１μｍ2
以下）が図られているが、前述の理由により、水素バリ
ア膜により強誘電体キャパシタを覆うだけでは、容量絶
縁膜への水素の侵入を確実に防止することができない。
に伴って強誘電体キャパシタの面積の縮小化（１μｍ2
以下）が図られているが、前述の理由により、水素バリ
ア膜により強誘電体キャパシタを覆うだけでは、容量絶
縁膜への水素の侵入を確実に防止することができない。
【０００７】そこで、特開平１１−１３５７３６号公報
においては、図６に示すような構造を有する強誘電体メ
モリ装置が提案されている。
においては、図６に示すような構造を有する強誘電体メ
モリ装置が提案されている。
【０００８】以下、従来例として、図６に示す強誘電体
メモリ装置について説明する。
メモリ装置について説明する。
【０００９】シリコン基板１０の表面部には、素子分離
領域１１が形成されていると共にソース又はドレインと
なる不純物拡散層１２が形成されている。シリコン基板
１０の上における不純物拡散領域１２同士の間には、ゲ
ート絶縁膜を介してゲート電極１３が形成されており、
これらゲート電極１３及び不純物拡散層１２により電界
効果型トランジスタが構成されている。
領域１１が形成されていると共にソース又はドレインと
なる不純物拡散層１２が形成されている。シリコン基板
１０の上における不純物拡散領域１２同士の間には、ゲ
ート絶縁膜を介してゲート電極１３が形成されており、
これらゲート電極１３及び不純物拡散層１２により電界
効果型トランジスタが構成されている。
【００１０】電界効果型トランジスタ及び素子分離領域
１１の上には第１の層間絶縁膜１４が形成されており、
該第１の層間絶縁膜１４の上における素子分離領域１１
の上方には第１の絶縁性水素バリア膜１５が形成されて
いる。第１の絶縁性水素バリア膜１５の上には、下部電
極１６、強誘電体膜よりなる容量絶縁膜１７及び上部電
極１８から構成される強誘電体キャパシタが形成されて
いる。上部電極１８の上には導電性水素バリア膜１９が
形成され、該導電性水素バリア膜１９の上面、並びに下
部電極１６、容量絶縁膜１７及び上部電極１８の側面を
覆うように第２の絶縁性水素バリア膜２０が形成されて
おり、強誘電体キャパシタは、第１の絶縁性水素バリア
膜１５、導電性水素バリア膜１９及び第２の絶縁性水素
バリア膜２０により完全に覆われている。
１１の上には第１の層間絶縁膜１４が形成されており、
該第１の層間絶縁膜１４の上における素子分離領域１１
の上方には第１の絶縁性水素バリア膜１５が形成されて
いる。第１の絶縁性水素バリア膜１５の上には、下部電
極１６、強誘電体膜よりなる容量絶縁膜１７及び上部電
極１８から構成される強誘電体キャパシタが形成されて
いる。上部電極１８の上には導電性水素バリア膜１９が
形成され、該導電性水素バリア膜１９の上面、並びに下
部電極１６、容量絶縁膜１７及び上部電極１８の側面を
覆うように第２の絶縁性水素バリア膜２０が形成されて
おり、強誘電体キャパシタは、第１の絶縁性水素バリア
膜１５、導電性水素バリア膜１９及び第２の絶縁性水素
バリア膜２０により完全に覆われている。
【００１１】第１の層間絶縁膜１４及び第２の絶縁性水
素バリア膜２０の上には第２の層間絶縁膜２１が形成さ
れている。第２の層間絶縁膜２１の上には金属配線２２
が形成されており、該金属配線２２は、第１の層間絶縁
膜１４及び第２の層間絶縁膜２１に埋め込まれたコンタ
クトプラグ２３と接続している。
素バリア膜２０の上には第２の層間絶縁膜２１が形成さ
れている。第２の層間絶縁膜２１の上には金属配線２２
が形成されており、該金属配線２２は、第１の層間絶縁
膜１４及び第２の層間絶縁膜２１に埋め込まれたコンタ
クトプラグ２３と接続している。
【００１２】
【発明が解決しようとする課題】前述のように、強誘電
体キャパシタは、第１の絶縁性水素バリア膜１５、導電
性水素バリア膜１９及び第２の絶縁性水素バリア膜２０
により完全に覆われているため、容量絶縁膜１７に水素
が侵入する事態は防止できる。
体キャパシタは、第１の絶縁性水素バリア膜１５、導電
性水素バリア膜１９及び第２の絶縁性水素バリア膜２０
により完全に覆われているため、容量絶縁膜１７に水素
が侵入する事態は防止できる。
【００１３】ところが、前記従来の強誘電体メモリ装置
においては、第２の絶縁性水素バリア膜２０をパターニ
ングする際のマスクずれにより、第２の絶縁性水素バリ
ア膜２０の側部が消滅してしまったり、膜厚が薄くなっ
てしまったりする事態が発生する。
においては、第２の絶縁性水素バリア膜２０をパターニ
ングする際のマスクずれにより、第２の絶縁性水素バリ
ア膜２０の側部が消滅してしまったり、膜厚が薄くなっ
てしまったりする事態が発生する。
【００１４】そこで、第２の絶縁性水素バリア膜２０の
膜厚を厚くすると共に、第２の絶縁性水素バリア膜２０
をパターニングするためのマスクのマージンを大きくす
る必要がある。
膜厚を厚くすると共に、第２の絶縁性水素バリア膜２０
をパターニングするためのマスクのマージンを大きくす
る必要がある。
【００１５】このため、強誘電体キャパシタ同士の間隔
を大きくする必要があるので、強誘電体メモリ装置の微
細化が困難になるという問題がある。
を大きくする必要があるので、強誘電体メモリ装置の微
細化が困難になるという問題がある。
【００１６】前記に鑑み、本発明は、強誘電体キャパシ
タの容量絶縁膜に水素が侵入する事態の確実な防止と、
強誘電体メモリ装置の微細化との両立を図ることを目的
とする。
タの容量絶縁膜に水素が侵入する事態の確実な防止と、
強誘電体メモリ装置の微細化との両立を図ることを目的
とする。
【００１７】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る強誘電体メモリ装置は、半導体基板上
の層間絶縁膜の上に順次形成された下部電極、強誘電体
膜よりなる容量絶縁膜及び上部電極を有し、ワード線方
向及びビット線方向に配置された複数の強誘電体キャパ
シタを備えた強誘電体メモリ装置を対象とし、複数の強
誘電体キャパシタのうち、ワード線方向及びビット線方
向のうちの一方向に並ぶ複数の強誘電体キャパシタの下
部電極同士の間には第１の絶縁性水素バリア膜が埋め込
まれており、一方向に並ぶ複数の強誘電体キャパシタの
下部電極、及び第１の絶縁性水素バリア膜の上には、一
方向に並ぶ複数の強誘電体キャパシタに共通の容量絶縁
膜が形成されており、共通の容量絶縁膜の上には、一方
向に並ぶ複数の強誘電体キャパシタに共通の上部電極が
形成されており、共通の上部電極を覆うように第２の絶
縁性水素バリア膜が形成されている。
め、本発明に係る強誘電体メモリ装置は、半導体基板上
の層間絶縁膜の上に順次形成された下部電極、強誘電体
膜よりなる容量絶縁膜及び上部電極を有し、ワード線方
向及びビット線方向に配置された複数の強誘電体キャパ
シタを備えた強誘電体メモリ装置を対象とし、複数の強
誘電体キャパシタのうち、ワード線方向及びビット線方
向のうちの一方向に並ぶ複数の強誘電体キャパシタの下
部電極同士の間には第１の絶縁性水素バリア膜が埋め込
まれており、一方向に並ぶ複数の強誘電体キャパシタの
下部電極、及び第１の絶縁性水素バリア膜の上には、一
方向に並ぶ複数の強誘電体キャパシタに共通の容量絶縁
膜が形成されており、共通の容量絶縁膜の上には、一方
向に並ぶ複数の強誘電体キャパシタに共通の上部電極が
形成されており、共通の上部電極を覆うように第２の絶
縁性水素バリア膜が形成されている。
【００１８】本発明に係る強誘電体メモリ装置による
と、ワード線方向及びビット線方向のうちの一方向に並
ぶ複数の強誘電体キャパシタの下部電極同士の間に第１
の絶縁性水素バリア膜が埋め込まれているため、第１の
絶縁性水素バリア膜における、一方向に並ぶ複数の強誘
電体キャパシタの下部電極同士の間の領域ではパターニ
ングする必要はない。このため、パターニングを行なう
ためのマスクの位置ずれを考慮して、下部電極同士の間
に寸法マージンを確保する必要がないので、強誘電体キ
ャパシタ同士の間隔を狭くして、メモリセルアレイひい
ては強誘電体メモリ装置の面積を低減することができ
る。
と、ワード線方向及びビット線方向のうちの一方向に並
ぶ複数の強誘電体キャパシタの下部電極同士の間に第１
の絶縁性水素バリア膜が埋め込まれているため、第１の
絶縁性水素バリア膜における、一方向に並ぶ複数の強誘
電体キャパシタの下部電極同士の間の領域ではパターニ
ングする必要はない。このため、パターニングを行なう
ためのマスクの位置ずれを考慮して、下部電極同士の間
に寸法マージンを確保する必要がないので、強誘電体キ
ャパシタ同士の間隔を狭くして、メモリセルアレイひい
ては強誘電体メモリ装置の面積を低減することができ
る。
【００１９】また、共通の上部電極を覆うように第２の
絶縁性水素バリア膜が形成されているため、強誘電体キ
ャパシタを形成した後において水素雰囲気中での熱処理
が施された場合、強誘電体キャパシタの容量絶縁膜に対
して上方から侵入する水素を防止できるので、容量絶縁
膜を構成する強誘電体膜の還元を防止することができ
る。
絶縁性水素バリア膜が形成されているため、強誘電体キ
ャパシタを形成した後において水素雰囲気中での熱処理
が施された場合、強誘電体キャパシタの容量絶縁膜に対
して上方から侵入する水素を防止できるので、容量絶縁
膜を構成する強誘電体膜の還元を防止することができ
る。
【００２０】本発明に係る強誘電体メモリ装置におい
て、第２の絶縁性水素バリア膜は、一方向に並ぶ複数の
強誘電体キャパシタよりなるキャパシタ列毎に分離して
形成されていることが好ましい。
て、第２の絶縁性水素バリア膜は、一方向に並ぶ複数の
強誘電体キャパシタよりなるキャパシタ列毎に分離して
形成されていることが好ましい。
【００２１】このようにすると、第２の絶縁性水素バリ
ア膜における、一方向に並ぶ複数の強誘電体キャパシタ
の下部電極同士の間の領域においてもパターニングする
必要がなくなるため、パターニングを行なうためのマス
クの位置ずれを考慮して、下部電極同士の間に寸法マー
ジンを確保する必要がないので、強誘電体キャパシタ同
士の間隔を狭くして、メモリセルアレイひいては強誘電
体メモリ装置の面積を低減することができる。
ア膜における、一方向に並ぶ複数の強誘電体キャパシタ
の下部電極同士の間の領域においてもパターニングする
必要がなくなるため、パターニングを行なうためのマス
クの位置ずれを考慮して、下部電極同士の間に寸法マー
ジンを確保する必要がないので、強誘電体キャパシタ同
士の間隔を狭くして、メモリセルアレイひいては強誘電
体メモリ装置の面積を低減することができる。
【００２２】本発明に係る強誘電体メモリ装置におい
て、第２の絶縁性水素バリア膜は、一方向に並ぶ複数の
強誘電体キャパシタよりなるキャパシタ列のうち、ワー
ド線方向及びビット線方向のうちの他方向に隣り合う一
対のキャパシタ列を覆うように形成されていることが好
ましい。
て、第２の絶縁性水素バリア膜は、一方向に並ぶ複数の
強誘電体キャパシタよりなるキャパシタ列のうち、ワー
ド線方向及びビット線方向のうちの他方向に隣り合う一
対のキャパシタ列を覆うように形成されていることが好
ましい。
【００２３】このようにすると、第２の絶縁性水素バリ
ア膜における、一方向に並ぶ複数の強誘電体キャパシタ
よりなる一対のキャパシタ列同士の間において寸法マー
ジンを確保する必要がないので、一対のキャパシタ列同
士の間隔を狭くして、メモリセルアレイひいては強誘電
体メモリ装置の面積を低減することができる。また、強
誘電体メモリ装置の選択用トランジスタの近傍に、水素
バリア膜が形成されていない領域が存在するため、金属
配線を形成した後にトランジスタの特性を回復するため
に行なう水素雰囲気中での熱処理において、水素が選択
トランジスタに拡散するための経路を確保することがで
きる。
ア膜における、一方向に並ぶ複数の強誘電体キャパシタ
よりなる一対のキャパシタ列同士の間において寸法マー
ジンを確保する必要がないので、一対のキャパシタ列同
士の間隔を狭くして、メモリセルアレイひいては強誘電
体メモリ装置の面積を低減することができる。また、強
誘電体メモリ装置の選択用トランジスタの近傍に、水素
バリア膜が形成されていない領域が存在するため、金属
配線を形成した後にトランジスタの特性を回復するため
に行なう水素雰囲気中での熱処理において、水素が選択
トランジスタに拡散するための経路を確保することがで
きる。
【００２４】本発明に係る強誘電体メモリ装置におい
て、層間絶縁膜に形成されているコンタクトプラグと下
部電極との間に導電性水素バリア膜が形成されているこ
とが好ましい。
て、層間絶縁膜に形成されているコンタクトプラグと下
部電極との間に導電性水素バリア膜が形成されているこ
とが好ましい。
【００２５】このようにすると、強誘電体キャパシタを
形成した後において水素雰囲気中での熱処理が施された
場合、強誘電体キャパシタの容量絶縁膜に対して下方か
ら侵入する水素を防止できるので、容量絶縁膜を構成す
る強誘電体膜の還元を防止することができる。
形成した後において水素雰囲気中での熱処理が施された
場合、強誘電体キャパシタの容量絶縁膜に対して下方か
ら侵入する水素を防止できるので、容量絶縁膜を構成す
る強誘電体膜の還元を防止することができる。
【００２６】本発明に係る強誘電体メモリ装置が、導電
性水素バリア膜を備えている場合、一方向に並ぶ複数の
強誘電体キャパシタよりなるキャパシタ列は、導電性水
素バリア膜、第１の絶縁性水素バリア膜及び第２の絶縁
性水素バリア膜によって完全に覆われていることが好ま
しい。
性水素バリア膜を備えている場合、一方向に並ぶ複数の
強誘電体キャパシタよりなるキャパシタ列は、導電性水
素バリア膜、第１の絶縁性水素バリア膜及び第２の絶縁
性水素バリア膜によって完全に覆われていることが好ま
しい。
【００２７】このようにすると、強誘電体キャパシタを
形成した後において水素雰囲気中での熱処理が施されて
も、強誘電体キャパシタの容量絶縁膜に水素が侵入する
事態を確実に防止できるため、容量絶縁膜を構成する強
誘電体膜の還元が防止されるので、容量絶縁膜の特性の
劣化を確実に防止することができる。
形成した後において水素雰囲気中での熱処理が施されて
も、強誘電体キャパシタの容量絶縁膜に水素が侵入する
事態を確実に防止できるため、容量絶縁膜を構成する強
誘電体膜の還元が防止されるので、容量絶縁膜の特性の
劣化を確実に防止することができる。
【００２８】本発明に係る強誘電体メモリ装置におい
て、共通の上部電極と第２の絶縁性水素バリア膜との間
に、共通の上部電極の周縁部に形成される段差を緩和す
る段差緩和膜が形成されていることが好ましい。
て、共通の上部電極と第２の絶縁性水素バリア膜との間
に、共通の上部電極の周縁部に形成される段差を緩和す
る段差緩和膜が形成されていることが好ましい。
【００２９】このようにすると、パターニングされた上
部電極の周端部に形成される角張った段差が緩和される
ため、第２の絶縁性水素バリア膜の上部電極の周端部に
おけるカバレッジを向上させることができる。
部電極の周端部に形成される角張った段差が緩和される
ため、第２の絶縁性水素バリア膜の上部電極の周端部に
おけるカバレッジを向上させることができる。
【００３０】本発明に係る強誘電体メモリ装置におい
て、第１の絶縁性水素バリア膜としては、Ｓｉ3Ｎ4膜、
ＳｉＯＮ膜、Ａｌ2Ｏ3膜、ＴｉＯ2 膜、又はＴｉとＡｌ
との合金の酸化物膜若しくは酸窒化物膜を用いることが
できる。
て、第１の絶縁性水素バリア膜としては、Ｓｉ3Ｎ4膜、
ＳｉＯＮ膜、Ａｌ2Ｏ3膜、ＴｉＯ2 膜、又はＴｉとＡｌ
との合金の酸化物膜若しくは酸窒化物膜を用いることが
できる。
【００３１】本発明に係る強誘電体メモリ装置におい
て、第２の絶縁性水素バリア膜としては、Ｓｉ3Ｎ4膜、
ＳｉＯＮ膜、Ａｌ2Ｏ3膜、ＴｉＯ2 膜、ＴｉＮ膜若しく
はＴｉとＡｌとの合金膜、又はＴｉとＡｌとの合金の酸
化物膜、窒化物膜若しくは酸窒化物膜を用いることがで
きる。
て、第２の絶縁性水素バリア膜としては、Ｓｉ3Ｎ4膜、
ＳｉＯＮ膜、Ａｌ2Ｏ3膜、ＴｉＯ2 膜、ＴｉＮ膜若しく
はＴｉとＡｌとの合金膜、又はＴｉとＡｌとの合金の酸
化物膜、窒化物膜若しくは酸窒化物膜を用いることがで
きる。
【００３２】本発明に係る強誘電体メモリ装置におい
て、導電性水素バリア膜としては、ＴｉとＡｌとの合金
膜、ＴｉとＡｌとの合金の窒化物膜若しくは酸窒化物
膜、又はＴｉＮ膜を用いることができる。
て、導電性水素バリア膜としては、ＴｉとＡｌとの合金
膜、ＴｉとＡｌとの合金の窒化物膜若しくは酸窒化物
膜、又はＴｉＮ膜を用いることができる。
【００３３】本発明に係る強誘電体メモリ装置の製造方
法は、半導体基板上の層間絶縁膜の上に順次形成された
下部電極、強誘電体膜よりなる容量絶縁膜及び上部電極
を有し、ワード線方向及びビット線方向に配置された複
数の強誘電体キャパシタを備えた強誘電体メモリ装置の
製造方法を対象とし、層間絶縁膜の上に、複数の強誘電
体キャパシタの下部電極を形成する工程と、層間絶縁膜
及び下部電極の上に第１の絶縁性水素バリア膜を堆積し
た後、該第１の絶縁性水素バリア膜を平坦化して、複数
の強誘電体キャパシタのうち、ワード線方向及びビット
線方向のうちの一方向に並ぶ複数の強誘電体キャパシタ
の下部電極同士の間に第１の絶縁性水素バリア膜を埋め
込む工程と、一方向に並ぶ複数の強誘電体キャパシタの
下部電極、及び第１の絶縁性水素バリア膜の上に、一方
向に並ぶ複数の強誘電体キャパシタに共通の容量絶縁膜
を形成する工程と、共通の容量絶縁膜の上に、一方向に
並ぶ複数の強誘電体キャパシタに共通の上部電極を形成
する工程と、共通の上部電極の上に、共通の上部電極を
覆うように第２の絶縁性水素バリア膜を形成する工程と
を備えている。
法は、半導体基板上の層間絶縁膜の上に順次形成された
下部電極、強誘電体膜よりなる容量絶縁膜及び上部電極
を有し、ワード線方向及びビット線方向に配置された複
数の強誘電体キャパシタを備えた強誘電体メモリ装置の
製造方法を対象とし、層間絶縁膜の上に、複数の強誘電
体キャパシタの下部電極を形成する工程と、層間絶縁膜
及び下部電極の上に第１の絶縁性水素バリア膜を堆積し
た後、該第１の絶縁性水素バリア膜を平坦化して、複数
の強誘電体キャパシタのうち、ワード線方向及びビット
線方向のうちの一方向に並ぶ複数の強誘電体キャパシタ
の下部電極同士の間に第１の絶縁性水素バリア膜を埋め
込む工程と、一方向に並ぶ複数の強誘電体キャパシタの
下部電極、及び第１の絶縁性水素バリア膜の上に、一方
向に並ぶ複数の強誘電体キャパシタに共通の容量絶縁膜
を形成する工程と、共通の容量絶縁膜の上に、一方向に
並ぶ複数の強誘電体キャパシタに共通の上部電極を形成
する工程と、共通の上部電極の上に、共通の上部電極を
覆うように第２の絶縁性水素バリア膜を形成する工程と
を備えている。
【００３４】本発明に係る強誘電体メモリ装置の製造方
法によると、一方向に並ぶ複数の強誘電体キャパシタの
下部電極同士の間に第１の絶縁性水素バリア膜が埋め込
まれているため、第１の絶縁性水素バリア膜における、
一方向に並ぶ複数の強誘電体キャパシタの下部電極同士
の間の領域ではパターニングする必要はない。このた
め、パターニングを行なうためのマスクの位置ずれを考
慮して、下部電極同士の間に寸法マージンを確保する必
要がないので、強誘電体キャパシタ同士の間隔を狭くし
て、メモリセルアレイひいては強誘電体メモリ装置の面
積を低減することができる。
法によると、一方向に並ぶ複数の強誘電体キャパシタの
下部電極同士の間に第１の絶縁性水素バリア膜が埋め込
まれているため、第１の絶縁性水素バリア膜における、
一方向に並ぶ複数の強誘電体キャパシタの下部電極同士
の間の領域ではパターニングする必要はない。このた
め、パターニングを行なうためのマスクの位置ずれを考
慮して、下部電極同士の間に寸法マージンを確保する必
要がないので、強誘電体キャパシタ同士の間隔を狭くし
て、メモリセルアレイひいては強誘電体メモリ装置の面
積を低減することができる。
【００３５】また、共通の上部電極を覆うように第２の
絶縁性水素バリア膜を形成する工程を備えているため、
強誘電体キャパシタを形成した後において水素雰囲気中
での熱処理が施された場合、強誘電体キャパシタの容量
絶縁膜に対して上方から侵入する水素を防止できるの
で、容量絶縁膜を構成する強誘電体膜の還元を防止する
ことができる。
絶縁性水素バリア膜を形成する工程を備えているため、
強誘電体キャパシタを形成した後において水素雰囲気中
での熱処理が施された場合、強誘電体キャパシタの容量
絶縁膜に対して上方から侵入する水素を防止できるの
で、容量絶縁膜を構成する強誘電体膜の還元を防止する
ことができる。
【００３６】本発明に係る強誘電体メモリ装置の製造方
法において、第２の絶縁性水素バリア膜は、一方向に並
ぶ複数の強誘電体キャパシタよりなるキャパシタ列毎に
分離して形成されていることが好ましい。
法において、第２の絶縁性水素バリア膜は、一方向に並
ぶ複数の強誘電体キャパシタよりなるキャパシタ列毎に
分離して形成されていることが好ましい。
【００３７】このようにすると、第２の絶縁性水素バリ
ア膜における、一方向に並ぶ複数の強誘電体キャパシタ
の下部電極同士の間の領域においてもパターニングする
必要がなくなるため、パターニングを行なうためのマス
クの位置ずれを考慮して、下部電極同士の間に寸法マー
ジンを確保する必要がないので、強誘電体キャパシタ同
士の間隔を狭くして、メモリセルアレイひいては強誘電
体メモリ装置の面積を低減することができる。
ア膜における、一方向に並ぶ複数の強誘電体キャパシタ
の下部電極同士の間の領域においてもパターニングする
必要がなくなるため、パターニングを行なうためのマス
クの位置ずれを考慮して、下部電極同士の間に寸法マー
ジンを確保する必要がないので、強誘電体キャパシタ同
士の間隔を狭くして、メモリセルアレイひいては強誘電
体メモリ装置の面積を低減することができる。
【００３８】本発明に係る強誘電体メモリ装置の製造方
法において、第２の絶縁性水素バリア膜は、一方向に並
ぶ複数の強誘電体キャパシタよりなるキャパシタ列のう
ち、ワード線方向及びビット線方向のうちの他方向に隣
り合う一対のキャパシタ列を覆うように形成されている
ことが好ましい。
法において、第２の絶縁性水素バリア膜は、一方向に並
ぶ複数の強誘電体キャパシタよりなるキャパシタ列のう
ち、ワード線方向及びビット線方向のうちの他方向に隣
り合う一対のキャパシタ列を覆うように形成されている
ことが好ましい。
【００３９】このようにすると、第２の絶縁性水素バリ
ア膜における、一方向に並ぶ複数の強誘電体キャパシタ
よりなる一対のキャパシタ列同士の間において寸法マー
ジンを確保する必要がないので、一対のキャパシタ列同
士の間隔を狭くして、メモリセルアレイひいては強誘電
体メモリ装置の面積を低減することができる。また、強
誘電体メモリ装置の選択用トランジスタの近傍に、水素
バリア膜が形成されていない領域が存在するため、金属
配線を形成した後にトランジスタの特性を回復するため
に行なう水素雰囲気中での熱処理において、水素が選択
トランジスタに拡散するための経路を確保することがで
きる。
ア膜における、一方向に並ぶ複数の強誘電体キャパシタ
よりなる一対のキャパシタ列同士の間において寸法マー
ジンを確保する必要がないので、一対のキャパシタ列同
士の間隔を狭くして、メモリセルアレイひいては強誘電
体メモリ装置の面積を低減することができる。また、強
誘電体メモリ装置の選択用トランジスタの近傍に、水素
バリア膜が形成されていない領域が存在するため、金属
配線を形成した後にトランジスタの特性を回復するため
に行なう水素雰囲気中での熱処理において、水素が選択
トランジスタに拡散するための経路を確保することがで
きる。
【００４０】本発明に係る強誘電体メモリ装置の製造方
法は、下部電極を形成する工程よりも前に、層間絶縁膜
に形成されているコンタクトプラグと下部電極との間に
介在する導電性水素バリア膜を形成する工程をさらに備
えていることが好ましい。
法は、下部電極を形成する工程よりも前に、層間絶縁膜
に形成されているコンタクトプラグと下部電極との間に
介在する導電性水素バリア膜を形成する工程をさらに備
えていることが好ましい。
【００４１】このようにすると、強誘電体キャパシタを
形成した後において水素雰囲気中での熱処理が施された
場合、強誘電体キャパシタの容量絶縁膜に対して下方か
ら侵入する水素を防止できるので、容量絶縁膜を構成す
る強誘電体膜の還元を防止することができる。
形成した後において水素雰囲気中での熱処理が施された
場合、強誘電体キャパシタの容量絶縁膜に対して下方か
ら侵入する水素を防止できるので、容量絶縁膜を構成す
る強誘電体膜の還元を防止することができる。
【００４２】本発明に係る強誘電体メモリ装置の製造方
法が、導電性水素バリア膜を形成する工程を備えている
場合、一方向に並ぶ複数の強誘電体キャパシタよりなる
キャパシタ列は、導電性水素バリア膜、第１の絶縁性水
素バリア膜及び第２の絶縁性水素バリア膜によって完全
に覆われていることが好ましい。
法が、導電性水素バリア膜を形成する工程を備えている
場合、一方向に並ぶ複数の強誘電体キャパシタよりなる
キャパシタ列は、導電性水素バリア膜、第１の絶縁性水
素バリア膜及び第２の絶縁性水素バリア膜によって完全
に覆われていることが好ましい。
【００４３】このようにすると、強誘電体キャパシタを
形成した後において水素雰囲気中での熱処理が施されて
も、強誘電体キャパシタの容量絶縁膜に水素が侵入する
事態を確実に防止できるため、容量絶縁膜を構成する強
誘電体膜の還元が防止されるので、容量絶縁膜の特性の
劣化を確実に防止することができる。
形成した後において水素雰囲気中での熱処理が施されて
も、強誘電体キャパシタの容量絶縁膜に水素が侵入する
事態を確実に防止できるため、容量絶縁膜を構成する強
誘電体膜の還元が防止されるので、容量絶縁膜の特性の
劣化を確実に防止することができる。
【００４４】本発明に係る強誘電体メモリ装置の製造方
法は、共通の上部電極を形成する工程と第２の絶縁性水
素バリア膜を形成する工程との間に、共通の上部電極と
第２の絶縁性水素バリア膜との間に介在し、共通の上部
電極の周縁部に形成される段差を緩和する段差緩和膜を
形成する工程をさらに備えていることが好ましい。
法は、共通の上部電極を形成する工程と第２の絶縁性水
素バリア膜を形成する工程との間に、共通の上部電極と
第２の絶縁性水素バリア膜との間に介在し、共通の上部
電極の周縁部に形成される段差を緩和する段差緩和膜を
形成する工程をさらに備えていることが好ましい。
【００４５】このようにすると、パターニングされた上
部電極の周端部に形成される角張った段差が緩和される
ので、第２の絶縁性水素バリア膜の上部電極の周端部に
おけるカバレッジを向上させることができる。
部電極の周端部に形成される角張った段差が緩和される
ので、第２の絶縁性水素バリア膜の上部電極の周端部に
おけるカバレッジを向上させることができる。
【００４６】本発明に係る強誘電体メモリ装置の製造方
法において、第１の絶縁性水素バリア膜としては、Ｓｉ
3Ｎ4膜、ＳｉＯＮ膜、Ａｌ2Ｏ3膜、ＴｉＯ2 膜、又はＴ
ｉとＡｌとの合金の酸化物膜若しくは酸窒化物膜を用い
ることができる。
法において、第１の絶縁性水素バリア膜としては、Ｓｉ
3Ｎ4膜、ＳｉＯＮ膜、Ａｌ2Ｏ3膜、ＴｉＯ2 膜、又はＴ
ｉとＡｌとの合金の酸化物膜若しくは酸窒化物膜を用い
ることができる。
【００４７】本発明に係る強誘電体メモリ装置の製造方
法において、第２の絶縁性水素バリア膜としては、Ｓｉ
3Ｎ4膜、ＳｉＯＮ膜、Ａｌ2Ｏ3膜、ＴｉＯ2 膜、ＴｉＮ
膜若しくはＴｉとＡｌとの合金膜、又はＴｉとＡｌとの
合金の酸化物膜、窒化物膜若しくは酸窒化物膜を用いる
ことができる。
法において、第２の絶縁性水素バリア膜としては、Ｓｉ
3Ｎ4膜、ＳｉＯＮ膜、Ａｌ2Ｏ3膜、ＴｉＯ2 膜、ＴｉＮ
膜若しくはＴｉとＡｌとの合金膜、又はＴｉとＡｌとの
合金の酸化物膜、窒化物膜若しくは酸窒化物膜を用いる
ことができる。
【００４８】本発明に係る強誘電体メモリ装置の製造方
法において、導電性水素バリア膜は、ＴｉとＡｌとの合
金膜、ＴｉとＡｌとの合金の窒化物膜若しくは酸窒化物
膜、又はＴｉＮ膜を用いることができる。
法において、導電性水素バリア膜は、ＴｉとＡｌとの合
金膜、ＴｉとＡｌとの合金の窒化物膜若しくは酸窒化物
膜、又はＴｉＮ膜を用いることができる。
【００４９】
【発明の実施の形態】以下、本発明の一実施形態に係る
強誘電体メモリ装置の構造について、図１及び図２を参
照しながら説明する。
強誘電体メモリ装置の構造について、図１及び図２を参
照しながら説明する。
【００５０】本発明の一実施形態に係る強誘電体メモリ
装置は、ワード線方向及びビット線方向にマトリックス
状に配置された複数のメモリセルよりなるメモリセルア
レイを備えている。図１は強誘電体メモリ装置における
ワード線に平行な面の断面構造を示し、図２は強誘電体
メモリ装置におけるビット線に平行な面の断面構造を示
している。
装置は、ワード線方向及びビット線方向にマトリックス
状に配置された複数のメモリセルよりなるメモリセルア
レイを備えている。図１は強誘電体メモリ装置における
ワード線に平行な面の断面構造を示し、図２は強誘電体
メモリ装置におけるビット線に平行な面の断面構造を示
している。
【００５１】図１及び図２に示すように、シリコンより
なる半導体基板１００の表面部には素子分離領域１０１
が形成されており、半導体基板１００上における素子分
離領域１０１により囲まれた領域には、ゲート絶縁膜を
介してゲート電極１０２が形成されている。半導体基板
１００の表面部におけるゲート電極１０２の両側には、
ソース又はドレインとなる第１の高濃度不純物拡散層１
０３Ａ、１０３Ｂが形成されており、ゲート電極１０２
及び第１の不純物拡散層１０３Ａ、１０３Ｂによって電
界効果型トランジスタが構成されている。尚、半導体基
板１００の表面部におけるメモリセルアレイの周縁部に
は、第２の高濃度不純物拡散層１０４が形成されてい
る。
なる半導体基板１００の表面部には素子分離領域１０１
が形成されており、半導体基板１００上における素子分
離領域１０１により囲まれた領域には、ゲート絶縁膜を
介してゲート電極１０２が形成されている。半導体基板
１００の表面部におけるゲート電極１０２の両側には、
ソース又はドレインとなる第１の高濃度不純物拡散層１
０３Ａ、１０３Ｂが形成されており、ゲート電極１０２
及び第１の不純物拡散層１０３Ａ、１０３Ｂによって電
界効果型トランジスタが構成されている。尚、半導体基
板１００の表面部におけるメモリセルアレイの周縁部に
は、第２の高濃度不純物拡散層１０４が形成されてい
る。
【００５２】半導体基板１００の上には、電界効果型ト
ランジスタを覆うように第１の層間絶縁膜１０５が形成
されている。第１の層間絶縁膜１０５には、第１のコン
タクトプラグ１０６及び第２のコンタクトプラグ１０７
がそれぞれ埋め込まれており、第１のコンタクトプラグ
１０６の下端は第１の高濃度不純物拡散層１０３Ａに接
続されていると共に、第２のコンタクトプラグ１０７の
下端は第２の高濃度不純物拡散層１０４に接続されてい
る。
ランジスタを覆うように第１の層間絶縁膜１０５が形成
されている。第１の層間絶縁膜１０５には、第１のコン
タクトプラグ１０６及び第２のコンタクトプラグ１０７
がそれぞれ埋め込まれており、第１のコンタクトプラグ
１０６の下端は第１の高濃度不純物拡散層１０３Ａに接
続されていると共に、第２のコンタクトプラグ１０７の
下端は第２の高濃度不純物拡散層１０４に接続されてい
る。
【００５３】第１の層間絶縁膜１０５の上には、第１の
コンタクトプラグ１０６の上端又は第２のコンタクトプ
ラグ１０７の上端と接続するように導電性水素バリア膜
１０８がそれぞれ形成されており、第１のコンタクトプ
ラグ１０６の上に位置する導電性水素バリア膜１０８の
上には下部電極１０９が形成されていると共に、第２の
コンタクトプラグ１０７の上に位置する導電性水素バリ
ア膜１０８の上には上部電極中継部１１０が形成されて
いる。
コンタクトプラグ１０６の上端又は第２のコンタクトプ
ラグ１０７の上端と接続するように導電性水素バリア膜
１０８がそれぞれ形成されており、第１のコンタクトプ
ラグ１０６の上に位置する導電性水素バリア膜１０８の
上には下部電極１０９が形成されていると共に、第２の
コンタクトプラグ１０７の上に位置する導電性水素バリ
ア膜１０８の上には上部電極中継部１１０が形成されて
いる。
【００５４】第１の層間絶縁膜１０５の上には、下部電
極１０９及び上部電極中継部１１０を取り囲むように第
１の絶縁性水素バリア膜１１１が形成されており、下部
電極１０９の上面、上部電極中継部１１０の上面及び第
１の絶縁性水素バリア膜１１１の上面は、ほぼ面一に形
成されている。本実施形態においては、図１に示すよう
に、ワード線方向に並ぶ下部電極１０９同士の間には第
１の絶縁性水素バリア膜１１１が隙間なく埋め込まれて
いるが、図２に示すように、ビット線方向に並ぶ下部電
極１０９同士の間に形成されている第１の絶縁性水素バ
リア膜１１１同士の間には隙間が形成されている。
極１０９及び上部電極中継部１１０を取り囲むように第
１の絶縁性水素バリア膜１１１が形成されており、下部
電極１０９の上面、上部電極中継部１１０の上面及び第
１の絶縁性水素バリア膜１１１の上面は、ほぼ面一に形
成されている。本実施形態においては、図１に示すよう
に、ワード線方向に並ぶ下部電極１０９同士の間には第
１の絶縁性水素バリア膜１１１が隙間なく埋め込まれて
いるが、図２に示すように、ビット線方向に並ぶ下部電
極１０９同士の間に形成されている第１の絶縁性水素バ
リア膜１１１同士の間には隙間が形成されている。
【００５５】ワード線方向に並ぶ下部電極１０９及び第
１の絶縁性水素バリア膜１１１の上には、強誘電体膜よ
りなり、ワード線方向に並ぶ強誘電体キャパシタに共通
の容量絶縁膜１１２が形成されており、該容量絶縁膜１
１２における上部電極中継部１１０の上には開口部が形
成されている。容量絶縁膜１１２の上には、ワード線方
向に並ぶ強誘電体キャパシタに共通の上部電極１１３が
形成されており、該上部電極１１３は容量絶縁膜の開口
部を介して上部電極中継部１１０と接続している。以上
説明した、下部電極１０９、容量絶縁膜１１２及び上部
電極１１３によって強誘電体キャパシタが構成されてい
ると共に、容量絶縁膜１１２及び上部電極１１３は、ワ
ード線方向に並ぶ複数の強誘電体キャパシタよりなるキ
ャパシタ列に共通に設けられている。
１の絶縁性水素バリア膜１１１の上には、強誘電体膜よ
りなり、ワード線方向に並ぶ強誘電体キャパシタに共通
の容量絶縁膜１１２が形成されており、該容量絶縁膜１
１２における上部電極中継部１１０の上には開口部が形
成されている。容量絶縁膜１１２の上には、ワード線方
向に並ぶ強誘電体キャパシタに共通の上部電極１１３が
形成されており、該上部電極１１３は容量絶縁膜の開口
部を介して上部電極中継部１１０と接続している。以上
説明した、下部電極１０９、容量絶縁膜１１２及び上部
電極１１３によって強誘電体キャパシタが構成されてい
ると共に、容量絶縁膜１１２及び上部電極１１３は、ワ
ード線方向に並ぶ複数の強誘電体キャパシタよりなるキ
ャパシタ列に共通に設けられている。
【００５６】上部電極１１３の上には、段差緩和膜１１
４を介して第２の絶縁性水素バリア膜１１５が形成され
ており、該第２の絶縁性水素バリア膜１１５の周縁部は
第１の絶縁性水素バリア膜１１１の上面と接続してい
る。これによって、ワード線方向に並ぶ複数の強誘電体
キャパシタよりなるキャパシタ列は、導電性水素バリア
膜１０８、第１の絶縁性水素バリア膜１１１及び第２の
絶縁性水素バリア膜１１５によって完全に覆われてい
る。
４を介して第２の絶縁性水素バリア膜１１５が形成され
ており、該第２の絶縁性水素バリア膜１１５の周縁部は
第１の絶縁性水素バリア膜１１１の上面と接続してい
る。これによって、ワード線方向に並ぶ複数の強誘電体
キャパシタよりなるキャパシタ列は、導電性水素バリア
膜１０８、第１の絶縁性水素バリア膜１１１及び第２の
絶縁性水素バリア膜１１５によって完全に覆われてい
る。
【００５７】第１の層間絶縁膜１０５の上には、第２の
絶縁性水素バリア膜１１５を覆うように第２の層間絶縁
膜１１６が形成され、該第２の層間絶縁膜１１６の上に
は第１の金属配線１１７及び第２の金属配線１１８が形
成されている。第１の金属配線１１７と第１の高濃度不
純物拡散層１０３Ｂとは、第１の層間絶縁膜１０５及び
第２の層間絶縁膜１１６に埋め込まれた第３のコンタク
トプラグ１１９によって接続されていると共に、第２の
金属配線１１８と第２の高濃度不純物拡散層１０４とは
第１の層間絶縁膜１０５及び第２の層間絶縁膜１１６に
埋め込まれた第４のコンタクトプラグ１２０によって接
続されている。
絶縁性水素バリア膜１１５を覆うように第２の層間絶縁
膜１１６が形成され、該第２の層間絶縁膜１１６の上に
は第１の金属配線１１７及び第２の金属配線１１８が形
成されている。第１の金属配線１１７と第１の高濃度不
純物拡散層１０３Ｂとは、第１の層間絶縁膜１０５及び
第２の層間絶縁膜１１６に埋め込まれた第３のコンタク
トプラグ１１９によって接続されていると共に、第２の
金属配線１１８と第２の高濃度不純物拡散層１０４とは
第１の層間絶縁膜１０５及び第２の層間絶縁膜１１６に
埋め込まれた第４のコンタクトプラグ１２０によって接
続されている。
【００５８】本発明の一実施形態に係る強誘電体メモリ
装置によると、ワード線方向に並ぶ複数の強誘電体キャ
パシタの下部電極１０９同士の間には第１の絶縁性水素
バリア膜１１１が埋め込まれている構造であって、第１
の絶縁性水素バリア膜１１１における、ワード線方向に
並ぶ複数の強誘電体キャパシタの下部電極１０９同士の
間の領域ではパターニングする必要はない。このため、
パターニングを行なうためのマスクの位置ずれを考慮し
て、下部電極１０９同士の間に寸法マージンを確保する
必要がないので、強誘電体キャパシタ同士の間隔を狭く
してメモリセルアレイの面積を低減することができる。
装置によると、ワード線方向に並ぶ複数の強誘電体キャ
パシタの下部電極１０９同士の間には第１の絶縁性水素
バリア膜１１１が埋め込まれている構造であって、第１
の絶縁性水素バリア膜１１１における、ワード線方向に
並ぶ複数の強誘電体キャパシタの下部電極１０９同士の
間の領域ではパターニングする必要はない。このため、
パターニングを行なうためのマスクの位置ずれを考慮し
て、下部電極１０９同士の間に寸法マージンを確保する
必要がないので、強誘電体キャパシタ同士の間隔を狭く
してメモリセルアレイの面積を低減することができる。
【００５９】また、ワード線方向に並ぶ複数の強誘電体
キャパシタよりなるキャパシタ列は、導電性水素バリア
膜１０８、第１の絶縁性水素バリア膜１１１及び第２の
絶縁性水素バリア膜１１５によって完全に覆われている
ため、強誘電体キャパシタを形成した後において水素雰
囲気中での熱処理が施されても、強誘電体キャパシタの
容量絶縁膜１１２に水素が侵入する事態を確実に防止す
ることができる。このため、容量絶縁膜１１２を構成す
る強誘電体膜の還元が防止されるので、容量絶縁膜１１
２の特性の劣化を防止することができる。
キャパシタよりなるキャパシタ列は、導電性水素バリア
膜１０８、第１の絶縁性水素バリア膜１１１及び第２の
絶縁性水素バリア膜１１５によって完全に覆われている
ため、強誘電体キャパシタを形成した後において水素雰
囲気中での熱処理が施されても、強誘電体キャパシタの
容量絶縁膜１１２に水素が侵入する事態を確実に防止す
ることができる。このため、容量絶縁膜１１２を構成す
る強誘電体膜の還元が防止されるので、容量絶縁膜１１
２の特性の劣化を防止することができる。
【００６０】以下、本発明の一実施形態の変形例に係る
強誘電体メモリ装置について、図３を参照しながら説明
する。尚、該変形例においては、本発明の一実施形態と
共通する部材については同一の符号を付すことにより、
説明を省略する。
強誘電体メモリ装置について、図３を参照しながら説明
する。尚、該変形例においては、本発明の一実施形態と
共通する部材については同一の符号を付すことにより、
説明を省略する。
【００６１】本発明の一実施形態においては、図２に示
すように、ワード線方向に並ぶ強誘電体キャパシタより
なるキャパシタ列同士の間には隙間が形成されており、
該隙間に第２の層間絶縁膜１１６が埋め込まれている構
造であったが、変形例においては、第３のコンタクトプ
ラグ１１９を介することなくビット線方向に隣り合う一
対のキャパシタ列同士の間には隙間が形成されておら
ず、該一対のキャパシタ列同士の間においては、第１の
絶縁性水素バリア膜１１１、段差緩和膜１１４及び第２
の絶縁性水素バリア膜１１５は連続している。
すように、ワード線方向に並ぶ強誘電体キャパシタより
なるキャパシタ列同士の間には隙間が形成されており、
該隙間に第２の層間絶縁膜１１６が埋め込まれている構
造であったが、変形例においては、第３のコンタクトプ
ラグ１１９を介することなくビット線方向に隣り合う一
対のキャパシタ列同士の間には隙間が形成されておら
ず、該一対のキャパシタ列同士の間においては、第１の
絶縁性水素バリア膜１１１、段差緩和膜１１４及び第２
の絶縁性水素バリア膜１１５は連続している。
【００６２】本発明の一実施形態の変形例に係る強誘電
体メモリ装置によると、第１の絶縁性水素バリア膜１１
１における、ビット線方向に隣り合う強誘電体キャパシ
タの下部電極１０９同士の間においてもパターニングす
る必要はない。このため、ビット線方向に隣り合う下部
電極１０９同士の間隔をも小さくしてメモリセルアレイ
の面積を一層低減することができる。
体メモリ装置によると、第１の絶縁性水素バリア膜１１
１における、ビット線方向に隣り合う強誘電体キャパシ
タの下部電極１０９同士の間においてもパターニングす
る必要はない。このため、ビット線方向に隣り合う下部
電極１０９同士の間隔をも小さくしてメモリセルアレイ
の面積を一層低減することができる。
【００６３】また、強誘電体メモリ装置の選択用トラン
ジスタの近傍に、水素バリア膜が形成されていない領域
が存在するため、金属配線を形成した後にトランジスタ
の特性を回復するために行なう水素雰囲気中での熱処理
において、水素が選択トランジスタに拡散するための経
路を確保することができる。特に、強誘電体キャパシタ
をトランジスタの上に形成するスタック型強誘電体メモ
リ装置の場合、水素が選択トランジスタに拡散するため
の経路をトランジスタ形成領域の近傍に設けることが可
能となる。このため、金属配線を形成した後にトランジ
スタの特性を回復するために行なう水素雰囲気中での熱
処理において、水素が選択トランジスタに拡散するため
の経路を確実に確保できるので、トランジスタの特性確
保をも実現できる。
ジスタの近傍に、水素バリア膜が形成されていない領域
が存在するため、金属配線を形成した後にトランジスタ
の特性を回復するために行なう水素雰囲気中での熱処理
において、水素が選択トランジスタに拡散するための経
路を確保することができる。特に、強誘電体キャパシタ
をトランジスタの上に形成するスタック型強誘電体メモ
リ装置の場合、水素が選択トランジスタに拡散するため
の経路をトランジスタ形成領域の近傍に設けることが可
能となる。このため、金属配線を形成した後にトランジ
スタの特性を回復するために行なう水素雰囲気中での熱
処理において、水素が選択トランジスタに拡散するため
の経路を確実に確保できるので、トランジスタの特性確
保をも実現できる。
【００６４】以下、本発明の一実施形態に係る強誘電体
メモリ装置の製造方法について、図４(a) 〜(c) 及び図
５(a) 〜(c) を参照しながら説明する。
メモリ装置の製造方法について、図４(a) 〜(c) 及び図
５(a) 〜(c) を参照しながら説明する。
【００６５】まず、図４(a) に示すように、周知のＳＴ
Ｉ（Shallow Trench Isolation）技術等により、シリコ
ンよりなる半導体基板１００の表面部に素子分離領域１
０１を形成した後、周知のＣＭＯＳプロセスにより、半
導体基板１００上における素子分離領域１０１で囲まれ
た領域に、ゲート絶縁膜を介してゲート電極１０２を形
成し（図２を参照）、その後、半導体基板１００の表面
部におけるゲート電極１０２の両側に、ソース又はドレ
インとなる第１の高濃度不純物拡散層１０３Ａ、１０３
Ｂを形成すると共に、半導体基板１００の表面部におけ
るメモリセルアレイの周縁部に第２の高濃度不純物拡散
層１０４を形成する。これにより、ゲート電極１０２及
び第１の不純物拡散層１０３Ａ、１０３Ｂよりなる電界
効果型トランジスタが形成される。
Ｉ（Shallow Trench Isolation）技術等により、シリコ
ンよりなる半導体基板１００の表面部に素子分離領域１
０１を形成した後、周知のＣＭＯＳプロセスにより、半
導体基板１００上における素子分離領域１０１で囲まれ
た領域に、ゲート絶縁膜を介してゲート電極１０２を形
成し（図２を参照）、その後、半導体基板１００の表面
部におけるゲート電極１０２の両側に、ソース又はドレ
インとなる第１の高濃度不純物拡散層１０３Ａ、１０３
Ｂを形成すると共に、半導体基板１００の表面部におけ
るメモリセルアレイの周縁部に第２の高濃度不純物拡散
層１０４を形成する。これにより、ゲート電極１０２及
び第１の不純物拡散層１０３Ａ、１０３Ｂよりなる電界
効果型トランジスタが形成される。
【００６６】次に、半導体基板１００の上に、電界効果
型トランジスタを覆うように、ＢＰＳＧ膜よりなる第１
の層間絶縁膜１０５を形成した後、第１の層間絶縁膜１
０５に、下端が第１の高濃度不純物拡散層１０３Ａに接
続される第１のコンタクトホール及び下端が第２の高濃
度不純物拡散層１０４に接続される第２のコンタクトホ
ールを形成する。次に、第１のコンタクトホール及び第
２のコンタクトホールの壁面及び底面に、スパッタリン
グ法による１０ｎｍの厚さを持つチタン膜とＣＶＤ法に
よる１０ｎｍの厚さを持つ窒化チタン膜とを順次堆積し
た後、ＣＶＤ法により、第１及び第２のコンタクトホー
ルの内部並びに第１の層間絶縁膜１０５の上に全面に亘
ってタングステン膜を堆積し、その後、ＣＭＰ法によ
り、タングステン膜における第１の層間絶縁膜１０５の
上に露出している部分をポリッシュバックすることによ
り、第１のコンタクトプラグ１０６及び第２のコンタク
トプラグ１０７を形成する。
型トランジスタを覆うように、ＢＰＳＧ膜よりなる第１
の層間絶縁膜１０５を形成した後、第１の層間絶縁膜１
０５に、下端が第１の高濃度不純物拡散層１０３Ａに接
続される第１のコンタクトホール及び下端が第２の高濃
度不純物拡散層１０４に接続される第２のコンタクトホ
ールを形成する。次に、第１のコンタクトホール及び第
２のコンタクトホールの壁面及び底面に、スパッタリン
グ法による１０ｎｍの厚さを持つチタン膜とＣＶＤ法に
よる１０ｎｍの厚さを持つ窒化チタン膜とを順次堆積し
た後、ＣＶＤ法により、第１及び第２のコンタクトホー
ルの内部並びに第１の層間絶縁膜１０５の上に全面に亘
ってタングステン膜を堆積し、その後、ＣＭＰ法によ
り、タングステン膜における第１の層間絶縁膜１０５の
上に露出している部分をポリッシュバックすることによ
り、第１のコンタクトプラグ１０６及び第２のコンタク
トプラグ１０７を形成する。
【００６７】次に、スパッタリング法により、第１の層
間絶縁膜１０５の上に例えば４０ｎｍの厚さを有するＴ
ｉとＡｌとの合金の窒化物膜を堆積した後、スパッタリ
ング法により、窒化物膜の上に、例えば１００ｎｍの厚
さを有するＩｒ膜、５０ｎｍの厚さを有するＩｒＯ2 膜
及び１００ｎｍの厚さを有するＰｔ膜よりなる積層膜を
堆積し、その後、これら積層膜及び窒化物膜をパターニ
ングして、図４(b) に示すように、ＴｉとＡｌとの合金
の窒化物膜よりなる導電性水素バリア膜１０８、Ｉｒ
膜、ＩｒＯ2 膜及びＰｔ膜の積層膜よりなる下部電極１
０９及び上部電極中継部１１０を形成する。尚、導電性
水素バリア膜１０８となる膜としては、ＴｉとＡｌとの
合金の窒化物膜に代えて、ＴｉとＡｌとの合金膜、Ｔｉ
とＡｌとの合金金の酸窒化物膜又はＴｉＮ膜を用いても
よい。
間絶縁膜１０５の上に例えば４０ｎｍの厚さを有するＴ
ｉとＡｌとの合金の窒化物膜を堆積した後、スパッタリ
ング法により、窒化物膜の上に、例えば１００ｎｍの厚
さを有するＩｒ膜、５０ｎｍの厚さを有するＩｒＯ2 膜
及び１００ｎｍの厚さを有するＰｔ膜よりなる積層膜を
堆積し、その後、これら積層膜及び窒化物膜をパターニ
ングして、図４(b) に示すように、ＴｉとＡｌとの合金
の窒化物膜よりなる導電性水素バリア膜１０８、Ｉｒ
膜、ＩｒＯ2 膜及びＰｔ膜の積層膜よりなる下部電極１
０９及び上部電極中継部１１０を形成する。尚、導電性
水素バリア膜１０８となる膜としては、ＴｉとＡｌとの
合金の窒化物膜に代えて、ＴｉとＡｌとの合金膜、Ｔｉ
とＡｌとの合金金の酸窒化物膜又はＴｉＮ膜を用いても
よい。
【００６８】次に、ＣＶＤ法により、下部電極１０９、
上部電極中継部１１０及び第１の層間絶縁膜１０５の上
に全面に亘って、４００ｎｍの厚さを有するＳｉ3Ｎ4膜
を堆積した後、ＣＭＰ法によりＳｉＮ膜を平坦化して、
図４(c) に示すように、下部電極１０９同士の間及び下
部電極１０９と上部電極中継部１１０との間に第１の絶
縁性水素バリア膜１１１を埋め込むと共に、第１の絶縁
性水素バリア膜１１１の上面を、下部電極１０９の上面
及び上部電極中継部１１０の上面とほぼ面一にする。
尚、第１の絶縁性水素バリア膜１１１となる膜として
は、Ｓｉ3Ｎ4膜に代えて、ＳｉＯＮ膜、Ａｌ2Ｏ3膜、Ｔ
ｉＯ2 膜、又はＴｉとＡｌとの合金の酸化物膜若しくは
酸窒化物膜を用いることができる。
上部電極中継部１１０及び第１の層間絶縁膜１０５の上
に全面に亘って、４００ｎｍの厚さを有するＳｉ3Ｎ4膜
を堆積した後、ＣＭＰ法によりＳｉＮ膜を平坦化して、
図４(c) に示すように、下部電極１０９同士の間及び下
部電極１０９と上部電極中継部１１０との間に第１の絶
縁性水素バリア膜１１１を埋め込むと共に、第１の絶縁
性水素バリア膜１１１の上面を、下部電極１０９の上面
及び上部電極中継部１１０の上面とほぼ面一にする。
尚、第１の絶縁性水素バリア膜１１１となる膜として
は、Ｓｉ3Ｎ4膜に代えて、ＳｉＯＮ膜、Ａｌ2Ｏ3膜、Ｔ
ｉＯ2 膜、又はＴｉとＡｌとの合金の酸化物膜若しくは
酸窒化物膜を用いることができる。
【００６９】次に、図５(a) に示すように、スピン塗布
法により、下部電極１０９、上部電極中継部１１０及び
第１の絶縁性水素バリア膜１１１の上に、例えばＳＢＴ
膜よりなり１００ｎｍの厚さを有する強誘電体膜を堆積
した後、該強誘電体膜をパターニングすることにより、
ワード線方向に並ぶ下部電極１０９及び第１の絶縁性水
素バリア膜１１１の上に共通に形成され且つ上部電極中
継部１１０の上に開口部を有する容量絶縁膜１１２を形
成する。次に、スパッタリング法により、容量絶縁膜１
１２の上に１００ｎｍの厚さを有するＰｔ膜を堆積した
後、該Ｐｔ膜をパターニングして、容量絶縁膜１１２の
上に上部電極１１３を形成する。これにより、下部電極
１０９、容量絶縁膜１１２及び上部電極１１３よりなる
強誘電体キャパシタがワード線方向に並ぶキャパシタ列
が形成されると共に、該キャパシタ列に共通の容量絶縁
膜１１２及び上部電極１１３が形成される。
法により、下部電極１０９、上部電極中継部１１０及び
第１の絶縁性水素バリア膜１１１の上に、例えばＳＢＴ
膜よりなり１００ｎｍの厚さを有する強誘電体膜を堆積
した後、該強誘電体膜をパターニングすることにより、
ワード線方向に並ぶ下部電極１０９及び第１の絶縁性水
素バリア膜１１１の上に共通に形成され且つ上部電極中
継部１１０の上に開口部を有する容量絶縁膜１１２を形
成する。次に、スパッタリング法により、容量絶縁膜１
１２の上に１００ｎｍの厚さを有するＰｔ膜を堆積した
後、該Ｐｔ膜をパターニングして、容量絶縁膜１１２の
上に上部電極１１３を形成する。これにより、下部電極
１０９、容量絶縁膜１１２及び上部電極１１３よりなる
強誘電体キャパシタがワード線方向に並ぶキャパシタ列
が形成されると共に、該キャパシタ列に共通の容量絶縁
膜１１２及び上部電極１１３が形成される。
【００７０】次に、図５(b) に示すように、上部電極１
１３及び第１の絶縁性水素バリア膜１１１の上に全面に
亘って１５０ｎｍの厚さを有するＮＳＧ膜を堆積した
後、該ＮＳＧ膜を、該ＮＳＧ膜がワード線方向に並ぶ強
誘電体キャパシタよりなるキャパシタ列及び該キャパシ
タ列の端部に位置する上部電極中継部１１０を完全に覆
うようにパターニングして、ＮＳＧ膜よりなる段差緩和
膜１１４を形成する。
１３及び第１の絶縁性水素バリア膜１１１の上に全面に
亘って１５０ｎｍの厚さを有するＮＳＧ膜を堆積した
後、該ＮＳＧ膜を、該ＮＳＧ膜がワード線方向に並ぶ強
誘電体キャパシタよりなるキャパシタ列及び該キャパシ
タ列の端部に位置する上部電極中継部１１０を完全に覆
うようにパターニングして、ＮＳＧ膜よりなる段差緩和
膜１１４を形成する。
【００７１】次に、段差緩和膜１１４及び第１の絶縁性
水素バリア膜１１１の上に全面に亘って、１００ｎｍの
厚さを有する第２の絶縁性水素バリア膜１１５を堆積し
た後、第２の絶縁性水素バリア膜１１５及び第１の絶縁
性水素バリア膜１１１を、ワード線方向に並ぶ強誘電体
キャパシタよりなるキャパシタ列及び該キャパシタ列の
端部に位置する上部電極中継部１１０が覆われるように
パターニングする。このようにすると、パターニングさ
れた第２の絶縁性水素バリア膜１１５の周縁部とパター
ニングされた第１の絶縁性水素バリア膜１１１の周縁部
とが接続していることにより、ワード線方向に並ぶ強誘
電体キャパシタよりなるキャパシタ列は導電性水素バリ
ア膜１０８、第２の絶縁性水素バリア膜１１５及び第１
の絶縁性水素バリア膜１１１により完全に覆われる。
水素バリア膜１１１の上に全面に亘って、１００ｎｍの
厚さを有する第２の絶縁性水素バリア膜１１５を堆積し
た後、第２の絶縁性水素バリア膜１１５及び第１の絶縁
性水素バリア膜１１１を、ワード線方向に並ぶ強誘電体
キャパシタよりなるキャパシタ列及び該キャパシタ列の
端部に位置する上部電極中継部１１０が覆われるように
パターニングする。このようにすると、パターニングさ
れた第２の絶縁性水素バリア膜１１５の周縁部とパター
ニングされた第１の絶縁性水素バリア膜１１１の周縁部
とが接続していることにより、ワード線方向に並ぶ強誘
電体キャパシタよりなるキャパシタ列は導電性水素バリ
ア膜１０８、第２の絶縁性水素バリア膜１１５及び第１
の絶縁性水素バリア膜１１１により完全に覆われる。
【００７２】第２の絶縁性水素バリア膜１１５として
は、水素の侵入を防止できる膜、例えば、Ｓｉ3Ｎ4膜、
ＳｉＯＮ膜、Ａｌ2Ｏ3膜、ＴｉＯ2 膜、ＴｉＮ膜若しく
はＴｉとＡｌとの合金膜、又はＴｉとＡｌとの合金の酸
化物膜、窒化物膜若しくは酸窒化物膜を用いることがで
きる。
は、水素の侵入を防止できる膜、例えば、Ｓｉ3Ｎ4膜、
ＳｉＯＮ膜、Ａｌ2Ｏ3膜、ＴｉＯ2 膜、ＴｉＮ膜若しく
はＴｉとＡｌとの合金膜、又はＴｉとＡｌとの合金の酸
化物膜、窒化物膜若しくは酸窒化物膜を用いることがで
きる。
【００７３】ところで、段差緩和膜１１４は、パターニ
ングにより形成された容量絶縁膜１１２及び上部電極１
１３の周端部に形成される角張った段差を緩和して、第
２の絶縁性水素バリア膜１１５の容量絶縁膜１１２及び
上部電極１１３の周端部におけるカバレッジを向上させ
るために設けられている。
ングにより形成された容量絶縁膜１１２及び上部電極１
１３の周端部に形成される角張った段差を緩和して、第
２の絶縁性水素バリア膜１１５の容量絶縁膜１１２及び
上部電極１１３の周端部におけるカバレッジを向上させ
るために設けられている。
【００７４】従って、第２の絶縁性水素バリア膜１１５
として、ＳｉＮ膜、ＳｉＯＮ膜、Ａｌ2Ｏ3 膜、ＴｉＯ
膜又はＴｉとＡｌとの合金の酸化物膜等のようにカバレ
ッジに優れた膜を用いる場合には、段差緩和膜１１４を
省略することも可能である。
として、ＳｉＮ膜、ＳｉＯＮ膜、Ａｌ2Ｏ3 膜、ＴｉＯ
膜又はＴｉとＡｌとの合金の酸化物膜等のようにカバレ
ッジに優れた膜を用いる場合には、段差緩和膜１１４を
省略することも可能である。
【００７５】次に、図５(c) に示すように、第１の層間
絶縁膜１０５の上に、パターニングされた第２の絶縁性
水素バリア膜１１５を覆うように、ＮＳＧ膜よりなる第
２の層間絶縁膜１１６を堆積した後、該第２の層間絶縁
膜１１６を平坦化する。
絶縁膜１０５の上に、パターニングされた第２の絶縁性
水素バリア膜１１５を覆うように、ＮＳＧ膜よりなる第
２の層間絶縁膜１１６を堆積した後、該第２の層間絶縁
膜１１６を平坦化する。
【００７６】次に、第１の層間絶縁膜１０５及び第２の
層間絶縁膜１１６に、第１の高濃度不純物拡散層１０３
Ｂ（図２を参照）に接続される第３のコンタクトホール
及び第２の高濃度不純物拡散層１０４に接続される第４
のコンタクトホールを形成した後、第３のコンタクトホ
ール及び第４のコンタクトホールにタングステン膜を埋
め込んで、第３のコンタクトプラグ１１９（図２を参
照）及び第４のコンタクトプラグ１２０を形成する。
層間絶縁膜１１６に、第１の高濃度不純物拡散層１０３
Ｂ（図２を参照）に接続される第３のコンタクトホール
及び第２の高濃度不純物拡散層１０４に接続される第４
のコンタクトホールを形成した後、第３のコンタクトホ
ール及び第４のコンタクトホールにタングステン膜を埋
め込んで、第３のコンタクトプラグ１１９（図２を参
照）及び第４のコンタクトプラグ１２０を形成する。
【００７７】次に、第２の層間絶縁膜１１６の上にＡｌ
合金膜を堆積した後、該Ａｌ合金膜をパターニングし
て、第１の金属配線１１７及び第２の金属膜１１８を形
成すると、本発明の一実施形態に係る強誘電体メモリ装
置が得られる。
合金膜を堆積した後、該Ａｌ合金膜をパターニングし
て、第１の金属配線１１７及び第２の金属膜１１８を形
成すると、本発明の一実施形態に係る強誘電体メモリ装
置が得られる。
【００７８】尚、本発明の一実施形態においては、複数
の強誘電体キャパシタのうち、ワード線方向に並ぶ複数
の強誘電体キャパシタの下部電極１０９同士の間に第１
の絶縁性水素バリア膜１１１が埋め込まれ、ワード線方
向に並ぶ複数の強誘電体キャパシタの下部電極１０９及
び第１の絶縁性水素バリア膜１１１の上に、ワード線方
向に並ぶ複数の強誘電体キャパシタに共通の容量絶縁膜
１１２が形成され、共通の容量絶縁膜１１２の上に、ワ
ード線方向に並ぶ複数の強誘電体キャパシタに共通の上
部電極１１３が形成され、共通の上部電極１１１３を覆
うように第２の絶縁性水素バリア膜１１５が形成されて
いたが、これに代えて、複数の強誘電体キャパシタのう
ち、ビット線方向に並ぶ複数の強誘電体キャパシタの下
部電極１０９同士の間に第１の絶縁性水素バリア膜１１
１が埋め込まれ、ビット線方向に並ぶ複数の強誘電体キ
ャパシタの下部電極１０９及び第１の絶縁性水素バリア
膜１１１の上に、ビット線方向に並ぶ複数の強誘電体キ
ャパシタに共通の容量絶縁膜１１２が形成され、共通の
容量絶縁膜１１２の上に、ビット線方向に並ぶ複数の強
誘電体キャパシタに共通の上部電極１１３が形成され、
共通の上部電極１１１３を覆うように第２の絶縁性水素
バリア膜１１５が形成されている構造であってもよい。
の強誘電体キャパシタのうち、ワード線方向に並ぶ複数
の強誘電体キャパシタの下部電極１０９同士の間に第１
の絶縁性水素バリア膜１１１が埋め込まれ、ワード線方
向に並ぶ複数の強誘電体キャパシタの下部電極１０９及
び第１の絶縁性水素バリア膜１１１の上に、ワード線方
向に並ぶ複数の強誘電体キャパシタに共通の容量絶縁膜
１１２が形成され、共通の容量絶縁膜１１２の上に、ワ
ード線方向に並ぶ複数の強誘電体キャパシタに共通の上
部電極１１３が形成され、共通の上部電極１１１３を覆
うように第２の絶縁性水素バリア膜１１５が形成されて
いたが、これに代えて、複数の強誘電体キャパシタのう
ち、ビット線方向に並ぶ複数の強誘電体キャパシタの下
部電極１０９同士の間に第１の絶縁性水素バリア膜１１
１が埋め込まれ、ビット線方向に並ぶ複数の強誘電体キ
ャパシタの下部電極１０９及び第１の絶縁性水素バリア
膜１１１の上に、ビット線方向に並ぶ複数の強誘電体キ
ャパシタに共通の容量絶縁膜１１２が形成され、共通の
容量絶縁膜１１２の上に、ビット線方向に並ぶ複数の強
誘電体キャパシタに共通の上部電極１１３が形成され、
共通の上部電極１１１３を覆うように第２の絶縁性水素
バリア膜１１５が形成されている構造であってもよい。
【００７９】
【発明の効果】本発明に係る強誘電体メモリ装置及びそ
の製造方法によると、一方向に並ぶ複数の強誘電体キャ
パシタの下部電極同士の間に第１の絶縁性水素バリア膜
が埋め込まれているため、第１の絶縁性水素バリア膜に
おける、一方向に並ぶ複数の強誘電体キャパシタの下部
電極同士の間の領域ではパターニングする必要はない。
このため、パターニングを行なうためのマスクの位置ず
れを考慮して、下部電極同士の間に寸法マージンを確保
する必要がないので、強誘電体キャパシタ同士の間隔を
狭くして、メモリセルアレイひいては強誘電体メモリ装
置の面積を低減することができる。
の製造方法によると、一方向に並ぶ複数の強誘電体キャ
パシタの下部電極同士の間に第１の絶縁性水素バリア膜
が埋め込まれているため、第１の絶縁性水素バリア膜に
おける、一方向に並ぶ複数の強誘電体キャパシタの下部
電極同士の間の領域ではパターニングする必要はない。
このため、パターニングを行なうためのマスクの位置ず
れを考慮して、下部電極同士の間に寸法マージンを確保
する必要がないので、強誘電体キャパシタ同士の間隔を
狭くして、メモリセルアレイひいては強誘電体メモリ装
置の面積を低減することができる。
【図１】本発明の一実施形態に係る強誘電体メモリ装置
のワード線方向の断面図である。
のワード線方向の断面図である。
【図２】本発明の一実施形態に係る強誘電体メモリ装置
のビット線方向の断面図である。
のビット線方向の断面図である。
【図３】本発明の一実施形態の変形例に係る強誘電体メ
モリ装置のビット線方向の断面図である。
モリ装置のビット線方向の断面図である。
【図４】(a) 〜(c) は、本発明の一実施形態に係る強誘
電体メモリ装置の製造方法の各工程を示す断面図であ
る。
電体メモリ装置の製造方法の各工程を示す断面図であ
る。
【図５】(a) 〜(c) は、本発明の一実施形態に係る強誘
電体メモリ装置の製造方法の各工程を示す断面図であ
る。
電体メモリ装置の製造方法の各工程を示す断面図であ
る。
【図６】従来の強誘電体メモリ装置の断面図である。
１００ 半導体基板
１０１ 素子分離領域
１０２ ゲート電極
１０３Ａ，１０３Ｂ 第１の高濃度不純物拡散層
１０４ 第２の高濃度不純物拡散層
１０５ 第１の層間絶縁膜
１０６ 第１のコンタクトプラグ
１０７ 第２のコンタクトプラグ
１０８ 導電性水素バリア膜
１０９ 下部電極
１１０ 上部電極中継部
１１１ 第１の絶縁性水素バリア膜
１１２ 容量絶縁膜
１１３ 上部電極
１１４ 段差緩和膜
１１５ 第２の絶縁性水素バリア膜
１１６ 第２の層間絶縁膜
１１７ 第１の金属配線
１１８ 第２の金属配線
１１９ 第３のコンタクトプラグ
１２０ 第４のコンタクトプラグ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F083 FR01 GA21 GA25 GA27 JA02
JA05 JA15 JA17 JA19 JA38
JA39 JA40 JA43 JA56 MA05
MA06 MA17 MA20 NA01
Claims (18)
- 【請求項１】 半導体基板上の層間絶縁膜の上に順次形
成された下部電極、強誘電体膜よりなる容量絶縁膜及び
上部電極を有し、ワード線方向及びビット線方向に配置
された複数の強誘電体キャパシタを備えた強誘電体メモ
リ装置であって、 前記複数の強誘電体キャパシタのうち、ワード線方向及
びビット線方向のうちの一方向に並ぶ複数の強誘電体キ
ャパシタの前記下部電極同士の間には第１の絶縁性水素
バリア膜が埋め込まれており、 前記一方向に並ぶ前記複数の強誘電体キャパシタの前記
下部電極、及び前記第１の絶縁性水素バリア膜の上に
は、前記一方向に並ぶ前記複数の強誘電体キャパシタに
共通の容量絶縁膜が形成されており、 前記共通の容量絶縁膜の上には、前記一方向に並ぶ前記
複数の強誘電体キャパシタに共通の上部電極が形成され
ており、 前記共通の上部電極を覆うように第２の絶縁性水素バリ
ア膜が形成されていることを特徴とする強誘電体メモリ
装置。 - 【請求項２】 前記第２の絶縁性水素バリア膜は、前記
一方向に並ぶ前記複数の強誘電体キャパシタよりなるキ
ャパシタ列毎に分離して形成されていることを特徴とす
る請求項１に記載の強誘電体メモリ装置。 - 【請求項３】 前記第２の絶縁性水素バリア膜は、前記
一方向に並ぶ前記複数の強誘電体キャパシタよりなるキ
ャパシタ列のうち、ワード線方向及びビット線方向のう
ちの他方向に隣り合う一対のキャパシタ列を覆うように
形成されていることを特徴とする請求項１に記載の強誘
電体メモリ装置。 - 【請求項４】 前記層間絶縁膜に形成されているコンタ
クトプラグと前記下部電極との間に導電性水素バリア膜
が形成されていることを特徴とする請求項１に記載の強
誘電体メモリ装置。 - 【請求項５】 前記一方向に並ぶ前記複数の強誘電体キ
ャパシタよりなるキャパシタ列は、前記導電性水素バリ
ア膜、前記第１の絶縁性水素バリア膜及び前記第２の絶
縁性水素バリア膜によって完全に覆われていることを特
徴とする請求項４に記載の強誘電体メモリ装置。 - 【請求項６】 前記共通の上部電極と前記第２の絶縁性
水素バリア膜との間に、前記共通の上部電極の周縁部に
形成される段差を緩和する段差緩和膜が形成されている
ことを特徴とする請求項１に記載の強誘電体メモリ装
置。 - 【請求項７】 前記第１の絶縁性水素バリア膜は、Ｓｉ
3Ｎ4膜、ＳｉＯＮ膜、Ａｌ2Ｏ3膜、ＴｉＯ2 膜、又はＴ
ｉとＡｌとの合金の酸化物膜若しくは酸窒化物膜よりな
ることを特徴とする請求項１に記載の強誘電体メモリ装
置。 - 【請求項８】 前記第２の絶縁性水素バリア膜は、Ｓｉ
3Ｎ4膜、ＳｉＯＮ膜、Ａｌ2Ｏ3膜、ＴｉＯ2 膜、ＴｉＮ
膜若しくはＴｉとＡｌとの合金膜、又はＴｉとＡｌとの
合金の酸化物膜、窒化物膜若しくは酸窒化物膜よりなる
ことを特徴とする請求項１に記載の強誘電体メモリ装
置。 - 【請求項９】 前記導電性水素バリア膜は、ＴｉとＡｌ
との合金膜、ＴｉとＡｌとの合金の窒化物膜若しくは酸
窒化物膜、又はＴｉＮ膜よりなることを特徴とする請求
項４に記載の強誘電体メモリ装置。 - 【請求項１０】 半導体基板上の層間絶縁膜の上に順次
形成された下部電極、強誘電体膜よりなる容量絶縁膜及
び上部電極を有し、ワード線方向及びビット線方向に配
置された複数の強誘電体キャパシタを備えた強誘電体メ
モリ装置の製造方法であって、 前記層間絶縁膜の上に、前記複数の強誘電体キャパシタ
の下部電極を形成する工程と、 前記層間絶縁膜及び前記下部電極の上に第１の絶縁性水
素バリア膜を堆積した後、該第１の絶縁性水素バリア膜
を平坦化して、前記複数の強誘電体キャパシタのうち、
ワード線方向及びビット線方向のうちの一方向に並ぶ複
数の強誘電体キャパシタの前記下部電極同士の間に第１
の絶縁性水素バリア膜を埋め込む工程と、 前記一方向に並ぶ前記複数の強誘電体キャパシタの前記
下部電極、及び前記第１の絶縁性水素バリア膜の上に、
前記一方向に並ぶ前記複数の強誘電体キャパシタに共通
の容量絶縁膜を形成する工程と、 前記共通の容量絶縁膜の上に、前記一方向に並ぶ前記複
数の強誘電体キャパシタに共通の上部電極を形成する工
程と、 前記共通の上部電極の上に、前記共通の上部電極を覆う
ように第２の絶縁性水素バリア膜を形成する工程とを備
えていることを特徴とする強誘電体メモリ装置の製造方
法。 - 【請求項１１】 前記第２の絶縁性水素バリア膜は、前
記一方向に並ぶ前記複数の強誘電体キャパシタよりなる
キャパシタ列毎に分離して形成されていることを特徴と
する請求項１０に記載の強誘電体メモリ装置の製造方
法。 - 【請求項１２】 前記第２の絶縁性水素バリア膜は、前
記一方向に並ぶ前記複数の強誘電体キャパシタよりなる
キャパシタ列のうち、ワード線方向及びビット線方向の
うちの他方向に隣り合う一対のキャパシタ列を覆うよう
に形成されていることを特徴とする請求項１０に記載の
強誘電体メモリ装置の製造方法。 - 【請求項１３】 前記下部電極を形成する工程よりも前
に、前記層間絶縁膜に形成されているコンタクトプラグ
と前記下部電極との間に介在する導電性水素バリア膜を
形成する工程をさらに備えていることを特徴とする請求
項１０に記載の強誘電体メモリ装置の製造方法。 - 【請求項１４】 前記一方向に並ぶ前記複数の強誘電体
キャパシタよりなるキャパシタ列は、前記導電性水素バ
リア膜、前記第１の絶縁性水素バリア膜及び前記第２の
絶縁性水素バリア膜によって完全に覆われていることを
特徴とする請求項１３に記載の強誘電体メモリ装置の製
造方法。 - 【請求項１５】 前記共通の上部電極を形成する工程と
前記第２の絶縁性水素バリア膜を形成する工程との間
に、前記共通の上部電極と前記第２の絶縁性水素バリア
膜との間に介在し、前記共通の上部電極の周縁部に形成
される段差を緩和する段差緩和膜を形成する工程をさら
に備えていることを特徴とする請求項１０に記載の強誘
電体メモリ装置の製造方法。 - 【請求項１６】 前記第１の絶縁性水素バリア膜は、Ｓ
ｉ3Ｎ4膜、ＳｉＯＮ膜、Ａｌ2Ｏ3膜、ＴｉＯ2 膜、又は
ＴｉとＡｌとの合金の酸化物膜若しくは酸窒化物膜より
なることを特徴とする請求項１０に記載の強誘電体メモ
リ装置の製造方法。 - 【請求項１７】 前記第２の絶縁性水素バリア膜は、Ｓ
ｉ3Ｎ4膜、ＳｉＯＮ膜、Ａｌ2Ｏ3膜、ＴｉＯ2 膜、Ｔｉ
Ｎ膜若しくはＴｉとＡｌとの合金膜、又はＴｉとＡｌと
の合金の酸化物膜、窒化物膜若しくは酸窒化物膜よりな
ることを特徴とする請求項１０に記載の強誘電体メモリ
装置の製造方法。 - 【請求項１８】 前記導電性水素バリア膜は、ＴｉとＡ
ｌとの合金膜、ＴｉとＡｌとの合金の窒化物膜若しくは
酸窒化物膜、又はＴｉＮ膜よりなることを特徴とする請
求項１３に記載の強誘電体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002224451A JP3962296B2 (ja) | 2001-09-27 | 2002-08-01 | 強誘電体メモリ装置及びその製造方法 |
Applications Claiming Priority (3)
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|---|---|---|---|
| JP2001-296855 | 2001-09-27 | ||
| JP2001296855 | 2001-09-27 | ||
| JP2002224451A JP3962296B2 (ja) | 2001-09-27 | 2002-08-01 | 強誘電体メモリ装置及びその製造方法 |
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|---|---|---|---|
| JP2004355243A Division JP4351990B2 (ja) | 2001-09-27 | 2004-12-08 | 強誘電体メモリ装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
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| JP2003174145A5 JP2003174145A5 (ja) | 2005-05-26 |
| JP3962296B2 JP3962296B2 (ja) | 2007-08-22 |
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ID=26623091
Family Applications (1)
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|---|---|---|---|
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Cited By (12)
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| JP2006108152A (ja) * | 2004-09-30 | 2006-04-20 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
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-
2002
- 2002-08-01 JP JP2002224451A patent/JP3962296B2/ja not_active Expired - Lifetime
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