JP2005268472A - 強誘電体記憶装置及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 33
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 144
- 239000001257 hydrogen Substances 0.000 claims abstract description 144
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 144
- 230000004888 barrier function Effects 0.000 claims abstract description 135
- 239000003990 capacitor Substances 0.000 claims abstract description 97
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000009792 diffusion process Methods 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 abstract description 15
- 230000004048 modification Effects 0.000 description 144
- 238000012986 modification Methods 0.000 description 144
- 239000010410 layer Substances 0.000 description 86
- 239000011229 interlayer Substances 0.000 description 27
- 230000000694 effects Effects 0.000 description 25
- 230000015654 memory Effects 0.000 description 12
- 230000007547 defect Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 229910004541 SiN Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
【課題】強誘電体キャパシタへの水素侵入を抑制する。
【解決手段】強誘電体記憶装置は、半導体基板１１と、トランジスタ１５と、半導体基板及びトランジスタ上に形成された絶縁膜１６と、下部電極１８と強誘電体膜１９と上部電極２０とを有する強誘電体キャパシタ２２と、連続して形成された第１乃至第３の部分２３ａ，２３ｂ，２３ｃを有し、第１の部分は絶縁膜上に設けられ、第２の部分は下部電極、強誘電体膜及び上部電極の側面をそれぞれ覆い、第３の部分は上部電極の上面上に設けられている水素バリア膜２３と、第２の部分上に形成された介在層２４と、連続して形成された第４乃至第６の部分２５ａ，２５ｂ，２５ｃを有し、第４の部分は第１の部分の少なくとも一部と接触する第１の接触部分を備え、第５の部分は介在層上に設けられ、第６の部分は第３の部分上に設けられている第２の水素バリア膜２５とを具備する。
【選択図】 図２
【解決手段】強誘電体記憶装置は、半導体基板１１と、トランジスタ１５と、半導体基板及びトランジスタ上に形成された絶縁膜１６と、下部電極１８と強誘電体膜１９と上部電極２０とを有する強誘電体キャパシタ２２と、連続して形成された第１乃至第３の部分２３ａ，２３ｂ，２３ｃを有し、第１の部分は絶縁膜上に設けられ、第２の部分は下部電極、強誘電体膜及び上部電極の側面をそれぞれ覆い、第３の部分は上部電極の上面上に設けられている水素バリア膜２３と、第２の部分上に形成された介在層２４と、連続して形成された第４乃至第６の部分２５ａ，２５ｂ，２５ｃを有し、第４の部分は第１の部分の少なくとも一部と接触する第１の接触部分を備え、第５の部分は介在層上に設けられ、第６の部分は第３の部分上に設けられている第２の水素バリア膜２５とを具備する。
【選択図】 図２
Description
本発明は、水素バリア膜を備えた強誘電体記憶装置及びその製造方法に関する。
近年、不揮発性半導体メモリの一つとして、強誘電体キャパシタを用いた強誘電体記憶装置（ＦｅＲＡＭ：Ferro-electric Random Access Memory）が注目されている。
図５０は、従来技術による強誘電体記憶装置の断面図を示す。図５０に示すように、従来技術による強誘電体記憶装置は、半導体基板１１にゲート電極１３とソース／ドレイン拡散層１４ａ，１４ｂとを有するＭＯＳＦＥＴ１５が形成され、このＭＯＳＦＥＴ１５上に層間絶縁膜１６が形成されている。この層間絶縁膜１６上に強誘電体キャパシタ２２が形成され、この強誘電体キャパシタ２２は下部電極１８と強誘電体膜１９と上部電極２０とで構成される。上部電極２０は、コンタクト２８を介してプレート線（ＰＬ）３０に接続され、下部電極１８は、コンタクト１７を介してＭＯＳＦＥＴ１５の一方のソース／ドレイン拡散層１４ａに接続されている。ＭＯＳＦＥＴ１５の他方のソース／ドレイン拡散層１４ｂには、コンタクト２９，３３を介して、ビット線（ＢＬ）３４が接続されている。このような強誘電体記憶装置において、強誘電体キャパシタ２２に水素が侵入することを防止するために、水素バリア膜２３で強誘電体キャパシタ２２が覆われている。
しかしながら、水素バリア膜２３は、強誘電体キャパシタ２２の加工後の熱工程によって再結晶化が生じて変形したり、強誘電体キャパシタ２２の加工時のフェンスが残存している部分においてフェンス物質のマイグレーションによって変形したりする。これにより、水素バリア膜２３に破れた箇所が存在することがある。従って、強誘電体キャパシタ２２の近傍のコンタクト２９等から強誘電体キャパシタ２２に水素が侵入し、水素バリア膜２３の破れた箇所から水素が侵入して、キャパシタ特性を劣化させることがあった。
尚、本発明に関連する先行技術文献情報としては、次のようなものがある。
特開平2002-353414号公報
本発明は上記課題を解決するためになされたものであり、その目的とするところは、強誘電体キャパシタへの水素侵入を抑制することが可能な強誘電体記憶装置及びその製造方法を提供することにある。
本発明は、前記目的を達成するために以下に示す手段を用いている。
本発明の第１の視点による強誘電体記憶装置は、半導体基板と、前記半導体基板上に形成され、第１のゲート電極と第１及び第２の拡散層とを有する第１のトランジスタと、前記半導体基板及び前記第１のトランジスタ上に形成された第１の絶縁膜と、前記第１の絶縁膜上に選択的に形成され、第１の下部電極と第１の強誘電体膜と第１の上部電極とを有する第１の強誘電体キャパシタと、連続して形成された第１乃至第３の部分を有し、前記第１の部分は前記第１の絶縁膜上に設けられ、前記第２の部分は前記第１の下部電極の側面、前記第１の強誘電体膜の側面及び前記第１の上部電極の側面をそれぞれ覆い、前記第３の部分は前記第１の上部電極の上面上に設けられている第１の水素バリア膜と、前記第２の部分上に形成された第１の介在層と、連続して形成された第４乃至第６の部分を有し、前記第４の部分は前記第１の部分の少なくとも一部と接触する第１の接触部分を備え、前記第５の部分は前記第１の介在層上に設けられ、前記第６の部分は前記第３の部分上に設けられている第２の水素バリア膜とを具備する。
本発明の第２の視点による強誘電体記憶装置の製造方法は、半導体基板に第１のゲート電極と第１及び第２の拡散層とを有する第１のトランジスタを形成する工程と、前記半導体基板及び前記第１のトランジスタ上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の下部電極と第１の強誘電体膜と第１の上部電極とを有する第１の強誘電体キャパシタを形成する工程と、前記第１の強誘電体キャパシタ及び前記第１の絶縁膜上に第１の水素バリア膜を形成する工程と、前記第１の強誘電体キャパシタの側面における前記第１の水素バリア膜上に第１の介在層を形成する工程と、前記第１の介在層及び前記第１の水素バリア膜上に第２の水素バリア膜を形成し、前記第１の絶縁膜上における前記第１及び第２の水素バリア膜の少なくとも一部を接触させて第１の接触部分を形成する工程とを具備する。
本発明によれば、強誘電体キャパシタへの水素侵入を抑制することが可能な強誘電体記憶装置及びその製造方法を提供できる。
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
Ａ．ＣＯＰ（Capacitor On Plug）型
第１及び第２の実施形態に係る強誘電体記憶装置は、ＣＯＰ型のメモリセルの例である。
第１及び第２の実施形態に係る強誘電体記憶装置は、ＣＯＰ型のメモリセルの例である。
［１］第１の実施形態
第１の実施形態は、ＣＯＰ型のメモリセルであって、強誘電体キャパシタにおける上部電極、強誘電体膜、及び下部電極を１マスクで加工する例である。
第１の実施形態は、ＣＯＰ型のメモリセルであって、強誘電体キャパシタにおける上部電極、強誘電体膜、及び下部電極を１マスクで加工する例である。
［１−１］基本例１
図１は、本発明の第１の実施形態の基本例１に係る強誘電体記憶装置の概略的な平面図を示す。図２は、図１のII−II線に沿った強誘電体記憶装置の断面図を示す。以下に、第１の実施形態の基本例１に係る構造について説明する。
図１は、本発明の第１の実施形態の基本例１に係る強誘電体記憶装置の概略的な平面図を示す。図２は、図１のII−II線に沿った強誘電体記憶装置の断面図を示す。以下に、第１の実施形態の基本例１に係る構造について説明する。
図１及び図２に示すように、半導体基板１１には、素子領域を分離する素子分離領域１２が形成され、素子領域には、ゲート電極１３とソース／ドレイン拡散層１４ａ，１４ｂとを有するＭＯＳＦＥＴ１５が形成されている。そして、ＭＯＳＦＥＴ１５上には層間絶縁膜１６が形成されている。
層間絶縁膜１６上には、強誘電体キャパシタ２２が形成されている。この強誘電体キャパシタ２２は、下部電極１８と強誘電体膜１９と上部電極２０とで構成されている。これら下部電極１８と強誘電体膜１９と上部電極２０とからなる３層は、１マスクでセル毎に加工されるため、これら３層の側面はほぼ一致している。また、これら３層の平面形状は、下層に行くほど大きくなっているか、又は、ほぼ同じ大きさになっている。
強誘電体キャパシタ２２は、第１の水素バリア膜２３で覆われている。この第１の水素バリア膜２３は、連続して形成された第１乃至第３の部分２３ａ，２３ｂ，２３ｃを有している。前記第１の部分２３ａは、層間絶縁膜１６上に設けられている。前記第２の部分２３ｂは、下部電極１８の側面、強誘電体膜１９の側面及び上部電極２０の側面をそれぞれ覆っている。前記第３の部分２３ｃは、絶縁膜２１を介して、上部電極２０上に設けられている。
第１の水素バリア膜２３は、第２の水素バリア膜２５で覆われている。この第２の水素バリア膜２５は、連続して形成された第４乃至第６の部分２５ａ，２５ｂ，２５ｃを有している。前記第４の部分２５ａは、第１の水素バリア膜２３における第１の部分２３ａ上に設けられている。前記第５の部分２５ｂは、介在層２４を介して、第１の水素バリア膜２３における第２の部分２３ｂ上に設けられている。前記第６の部分２５ｃは、第１の水素バリア膜２３における第３の部分２３ｃ上に設けられている。
このような第１及び第２の水素バリア膜２３，２５には、第１及び第２の水素バリア膜２３，２５が接することで、第１の接触部分と第２の接触部分とが存在する。前記第１の接触部分は、下部電極１８の下端部から層間絶縁膜１６上における領域で、第１の部分２３ａと第４の部分２５ａとが接触する部分である。前記第２の接触部分は、上部電極２０の上方における領域で、第３の部分２３ｃと第６の部分２５ｃとが接触する部分である。第１の接触部分は、強誘電体キャパシタ２２の周囲をセル毎に囲むように存在している（図１参照）。
強誘電体キャパシタ２２の上部電極２０は、コンタクト２８を介して、プレート線（ＰＬ）３０に接続されている。強誘電体キャパシタ２２の下部電極１８は、下部電極１８直下に設けられたコンタクト１７を介して、ＭＯＳＦＥＴ１５の一方のソース／ドレイン拡散層１４ａに接続されている。ＭＯＳＦＥＴ１５の他方のソース／ドレイン拡散層１４ｂには、コンタクト２９，３３及び配線６０を介して、ビット線（ＢＬ）３４が接続されている。
尚、第２の水素バリア膜２５の膜厚は、第１の水素バリア膜２３の膜厚とほぼ等しいか、第１の水素バリア膜２３の膜厚よりも厚い方が望ましい。また、介在層２４は、絶縁材や導電材等種々の材料で形成可能であるが、絶縁材で形成するのが望ましい。
図３乃至図１１は、本発明の第１の実施形態の基本例１に係る強誘電体記憶装置の製造工程の断面図を示す。以下に、第１の実施形態の基本例１に係る製造方法について説明する。
まず、図３に示すように、半導体基板１１内に素子分離を行うためのＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１２が形成される。その後、半導体基板１１上にゲート電極１３が形成され、このゲート電極１３を挟むようにソース／ドレイン拡散層１４ａ，１４ｂが形成される。このようにして、ＭＯＳＦＥＴ１５が形成される。
次に、図４に示すように、半導体基板１１及びＭＯＳＦＥＴ１５上に層間絶縁膜１６が堆積され、この層間絶縁膜１６の上面が例えばＣＭＰ（Chemical Mechanical Polish）で平坦化される。この層間絶縁膜１６の材料としては、例えば、ＢＰＳＧ（Boron Phosphorous Silicate Glass），Ｐ−ＴＥＯＳ（Plasma-Tetra Ethoxy Silane）などがあげられる。次に、層間絶縁膜１６内に、ソース／ドレイン拡散層１４ａに接続するコンタクト１７が形成される。
次に、図５に示すように、層間絶縁膜１６及びコンタクト１７上に、下部電極１８、強誘電体膜１９、上部電極２０、及び絶縁膜２１が順に堆積される。ここで、下部電極１８は、例えば、Ｉｒ、ＩｒＯ２、Ｒｕ、ＲｕＯ２、Ｐｔなどが含まれている材料で形成される。強誘電体膜１９の材料としては、ＰＺＴ、ＳＢＴなどがあげられる。上部電極２０の材料としては、Ｐｔ、Ｉｒ、ＩｒＯ２、ＳＲＯ、Ｒｕ、ＲｕＯ２などがあげられる。
次に、図６に示すように、絶縁膜２１、上部電極２０、強誘電体膜１９、及び下部電極１８がパターニングされる。これにより、セル毎に強誘電体キャパシタ２２が形成される。
次に、図７に示すように、スパッタリングやＣＶＤ（Chemical Vapor Deposition）法により、層間絶縁膜１６の上面、強誘電体キャパシタ２２の側面、及び絶縁膜２１の上面及び側面に、絶縁性の第１の水素バリア膜２３が形成される。この第１の水素バリア膜２３の材料としては、例えば、Ａｌ２Ｏ３，ＳｉＮ，ＳｉＯＮ，ＴｉＯ２，ＰＺＴなどがあげられる。次に、第１の水素バリア膜２３上に介在層２４が堆積される。この介在層２４の材料としては、例えば、絶縁材の場合は、Ｐ−ＴＥＯＳ、Ｏ３−ＴＥＯＳ、ＳＯＧ、Ａｌ２Ｏ３、ＳｉＮ、ＳｉＯＮ、ＰＺＴ、ＳＢＴなど、導電材の場合は、ＴｉＡｌＮなどがあげられる。
次に、図８に示すように、介在層２４が第１の水素バリア膜２３が露出するまでエッチバックされ、第１の水素バリア膜２３の側面にのみ介在層２４が残される。
次に、図９に示すように、介在層２４及び第１の水素バリア膜２３上に、第２の水素バリア膜２５が形成される。これにより、下部電極１８の下端部付近及び上部電極２０の上方において、第１及び第２の水素バリア膜２３，２５が接する。
次に、図１０に示すように、第２の水素バリア膜２５上に層間絶縁膜２６が堆積され、この層間絶縁膜２６の上面が平坦化される。次に、上部電極２０を露出するコンタクトホール２７が形成される。その後、例えば６５０℃の酸素雰囲気中で１時間などの条件で、高温の酸素アニールが行われ、強誘電体キャパシタ２２のダメージの回復が図られる。
次に、図１１に示すように、コンタクトホール２７が例えばＴｉ，ＴｉＮ，Ｗなどを含む金属材で埋め込まれ、この金属材の上面が平坦化される。これにより、上部電極２０に接続するコンタクト２８が形成される。次に、ソース／ドレイン拡散層１４ｂに接続するコンタクト２９が形成される。ここで、コンタクト２９のようにアスペクト比の高いコンタクトホールの埋め込みを可能にするには、プラズマＣＶＤ法を用いて金属材を埋め込むとよい。
次に、図２に示すように、例えばＷ、Ｃｕ、Ａｌ、ＴｉＮなどからなるプレート線３０及び配線６０が形成される。次に、層間絶縁膜３１，３２が形成され、配線６０に接続するコンタクト３３が形成される。その後、コンタクト３３に接続するビット線３４が形成される。このようにして強誘電体記憶装置が形成される。
上記第１の実施形態の基本例１によれば、下部電極１８の下端部付近における強誘電体キャパシタ２２とコンタクト２９との間において、第１の水素バリア膜２３の第１の部分２３ａと第２の水素バリア膜２５の第４の部分２５ａとが接触しているため、強誘電体キャパシタ２２の周囲を囲む第１の接触部分が存在する。これにより、第１の接触部分で、コンタクト２９から介在層２４を介して強誘電体キャパシタ２２へ水素が侵入することを防止できるため、強誘電体キャパシタ２２の劣化を防止でき、信頼性の高い強誘電体記憶装置を提供できる。
また、強誘電体キャパシタ２２の側面に設けられた第１の水素バリア膜２３の第２の部分２３ｂは、介在層２４を介して、第２の水素バリア膜２５で覆われている。従って、製造工程中に第１の水素バリア膜２３が部分的に破れても、第２の水素バリア膜２５が存在するため、第１の水素バリア膜２３の破れた箇所から強誘電体キャパシタ２２へ水素が侵入することを防止できる。
［１−２］変形例１
第１の実施形態の変形例１は、上記基本例１における強誘電体キャパシタ近傍のコンタクト２９を複数のコンタクトで形成したものである。
第１の実施形態の変形例１は、上記基本例１における強誘電体キャパシタ近傍のコンタクト２９を複数のコンタクトで形成したものである。
図１２は、本発明の第１の実施形態の変形例１に係る強誘電体記憶装置の断面図を示す。以下に、第１の実施形態の変形例１に係る構造について説明する。
図１２に示すように、第１の実施形態の変形例１において、上記基本例１と異なる点は、強誘電体キャパシタ２２の近傍に位置するコンタクトが、例えば２つのコンタクト２９−１，２９−２で形成されている点である。ここで、コンタクト２９−１は、コンタクト１７と同時に形成すればよく、コンタクト２９−２は、コンタクト２８の形成後に形成すればよい。
上記第１の実施形態の変形例１によれば、上記基本例１と同様の効果を得ることができるだけでなく、さらに、上記基本例１よりもコンタクト２９−１，２９−２の開口や埋め込みが容易となる。
［１−３］変形例２
第１の実施形態の変形例２は、上記基本例１における第１の接触部分を変形させたものである。
第１の実施形態の変形例２は、上記基本例１における第１の接触部分を変形させたものである。
図１３は、本発明の第１の実施形態の変形例２に係る強誘電体記憶装置の概略的な平面図を示す。図１４は、図１４のXIV−XIV線に沿った強誘電体記憶装置の断面図を示す。以下に、第１の実施形態の変形例２に係る構造について説明する。
図１３及び図１４に示すように、第１の実施形態の変形例２において、上記基本例１と異なる点は、第１の水素バリア膜２３における第１の部分２３ａと第２の水素バリア膜２５における第４の部分２５ａとが接触する第１の接触部分の面積が少なくなっている点である。
つまり、上記基本例１のように第１及び第４の部分２３ａ，２５ａが全面で接触するのではなく、下部電極１８の下端部において、第２の水素バリア膜２５に係る第４の部分２５ａと第５の部分２５ｂとの境界部分Ｘのみが、第１の水素バリア膜２３に係る第１の部分２３ａに接触している。そして、第１の部分２３ａと第４の部分２５ａとの間には、介在層２４が存在している。
図１５は、本発明の第１の実施形態の変形例２に係る強誘電体記憶装置の製造工程の断面図を示す。以下に、第１の実施形態の変形例２に係る製造方法について説明する。
まず、上記基本例１と同様に、図３乃至図７の工程を経て、強誘電体キャパシタ２２を覆うように、第１の水素バリア膜２３及び介在層２４が堆積される。
次に、図１５に示すように、介在層２４がエッチバックされる。ここで、下部電極１８の下端部付近の部分におけるエッチングが進み、この部分の第１の水素バリア膜２３が露出する。そこで、この段階でエッチングをストップすることで、第２の部分２３ｂだけでなく、第１の部分２３ａ上にも介在層２４が残る。
次に、図１４に示すように、第１の水素バリア膜２３及び介在層２４上に第２の水素バリア膜２５が堆積される。これにより、第２の水素バリア膜２５に係る第４の部分２５ａと第５の部分２５ｂとの境界部分Ｘが、第１の水素バリア膜２３に接触する。その後は、上記基本例１と同様の製造方法であるため、説明は省略する。
上記第１の実施形態の変形例２によれば、上記基本例１と同様の効果を得ることができる。
さらに、変形例２では、第１及び第４の部分２３ａ，２５ａ間には、第２及び第５の部分２３ｂ，２５ｂ間と同じ材質の膜である介在層２４が設けられている。従って、介在層２４を低ストレスの絶縁膜で形成した場合、第１及び第４の部分２３ａ，２５ａにおいても、水素バリア膜のストレスを緩和し、水素バリア膜の破れによる欠陥の発生を抑制することができる。
尚、図１６に示すように、第４及び第５の部分２５ａ，２５ｂの境界部分Ｘにおける第２の水素バリア膜２３は、第１の水素バリア膜２３を突き抜けて、第１の水素バリア膜２３下の層間絶縁膜１６に達してもよい。
［１−４］変形例３
第１の実施形態の変形例３は、上記基本例１における第２の接触部分が存在しないものである。
第１の実施形態の変形例３は、上記基本例１における第２の接触部分が存在しないものである。
図１７は、本発明の第１の実施形態の変形例３に係る強誘電体記憶装置の概略的な平面図を示す。図１８は、図１７のXVIII−XVIII線に沿った強誘電体記憶装置の断面図を示す。以下に、第１の実施形態の変形例３に係る構造について説明する。
図１７及び図１８に示すように、第１の実施形態の変形例３において、上記基本例１と異なる点は、上部電極２０の上方において、第１及び第２の水素バリア膜２３，２５が接触していない点である。つまり、第１の水素バリア膜２３における第３の部分２３ｃと第２の水素バリア膜２５における第６の部分２５ｃとの間に、介在層２４が存在する。
図１９は、本発明の第１の実施形態の変形例３に係る強誘電体記憶装置の製造工程の断面図を示す。以下に、第１の実施形態の変形例３に係る製造方法について説明する。
まず、上記基本例１と同様に、図３乃至図７の工程を経て、強誘電体キャパシタ２２を覆うように、第１の水素バリア膜２３及び介在層２４が堆積される。
次に、図１９に示すように、マスク層４０を用いて、第１の水素バリア膜２３の第１の部分２３ａ上の介在層２４のみがエッチングされる。これにより、強誘電体キャパシタ２２の側面及び上面部分にのみ介在層２４を残すことができる。
次に、図１８に示すように、第１の水素バリア膜２３及び介在層２４上に第２の水素バリア膜２５が堆積される。これにより、第１の水素バリア膜２３における第３の部分２３ｃと第２の水素バリア膜２５における第６の部分２５ｃとは接しない構造となる。その後は、上記基本例１と同様の製造方法であるため、説明は省略する。
上記第１の実施形態の変形例３によれば、上記基本例１と同様の効果を得ることができる。
さらに、変形例３では、強誘電体キャパシタ２２を覆う部分である第２及び第５の部分２３ｂ，２５ｂ間や第３及び第６の部分２３ｃ，２５ｃ間に介在層２４が存在するため、第２の水素バリア膜２５のストレスが強誘電体キャパシタ２２へ及ぼす影響を低減することができる。
［１−５］変形例４
第１の実施形態の変形例４は、上記基本例１におけるビット線の位置を変更したものである。
第１の実施形態の変形例４は、上記基本例１におけるビット線の位置を変更したものである。
図２０は、本発明の第１の実施形態の変形例４に係る強誘電体記憶装置の断面図を示す。以下に、第１の実施形態の変形例４に係る構造について説明する。
図２０に示すように、第１の実施形態の変形例４において、上記基本例１と異なる点は、ビット線３４を強誘電体キャパシタ２２よりも下方に配置した点である。つまり、ビット線３４は、強誘電体キャパシタ２２下の層間絶縁膜１６内に形成され、ソース／ドレイン拡散層１４ｂにコンタクトを介して接続されている。
上記第１の実施形態の変形例４によれば、上記基本例１と同様の効果を得ることができる。
尚、図２０では、強誘電体キャパシタ２２の近傍にコンタクトが図示されていないが、センスアンプやデコーダにおけるコンタクトがセルに隣接して存在している場合があるため、第１の実施形態の変形例４は、このようなコンタクトから水素が侵入する場合に有効な構造であると言える。
［２］第２の実施形態
第２の実施形態は、ＣＯＰ型のメモリセルであって、強誘電体キャパシタにおける上部電極、強誘電体膜、及び下部電極を２マスクで加工する例である。
第２の実施形態は、ＣＯＰ型のメモリセルであって、強誘電体キャパシタにおける上部電極、強誘電体膜、及び下部電極を２マスクで加工する例である。
［２−１］基本例２
図２１は、本発明の第２の実施形態の基本例２に係る強誘電体記憶装置の断面図を示す。以下に、第２の実施形態の基本例２に係る構造について説明する。
図２１は、本発明の第２の実施形態の基本例２に係る強誘電体記憶装置の断面図を示す。以下に、第２の実施形態の基本例２に係る構造について説明する。
図２１に示すように、第２の実施形態の基本例２において、上記第１の実施形態の基本例１と異なる点は、強誘電体キャパシタ２２の構造である。つまり、基本例１では、強誘電体キャパシタ２２が１マスクで形成されているのに対し、基本例２では、強誘電体キャパシタ２２が２マスクで形成されている。従って、基本例２では、強誘電体膜１９及び上部電極２０と下部電極１８とは異なるマスクで加工されるので、強誘電体膜１９及び上部電極２０と下部電極１８とは異なる平面形状となる。
具体的には、下部電極１８は、強誘電体膜１９及び上部電極２０よりも大きな平面形状となる。また、強誘電体膜１９の側面は、上部電極２０の側面とほぼ一致している。強誘電体膜１９は、上部電極２０よりも大きな平面形状か、上部電極２０とほぼ同じ大きさの平面形状となっている。
図２２乃至図２５は、本発明の第２の実施形態の基本例２に係る強誘電体記憶装置の製造工程の断面図を示す。以下に、第２の実施形態の基本例２に係る製造方法について説明する。
まず、第１の実施形態の基本例１と同様に、図３及び図４の工程を経て、ＭＯＳＦＥＴ１５及びコンタクト１７が形成される。
次に、図２２に示すように、層間絶縁膜１６及びコンタクト１７上に、下部電極１８、強誘電体膜１９、及び上部電極２０が順に堆積される。次に、上部電極２０上に第１のマスク層４１が堆積されてパターニングされる。
次に、図２３に示すように、第１のマスク層４１を用いて、強誘電体膜１９及び上部電極２０がパターニングされる。その後、第１のマスク層４１は除去される。
次に、図２４に示すように、上部電極２０及び下部電極１８上に第２のマスク層４２が堆積されてパターニングされる。
次に、図２５に示すように、第２のマスク層４２を用いて、下部電極１８がパターニングされる。これにより、２マスクで加工された強誘電体キャパシタ２２が形成される。
次に、図２１に示すように、第２のマスク層４２及び層間絶縁膜１６上に第１の水素バリア膜２３が堆積される。その後は、第１の実施形態の基本例１と同様の製造方法であるため、説明は省略する。
尚、上記説明では、第２のマスク層４２は、下部電極１８の加工後も残しているが、除去してもよい。
上記第２の実施形態の基本例２によれば、上記第１の実施形態の基本例１と同様の効果を得ることができるだけでなく、さらに、基本例１と比べて、上部電極２０と下部電極１８とがショートする恐れを抑制できる。
［２−２］変形例１
第２の実施形態の変形例１は、上記基本例２における強誘電体キャパシタ近傍のコンタクト２９を複数のコンタクトで形成したものである。
第２の実施形態の変形例１は、上記基本例２における強誘電体キャパシタ近傍のコンタクト２９を複数のコンタクトで形成したものである。
図２６は、本発明の第２の実施形態の変形例１に係る強誘電体記憶装置の断面図を示す。以下に、第２の実施形態の変形例１に係る構造について説明する。
図２６に示すように、第２の実施形態の変形例１において、上記基本例２と異なる点は、強誘電体キャパシタ２２の近傍に位置するコンタクトが、例えば２つのコンタクト２９−１，２９−２で形成されている点である。ここで、コンタクト２９−１は、コンタクト１７と同時に形成すればよく、コンタクト２９−２は、コンタクト２８の形成後に形成すればよい。
上記第２の実施形態の変形例１によれば、上記基本例２と同様の効果を得ることができるだけでなく、さらに、上記基本例２よりもコンタクト２９−１，２９−２の開口や埋め込みが容易となる。
［２−３］変形例２
第２の実施形態の変形例２は、上記基本例２における第１の接触部分を変形させたものである。
第２の実施形態の変形例２は、上記基本例２における第１の接触部分を変形させたものである。
図２７は、本発明の第２の実施形態の変形例２に係る強誘電体記憶装置の断面図を示す。以下に、第２の実施形態の変形例２に係る構造について説明する。
図２７に示すように、第２の実施形態の変形例２において、上記基本例２と異なる点は、第１の水素バリア膜２３における第１の部分２３ａと第２の水素バリア膜２５における第４の部分２５ａとが接触する第１の接触部分の面積が少なくなっている点である。
つまり、上記基本例２のように第１及び第４の部分２３ａ，２５ａが全面で接触するのではなく、下部電極１８の下端部において、第２の水素バリア膜２５に係る第４の部分２５ａと第５の部分２５ｂとの境界部分Ｘのみが、第１の水素バリア膜２３に係る第１の部分２３ａに接触している。そして、第１の部分２３ａと第４の部分２５ａとの間には、介在層２４が存在している。
上記第２の実施形態の変形例２によれば、上記基本例２と同様の効果を得ることができる。
さらに、変形例２では、第１及び第４の部分２３ａ，２５ａ間には、第２及び第５の部分２３ｂ，２５ｂ間と同じ材質の膜である介在層２４が設けられている。従って、介在層２４を低ストレスの絶縁膜で形成した場合、第１及び第４の部分２３ａ，２５ａにおいても、水素バリア膜のストレスを緩和し、水素バリア膜の破れによる欠陥の発生を抑制することができる。
尚、図２８に示すように、第４及び第５の部分２５ａ，２５ｂの境界部分Ｘにおける第２の水素バリア膜２３は、第１の水素バリア膜２３を突き抜けて、第１の水素バリア膜２３下の層間絶縁膜１６に達してもよい。
［２−４］変形例３
第２の実施形態の変形例３は、上記基本例２における第２の接触部分が存在しないものである。
第２の実施形態の変形例３は、上記基本例２における第２の接触部分が存在しないものである。
図２９は、本発明の第２の実施形態の変形例３に係る強誘電体記憶装置の断面図を示す。以下に、第２の実施形態の変形例３に係る構造について説明する。
図２９に示すように、第２の実施形態の変形例３において、上記基本例２と異なる点は、上部電極２０の上方において、第１及び第２の水素バリア膜２３，２５が接触していない点である。つまり、第１の水素バリア膜２３における第３の部分２３ｃと第２の水素バリア膜２５における第６の部分２５ｃとの間に、介在層２４が存在する。
上記第２の実施形態の変形例３によれば、上記基本例２と同様の効果を得ることができる。
さらに、変形例３では、強誘電体キャパシタ２２を覆う部分である第２及び第５の部分２３ｂ，２５ｂ間や第３及び第６の部分２３ｃ，２５ｃ間に介在層２４が存在するため、第２の水素バリア膜２５のストレスが強誘電体キャパシタ２２へ及ぼす影響を低減することができる。また、第１及び第２の水素バリア膜２３，２５間の接続部分を気丈とすることにより、接続不良点を大幅に低減することもできる。
［２−５］変形例４
第２の実施形態の変形例４は、上記基本例２におけるビット線の位置を変更したものである。
第２の実施形態の変形例４は、上記基本例２におけるビット線の位置を変更したものである。
図３０は、本発明の第２の実施形態の変形例４に係る強誘電体記憶装置の断面図を示す。以下に、第２の実施形態の変形例４に係る構造について説明する。
図３０に示すように、第２の実施形態の変形例４において、上記基本例２と異なる点は、ビット線３４を強誘電体キャパシタ２２よりも下方に配置した点である。つまり、ビット線３４は、強誘電体キャパシタ２２下の層間絶縁膜１６内に形成され、ソース／ドレイン拡散層１４ｂにコンタクトを介して接続されている。
上記第２の実施形態の変形例４によれば、上記基本例２と同様の効果を得ることができる。
Ｂ．オフセット型
［３］第３の実施形態
第３の実施形態は、オフセット型のメモリセルであって、強誘電体キャパシタにおける上部電極、強誘電体膜、及び下部電極を２マスクで加工する例である。
［３］第３の実施形態
第３の実施形態は、オフセット型のメモリセルであって、強誘電体キャパシタにおける上部電極、強誘電体膜、及び下部電極を２マスクで加工する例である。
［３−１］基本例３
図３１は、本発明の第３の実施形態の基本例３に係る強誘電体記憶装置の概略的な平面図を示す。図３２は、図３１のXXXII-XXXII線に沿った強誘電体記憶装置の断面図を示す。以下に、第３の実施形態の基本例３に係る構造について説明する。
図３１は、本発明の第３の実施形態の基本例３に係る強誘電体記憶装置の概略的な平面図を示す。図３２は、図３１のXXXII-XXXII線に沿った強誘電体記憶装置の断面図を示す。以下に、第３の実施形態の基本例３に係る構造について説明する。
図３１及び図３２に示すように、第３の実施形態の基本例３において、上記第２の実施形態の基本例２と異なる点は、強誘電体キャパシタ２２の下部電極１８とソース／ドレイン拡散層１４ａとの接続方法である。
第２の実施形態の基本例２では、コンタクト１７は、強誘電体キャパシタ２２の直下に配置していた。これに対し、第３の実施形態の基本例３では、コンタクト１７は、強誘電体キャパシタ２２の直下には配置せずに、下部電極１８の下方以外の領域に配置する。そして、下部電極１８をビット線３４の延在方向と平行に延在させ、上部電極２０及び強誘電体膜１９が存在しない領域で下部電極１８とソース／ドレイン拡散層１４ａを接続させている。
具体的には、次のようになっている。まず、下部電極１８は、強誘電体膜１９及び上部電極２０よりも平面形状が大きい。このため、下部電極１８は、強誘電体膜１９及び上部電極２０が存在する第１の領域と、強誘電体膜１９及び上部電極２０が存在しない第２の領域とを有する。そして、第２の領域における下部電極１８上にコンタクト６２が形成され、このコンタクト６２上にプレート線３０同一レベルに配線６１が形成されている。この配線６１は、ビット線３４の延在方向と垂直な方向（例えばワード線方向）に、下部電極１８よりもはみ出して延在する。このはみ出した領域において、配線６１は、コンタクト１７等を介して、ソース／ドレイン拡散層１４ａと接続されている。このようにして、下部電極１８は、コンタクト６２，１７及び配線６１などを介して、ソース／ドレイン拡散層１４ａと電気的に接続されている。
上記第３の実施形態の基本例３によれば、上記第２の実施形態の基本例２と同様の効果を得ることができる。
さらに、基本例３では、下部電極１８に酸素防止能力が要求されないため、強誘電体キャパシタ２２の段差を低減することができる。
［３−２］変形例１
第３の実施形態の変形例１は、上記基本例３における強誘電体キャパシタ近傍のコンタクト２９を複数のコンタクトで形成したものである。
第３の実施形態の変形例１は、上記基本例３における強誘電体キャパシタ近傍のコンタクト２９を複数のコンタクトで形成したものである。
図３３は、本発明の第３の実施形態の変形例１に係る強誘電体記憶装置の断面図を示す。以下に、第３の実施形態の変形例１に係る構造について説明する。
図３３に示すように、第３の実施形態の変形例１において、上記基本例３と異なる点は、強誘電体キャパシタ２２の近傍に位置するコンタクトが、２つのコンタクト２９−１，２９−２で形成されている点である。ここで、コンタクト２９−１は、コンタクト１７と同時に形成すればよく、コンタクト２９−２は、コンタクト２８の形成後に形成すればよい。
上記第３の実施形態の変形例１によれば、上記基本例３と同様の効果を得ることができるだけでなく、さらに、上記基本例３よりもコンタクト２９−1、２９−２の開口や埋め込みが容易となる。
［３−３］変形例２
第３の実施形態の変形例２は、上記基本例３における第１の接触部分を変形させたものである。
第３の実施形態の変形例２は、上記基本例３における第１の接触部分を変形させたものである。
図３４は、本発明の第３の実施形態の変形例２に係る強誘電体記憶装置の断面図を示す。以下に、第３の実施形態の変形例２に係る構造について説明する。
図３４に示すように、第３の実施形態の変形例２において、上記基本例３と異なる点は、第１の水素バリア膜２３における第１の部分２３ａと第２の水素バリア膜２５における第４の部分２５ａとが接触する第１の接触部分の面積が少なくなっている点である。
つまり、上記基本例３のように第１及び第４の部分２３ａ，２５ａが全面で接触するのではなく、下部電極１８の下端部において、第２の水素バリア膜２５に係る第４の部分２５ａと第５の部分２５ｂとの境界部分Ｘのみが、第１の水素バリア膜２３に係る第１の部分２３ａに接触している。そして、第１の部分２３ａと第４の部分２５ａとの間には、介在層２４が存在している。
上記第３の実施形態の変形例２によれば、上記基本例３と同様の効果を得ることができる。
さらに、変形例２では、第１及び第４の部分２３ａ，２５ａ間には、第２及び第５の部分２３ｂ，２５ｂ間と同じ材質の膜である介在層２４が設けられている。従って、介在層２４を低ストレスの絶縁膜で形成した場合、第１及び第４の部分２３ａ，２５ａにおいても、水素バリア膜のストレスを緩和し、水素バリア膜の破れによる欠陥の発生を抑制することができる。
尚、図３５に示すように、第４及び第５の部分２５ａ，２５ｂの境界部分Ｘにおける第２の水素バリア膜２３は、第１の水素バリア膜２３を突き抜けて、第１の水素バリア膜２３下の層間絶縁膜１６に達してもよい。
［３−４］変形例３
第３の実施形態の変形例３は、上記基本例３における第２の接触部分が存在しないものである。
第３の実施形態の変形例３は、上記基本例３における第２の接触部分が存在しないものである。
図３６は、本発明の第３の実施形態の変形例３に係る強誘電体記憶装置の断面図を示す。以下に、第３の実施形態の変形例３に係る構造について説明する。
図３６に示すように、第３の実施形態の変形例３において、上記基本例３と異なる点は、上部電極２０の上方において、第１及び第２の水素バリア膜２３，２５が接触していない点である。つまり、第１の水素バリア膜２３における第３の部分２３ｃと第２の水素バリア膜２５における第６の部分２５ｃとの間に、介在層２４が存在する。
上記第３の実施形態の変形例３によれば、上記基本例３と同様の効果を得ることができる。
さらに、変形例３では、強誘電体キャパシタ２２を覆う部分である第２及び第５の部分２３ｂ，２５ｂ間や第３及び第６の部分２３ｃ，２５ｃ間に介在層２４が存在するため、第２の水素バリア膜２５のストレスが強誘電体キャパシタ２２へ及ぼす影響を低減することができる。
［３−５］変形例４
第３の実施形態の変形例４は、上記基本例３におけるビット線の位置を変更したものである。
第３の実施形態の変形例４は、上記基本例３におけるビット線の位置を変更したものである。
図３７は、本発明の第３の実施形態の変形例４に係る強誘電体記憶装置の断面図を示す。以下に、第３の実施形態の変形例４に係る構造について説明する。
図３７に示すように、第３の実施形態の変形例４において、上記基本例３と異なる点は、ビット線３４を強誘電体キャパシタ２２よりも下方に配置した点である。つまり、ビット線３４は、強誘電体キャパシタ２２下の層間絶縁膜１６内に形成され、ソース／ドレイン拡散層１４ｂにコンタクトを介して接続されている。
上記第３の実施形態の変形例４によれば、上記基本例３と同様の効果を得ることができる。
Ｃ．ＴＣ並列ユニット直列接続型
第４及び第５の実施形態に係る強誘電体記憶装置は、ＴＣ並列ユニット直列接続型のメモリセルの例である。ここで、ＴＣ並列ユニット直列接続型のメモリセルとは、メモリセルトランジスタ（Ｔ）のソース／ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したメモリセルのことをいう。
第４及び第５の実施形態に係る強誘電体記憶装置は、ＴＣ並列ユニット直列接続型のメモリセルの例である。ここで、ＴＣ並列ユニット直列接続型のメモリセルとは、メモリセルトランジスタ（Ｔ）のソース／ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したメモリセルのことをいう。
［４］第４の実施形態
第４の実施形態は、ＴＣ並列ユニット直列接続型のメモリセルであって、強誘電体キャパシタにおける上部電極、強誘電体膜、及び下部電極を１マスクで加工する例である。
第４の実施形態は、ＴＣ並列ユニット直列接続型のメモリセルであって、強誘電体キャパシタにおける上部電極、強誘電体膜、及び下部電極を１マスクで加工する例である。
［４−１］基本例４
図３８は、本発明の第４の実施形態の基本例４に係る強誘電体記憶装置の概略的な平面図を示す。図３９は、図３８のXXXIX-XXXIX線に沿った強誘電体記憶装置の断面図を示す。以下に、第４の実施形態の基本例４に係る構造について説明する。
図３８は、本発明の第４の実施形態の基本例４に係る強誘電体記憶装置の概略的な平面図を示す。図３９は、図３８のXXXIX-XXXIX線に沿った強誘電体記憶装置の断面図を示す。以下に、第４の実施形態の基本例４に係る構造について説明する。
図３８及び図３９に示すように、第４の実施形態の基本例４において、上記第１の実施形態の基本例１と異なる点は、ＴＣ並列ユニット直列接続型のセル構造になっている点である。この基本例４は、具体的には次のような構造になっている。
第１のセルは、ＭＯＳＦＥＴ１５ａと強誘電体キャパシタ２２ａとで構成されている。この第１のセルにおいて、ソース／ドレイン拡散層１４ａには、強誘電体キャパシタ２２ａの下部電極１８が電気的に接続され、ソース／ドレイン拡散層１４ｂには、コンタクト２９及び配線５０を介して強誘電体キャパシタ２２ａの上部電極２０が電気的に接続されている。これにより、ＭＯＳＦＥＴ１５ａのソース／ドレイン拡散層１４ａ，１４ｂと強誘電体キャパシタ２２ａの上部電極２０及び下部電極１８とが並列に接続されている。
第２のセルは、ＭＯＳＦＥＴ１５ｂと強誘電体キャパシタ２２ｂとで構成されている。この第２のセルにおいて、ソース／ドレイン拡散層１４ｃには、強誘電体キャパシタ２２ｂの下部電極１８が電気的に接続され、ソース／ドレイン拡散層１４ｂには、コンタクト２９及び配線５０を介して強誘電体キャパシタ２２ｂの上部電極２０が電気的に接続されている。これにより、ＭＯＳＦＥＴ１５ｂのソース／ドレイン拡散層１４ｂ，１４ｃと強誘電体キャパシタ２２ｂの上部電極２０及び下部電極１８とが並列に接続されている。
そして、第１及び第２のセルにおいて、ソース／ドレイン拡散層１４ｂと上部電極２０との接続部分を共有することで、第１及び第２のセルが直列に接続されて１ブロックが構成されている。
尚、１ブロックは２セルに限定されず、１ブロックは複数個のセルを直列接続して構成しても勿論よい。また、図示していないが、ブロックの端部にはブロックを選択するためのブロック選択トランジスタが配置され、このブロック選択トランジスタのソース／ドレインの一方はブロックに接続され、ソース／ドレインの他方はビット線に接続される。
上記第４の実施形態の基本例４によれば、上記第２の実施形態の基本例２と同様の効果を得ることができる。
さらに、基本例４では、アクティブ状態でビット線につながるメモリセルの数が減少するため、ビット線の寄生容量が減少し、信号量が大きくなる。このため、ダメージ防御効果で得られる信号増大量を格段に大きくできる。
［４−２］変形例１
第４の実施形態の変形例１は、上記基本例４における強誘電体キャパシタ近傍のコンタクト２９を複数のコンタクトで形成したものである。
第４の実施形態の変形例１は、上記基本例４における強誘電体キャパシタ近傍のコンタクト２９を複数のコンタクトで形成したものである。
図４０は、本発明の第４の実施形態の変形例１に係る強誘電体記憶装置の断面図を示す。以下に、第４の実施形態の変形例１に係る構造について説明する。
図４０に示すように、第４の実施形態の変形例１において、上記基本例４と異なる点は、強誘電体キャパシタ２２ａ，２２ｂの近傍に位置するコンタクトが、２つのコンタクト２９−１，２９−２で形成されている点である。ここで、コンタクト２９−１は、コンタクト１７と同時に形成すればよく、コンタクト２９−２は、コンタクト２８の形成後に形成すればよい。
上記第４の実施形態の変形例１によれば、上記基本例４と同様の効果を得ることができるだけでなく、さらに、上記基本例４よりもコンタクト２９−１，２９−２の開口や埋め込みが容易となる。
［４−３］変形例２
第４の実施形態の変形例２は、上記基本例４における第１の接触部分を変形させたものである。
第４の実施形態の変形例２は、上記基本例４における第１の接触部分を変形させたものである。
図４１は、本発明の第４の実施形態の変形例２に係る強誘電体記憶装置の断面図を示す。以下に、第４の実施形態の変形例２に係る構造について説明する。
図４１に示すように、第４の実施形態の変形例２において、上記基本例４と異なる点は、第１の水素バリア膜２３における第１の部分２３ａと第２の水素バリア膜２５における第４の部分２５ａとが接触する第１の接触部分の面積が少なくなっている点である。
つまり、上記基本例４のように第１及び第４の部分２３ａ，２５ａが全面で接触するのではなく、下部電極１８の下端部において、第２の水素バリア膜２５に係る第４の部分２５ａと第５の部分２５ｂとの境界部分Ｘのみが、第１の水素バリア膜２３に係る第１の部分２３ａに接触している。そして、第１の部分２３ａと第４の部分２５ａとの間には、介在層２４が存在している。
上記第４の実施形態の変形例２によれば、上記基本例４と同様の効果を得ることができる。
さらに、変形例２では、第１及び第４の部分２３ａ，２５ａ間には、第２及び第５の部分２３ｂ，２５ｂ間と同じ材質の膜である介在層２４が設けられている。従って、介在層２４を低ストレスの絶縁膜で形成した場合、第１及び第４の部分２３ａ，２５ａにおいても、水素バリア膜のストレスを緩和し、水素バリア膜の破れによる欠陥の発生を抑制することができる。
尚、図４２に示すように、第４及び第５の部分２５ａ，２５ｂの境界部分Ｘにおける第２の水素バリア膜２３は、第１の水素バリア膜２３を突き抜けて、第１の水素バリア膜２３下の層間絶縁膜１６に達してもよい。
［４−４］変形例３
第４の実施形態の変形例３は、上記基本例４における第２の接触部分が存在しないものである。
第４の実施形態の変形例３は、上記基本例４における第２の接触部分が存在しないものである。
図４３は、本発明の第４の実施形態の変形例３に係る強誘電体記憶装置の断面図を示す。以下に、第４の実施形態の変形例３に係る構造について説明する。
図４３に示すように、第４の実施形態の変形例３において、上記基本例４と異なる点は、上部電極２０の上方において、第１及び第２の水素バリア膜２３，２５が接触していない点である。つまり、第１の水素バリア膜２３における第３の部分２３ｃと第２の水素バリア膜２５における第６の部分２５ｃとの間に、介在層２４が存在する。
上記第４の実施形態の変形例３によれば、上記基本例４と同様の効果を得ることができる。
さらに、変形例３では、強誘電体キャパシタ２２を覆う部分である第２及び第５の部分２３ｂ，２５ｂ間や第３及び第６の部分２３ｃ，２５ｃ間に介在層２４が存在するため、第２の水素バリア膜２５のストレスが強誘電体キャパシタ２２へ及ぼす影響を低減することができる。
［５］第５の実施形態
第５の実施形態は、ＴＣ並列ユニット直列接続型のメモリセルであって、強誘電体キャパシタにおける上部電極、強誘電体膜、及び下部電極を２マスクで加工する例である。
第５の実施形態は、ＴＣ並列ユニット直列接続型のメモリセルであって、強誘電体キャパシタにおける上部電極、強誘電体膜、及び下部電極を２マスクで加工する例である。
［５−１］基本例５
図４４は、本発明の第５の実施形態の基本例５に係る強誘電体記憶装置の断面図を示す。以下に、第５の実施形態の基本例５に係る構造について説明する。
図４４は、本発明の第５の実施形態の基本例５に係る強誘電体記憶装置の断面図を示す。以下に、第５の実施形態の基本例５に係る構造について説明する。
図４４に示すように、第５の実施形態の基本例５において、上記第４の実施形態の基本例４と異なる点は、強誘電体キャパシタ２２ａ，２２ｂの構造である。つまり、基本例４では、強誘電体キャパシタ２２ａ，２２ｂが１マスクでそれぞれ形成されているのに対し、基本例５では、強誘電体キャパシタ２２ａ，２２ｂが２マスクでそれぞれ形成されている。従って、基本例５では、強誘電体膜１９及び上部電極２０と下部電極１８とは異なるマスクで加工されるので、強誘電体膜１９及び上部電極２０と下部電極１８とは異なる平面形状となる。
具体的には、下部電極１８は、強誘電体膜１９及び上部電極２０よりも大きな平面形状となる。また、強誘電体膜１９の側面は、上部電極２０の側面とほぼ一致している。強誘電体膜１９は、上部電極２０よりも大きな平面形状か、上部電極２０とほぼ同じ大きさの平面形状となっている。
上記第５の実施形態の基本例５によれば、上記第４の実施形態の基本例４と同様の効果を得ることができるだけでなく、さらに、基本例４と比べて、上部電極２０と下部電極１８とがショートする恐れを抑制できる。
［５−２］変形例１
第５の実施形態の変形例１は、上記基本例５における強誘電体キャパシタ近傍のコンタクト２９を複数のコンタクトで形成したものである。
第５の実施形態の変形例１は、上記基本例５における強誘電体キャパシタ近傍のコンタクト２９を複数のコンタクトで形成したものである。
図４５は、本発明の第５の実施形態の変形例１に係る強誘電体記憶装置の断面図を示す。以下に、第５の実施形態の変形例１に係る構造について説明する。
図４５に示すように、第５の実施形態の変形例１において、上記基本例５と異なる点は、強誘電体キャパシタ２２ａの近傍に位置するコンタクトが、２つのコンタクト２９ａ−１，２９ａ−２で形成され、強誘電体キャパシタ２２ｂの近傍に位置するコンタクトが、２つのコンタクト２９ｂ−１，２９ｂ−２で形成されている点である。ここで、コンタクト２９ａ−１，２９ｂ−１は、コンタクト１７と同時に形成すればよく、コンタクト２９ａ−２，２９ｂ−２は、コンタクト２８ａ，２８ｂの形成後に形成すればよい。
上記第５の実施形態の変形例１によれば、上記基本例５と同様の効果を得ることができるだけでなく、さらに、上記基本例５よりもコンタクト２９ａ−１，２９ａ−２，２９ｂ−１，２９ｂ−２の開口や埋め込みが容易となる。
［５−３］変形例２
第５の実施形態の変形例２は、上記基本例５における第１の接触部分を変形させたものである。
第５の実施形態の変形例２は、上記基本例５における第１の接触部分を変形させたものである。
図４６は、本発明の第５の実施形態の変形例２に係る強誘電体記憶装置の断面図を示す。以下に、第５の実施形態の変形例２に係る構造について説明する。
図４６に示すように、第５の実施形態の変形例２において、上記基本例５と異なる点は、第１の水素バリア膜２３における第１の部分２３ａと第２の水素バリア膜２５における第４の部分２５ａとが接触する第１の接触部分の面積が少なくなっている点である。
つまり、上記基本例５のように第１及び第４の部分２３ａ，２５ａが全面で接触するのではなく、下部電極１８の下端部において、第２の水素バリア膜２５に係る第４の部分２５ａと第５の部分２５ｂとの境界部分Ｘのみが、第１の水素バリア膜２３に係る第１の部分２３ａに接触している。そして、第１の部分２３ａと第４の部分２５ａとの間には、介在層２４が存在している。
上記第５の実施形態の変形例２によれば、上記基本例５と同様の効果を得ることができる。
さらに、変形例２では、第１及び第４の部分２３ａ，２５ａ間には、第２及び第５の部分２３ｂ，２５ｂ間と同じ材質の膜である介在層２４が設けられている。従って、介在層２４を低ストレスの絶縁膜で形成した場合、第１及び第４の部分２３ａ，２５ａにおいても、水素バリア膜のストレスを緩和し、水素バリア膜の破れによる欠陥の発生を抑制することができる。
尚、図４７に示すように、第４及び第５の部分２５ａ，２５ｂの境界部分Ｘにおける第２の水素バリア膜２３は、第１の水素バリア膜２３を突き抜けて、第１の水素バリア膜２３下の層間絶縁膜１６に達してもよい。
［５−４］変形例３
第５の実施形態の変形例３は、上記基本例５における第２の接触部分が存在しないものである。
第５の実施形態の変形例３は、上記基本例５における第２の接触部分が存在しないものである。
図４８は、本発明の第５の実施形態の変形例３に係る強誘電体記憶装置の断面図を示す。以下に、第５の実施形態の変形例３に係る構造について説明する。
図４８に示すように、第５の実施形態の変形例３において、上記基本例５と異なる点は、上部電極２０の上方において、第１及び第２の水素バリア膜２３，２５が接触していない点である。つまり、第１の水素バリア膜２３における第３の部分２３ｃと第２の水素バリア膜２５における第６の部分２５ｃとの間に、介在層２４が存在する。
上記第５の実施形態の変形例３によれば、上記基本例５と同様の効果を得ることができる。
さらに、変形例３では、強誘電体キャパシタ２２を覆う部分である第２及び第５の部分２３ｂ，２５ｂ間や第３及び第６の部分２３ｃ，２５ｃ間に介在層２４が存在するため、第２の水素バリア膜２５のストレスが強誘電体キャパシタ２２へ及ぼす影響を低減することができる。
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。例えば、図４９に示すように、第１の水素バリア膜２３の第１の部分２３ａは、下部電極１８の下端部よりも下に位置してもよい。この図４９の構造は、例えば、強誘電体キャパシタ２２の加工時にオーバーエッチングが生じ、層間絶縁膜１６の上面がエッチングされた場合等に実現する。
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
１１…半導体基板、１２…素子分離領域、１３，１３ａ，１３ｂ…ゲート電極、１４ａ，１４ｂ，１４ｃ…ソース／ドレイン拡散層、１５，１５ａ，１５ｂ…ＭＯＳＦＥＴ、１６，２６，３１，３２…層間絶縁膜、１７，１７ａ，１７ｂ，２８，２８ａ，２８ｂ，２９，２９−１，２９−２，２９ａ，２９ａ−１，２９ａ−２，２９ｂ，２９ｂ−１，２９ｂ−２，３３…コンタクト、１８…下部電極、１９…強誘電体膜、２０…上部電極、２１…絶縁膜、２２，２２ａ，２２ｂ…強誘電体キャパシタ、２３…第１の水素バリア膜、２４…介在層、２５…第２の水素バリア膜、２７，２７ａ，２７ｂ…コンタクトホール、３０…プレート線、３４…ビット線、４０，４１，４２…マスク層、５０，５０ａ，５０ｂ６０…配線。
Claims (5)
- 半導体基板と、
前記半導体基板上に形成され、第１のゲート電極と第１及び第２の拡散層とを有する第１のトランジスタと、
前記半導体基板及び前記第１のトランジスタ上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に選択的に形成され、第１の下部電極と第１の強誘電体膜と第１の上部電極とを有する第１の強誘電体キャパシタと、
連続して形成された第１乃至第３の部分を有し、前記第１の部分は前記第１の絶縁膜上に設けられ、前記第２の部分は前記第１の下部電極の側面、前記第１の強誘電体膜の側面及び前記第１の上部電極の側面をそれぞれ覆い、前記第３の部分は前記第１の上部電極の上面上に設けられている第１の水素バリア膜と、
前記第２の部分上に形成された第１の介在層と、
連続して形成された第４乃至第６の部分を有し、前記第４の部分は前記第１の部分の少なくとも一部と接触する第１の接触部分を備え、前記第５の部分は前記第１の介在層上に設けられ、前記第６の部分は前記第３の部分上に設けられている第２の水素バリア膜と
を具備することを特徴とする強誘電体記憶装置。 - 前記第１の接触部分は、前記第１の強誘電体キャパシタの周囲を囲むことを特徴とする請求項１に記載の強誘電体記憶装置。
- 前記第１の接触部分は、前記第１の下部電極の下端部付近のみに存在し、
前記第１の接触部分以外の前記第１及び第４の部分の間には、第２の介在層が存在することを特徴とする請求項１に記載の強誘電体記憶装置。 - 前記第１の接触部分における前記第２の水素バリア膜は、前記第１の水素バリア膜を突き抜けていることを特徴とする請求項１に記載の強誘電体記憶装置。
- 半導体基板に第１のゲート電極と第１及び第２の拡散層とを有する第１のトランジスタを形成する工程と、
前記半導体基板及び前記第１のトランジスタ上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の下部電極と第１の強誘電体膜と第１の上部電極とを有する第１の強誘電体キャパシタを形成する工程と、
前記第１の強誘電体キャパシタ及び前記第１の絶縁膜上に第１の水素バリア膜を形成する工程と、
前記第１の強誘電体キャパシタの側面における前記第１の水素バリア膜上に第１の介在層を形成する工程と、
前記第１の介在層及び前記第１の水素バリア膜上に第２の水素バリア膜を形成し、前記第１の絶縁膜上における前記第１及び第２の水素バリア膜の少なくとも一部を接触させて第１の接触部分を形成する工程と
を具備することを特徴とする強誘電体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004077679A JP3793207B2 (ja) | 2004-03-18 | 2004-03-18 | 強誘電体記憶装置及びその製造方法 |
| US10/930,803 US6967368B2 (en) | 2004-03-18 | 2004-09-01 | Ferro-electric memory device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004077679A JP3793207B2 (ja) | 2004-03-18 | 2004-03-18 | 強誘電体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005268472A true JP2005268472A (ja) | 2005-09-29 |
| JP3793207B2 JP3793207B2 (ja) | 2006-07-05 |
Family
ID=34985325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004077679A Expired - Fee Related JP3793207B2 (ja) | 2004-03-18 | 2004-03-18 | 強誘電体記憶装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6967368B2 (ja) |
| JP (1) | JP3793207B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008034539A (ja) * | 2006-07-27 | 2008-02-14 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2008135617A (ja) * | 2006-11-29 | 2008-06-12 | Seiko Epson Corp | 強誘電体メモリ装置の製造方法 |
| JP2008135618A (ja) * | 2006-11-29 | 2008-06-12 | Seiko Epson Corp | 強誘電体メモリ装置の製造方法 |
| JP2008294194A (ja) * | 2007-05-24 | 2008-12-04 | Seiko Epson Corp | 強誘電体キャパシタの製造方法及び強誘電体キャパシタ |
| US7812384B2 (en) | 2007-04-27 | 2010-10-12 | Kabushiki Kaisha Toshiba | Semiconductor device including a transistor and a ferroelectric capacitor |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7265403B2 (en) * | 2004-03-30 | 2007-09-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| JP4647243B2 (ja) * | 2004-05-24 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7592273B2 (en) * | 2007-04-19 | 2009-09-22 | Freescale Semiconductor, Inc. | Semiconductor device with hydrogen barrier and method therefor |
| JP2009099644A (ja) * | 2007-10-15 | 2009-05-07 | Toshiba Corp | 半導体装置、及びその製造方法 |
| EP2114085A1 (en) * | 2008-04-28 | 2009-11-04 | Nederlandse Centrale Organisatie Voor Toegepast Natuurwetenschappelijk Onderzoek TNO | Composite microphone, microphone assembly and method of manufacturing those |
| WO2010049859A1 (en) * | 2008-10-28 | 2010-05-06 | Nxp B.V. | 3d integration of a mim capacitor and a resistor |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3098474B2 (ja) * | 1997-10-31 | 2000-10-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6249014B1 (en) | 1998-10-01 | 2001-06-19 | Ramtron International Corporation | Hydrogen barrier encapsulation techniques for the control of hydrogen induced degradation of ferroelectric capacitors in conjunction with multilevel metal processing for non-volatile integrated circuit memory devices |
| KR100420117B1 (ko) * | 2001-03-12 | 2004-03-02 | 삼성전자주식회사 | 수소 확산방지막을 포함하는 반도체 장치 및 그 제조 방법 |
| JP2002353414A (ja) | 2001-05-22 | 2002-12-06 | Oki Electric Ind Co Ltd | 誘電体キャパシタおよびその製造方法 |
| JP2003068987A (ja) * | 2001-08-28 | 2003-03-07 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| US6717198B2 (en) * | 2001-09-27 | 2004-04-06 | Matsushita Electric Industrial Co., Ltd. | Ferroelectric memory |
-
2004
- 2004-03-18 JP JP2004077679A patent/JP3793207B2/ja not_active Expired - Fee Related
- 2004-09-01 US US10/930,803 patent/US6967368B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7812384B2 (en) | 2007-04-27 | 2010-10-12 | Kabushiki Kaisha Toshiba | Semiconductor device including a transistor and a ferroelectric capacitor |
| US8362533B2 (en) | 2007-04-27 | 2013-01-29 | Kabushiki Kaisha Toshiba | Semiconductor device including a transistor and a ferroelectric capacitor |
| JP2008294194A (ja) * | 2007-05-24 | 2008-12-04 | Seiko Epson Corp | 強誘電体キャパシタの製造方法及び強誘電体キャパシタ |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050205919A1 (en) | 2005-09-22 |
| JP3793207B2 (ja) | 2006-07-05 |
| US6967368B2 (en) | 2005-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060315 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060404 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060406 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100414 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100414 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110414 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130414 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140414 Year of fee payment: 8 |
|
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