JP2010225928A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】従来よりも簡素化された製造プロセスにより、半導体記憶装置のキャパシタを構成する容量絶縁膜の水素による劣化を確実に防止できるようにする。
【解決手段】半導体基板２０１に形成されたメモリ領域３１０と、該メモリ領域と隣接して形成された周辺回路領域３００と、半導体基板２０１と第１の層間絶縁膜２０５との間に形成され、少なくともメモリ領域３１０を覆い且つ周辺回路領域にまで延伸して形成された下部水素バリア膜２１０と、メモリ領域３１０における第１の層間絶縁膜２０５の上に形成され、下部電極２１２、強誘電体を含む容量絶縁膜２１３及び上部電極２１４からなる少なくとも１つのキャパシタ２１５とを有している。さらに、キャパシタ２１５の上方の領域及び側方の領域を覆うと共に、メモリ領域３１０の周辺部においてその全体に亘って下部水素バリア膜２１０と直接に接続されて形成された上部水素バリア膜２１８を有している。
【選択図】図１
【解決手段】半導体基板２０１に形成されたメモリ領域３１０と、該メモリ領域と隣接して形成された周辺回路領域３００と、半導体基板２０１と第１の層間絶縁膜２０５との間に形成され、少なくともメモリ領域３１０を覆い且つ周辺回路領域にまで延伸して形成された下部水素バリア膜２１０と、メモリ領域３１０における第１の層間絶縁膜２０５の上に形成され、下部電極２１２、強誘電体を含む容量絶縁膜２１３及び上部電極２１４からなる少なくとも１つのキャパシタ２１５とを有している。さらに、キャパシタ２１５の上方の領域及び側方の領域を覆うと共に、メモリ領域３１０の周辺部においてその全体に亘って下部水素バリア膜２１０と直接に接続されて形成された上部水素バリア膜２１８を有している。
【選択図】図１
Description
本発明は、半導体記憶装置及びその製造方法に関し、特に、強誘電体又は高誘電体を用いた容量絶縁膜を有するキャパシタを備えた半導体記憶装置及びその製造方法に関する。
容量絶縁膜に強誘電体又は高誘電体を用いた半導体記憶装置は、ヒステリシス特性による残留分極及び高い比誘電率を有していることから、不揮発性メモリ装置又はＤＲＡＭ（Dynamic Random Access Memory）装置の分野において、酸化シリコン（ＳｉＯ２）又は窒化シリコン（ＳｉＮ）からなる容量絶縁膜を有する半導体記憶装置と置き換わる可能性がある。
しかしながら、強誘電体又は高誘電体は、結晶構造自体がその物理的特性を決定する金属酸化物であるため、水素による還元作用の影響が大きい。一方、ＭＩＳ（Metal Insulator Semiconductor）トランジスタの形成プロセス、多層配線の形成プロセス及び保護膜の形成プロセス等には、水素（Ｈ２）ガスはもとより、水素原子を含むシラン（ＳｉＨ４）ガス、レジスト材料及び水又は水分(Ｈ２Ｏ）等を用いる工程を多く含み、強誘電体又は高誘電体の特性の劣化が懸念される。
そこで、近年、キャパシタの周囲に水素バリア層を設け、キャパシタを単体ごとに又は複数のキャパシタを一単位としてその全体を水素バリア膜により覆う技術が提示されている（例えば、特許文献１を参照。）。
以下、従来例に係る強誘電体を用いた容量絶縁膜を有する半導体記憶装置について、図７を参照しながら説明する。
図７に示すように、半導体基板１の上には、下部電極３２、強誘電体膜３４及び上部電極３６によって構成される強誘電体キャパシタ３０が形成されている。半導体基板１と下部電極３２との間には、コンタクトプラグ２８の形成部分を除いて下部電極３２と接するように下部水素バリア膜２６が形成されている。強誘電体キャパシタ３０の上方及び側方は上部水素バリア膜４２が形成され、この上部水素バリア膜４２は、強誘電体キャパシタ３０の周囲において下部水素バリア膜２６と接続される。
このように、従来の半導体記憶装置は、強誘電体キャパシタ３０の上方、側方及び下方を水素バリア膜で覆われるため、キャパシタ形成工程以降の半導体形成プロセスにおいて、強誘電体膜３４が水素雰囲気に晒されても還元されず、信頼性が高いキャパシタを製造することができる。
特開２００６−０１９５７１号公報
しかしながら、前記従来の半導体記憶装置は、強誘電体キャパシタの加工（パターニング）時に発生するオーバエッチングにより、下部水素バリア膜にエッチングダメージが入る。このダメージにより、下部水素バリア膜の膜厚が薄くなって水素バリア性を失い、さらには、エッチングにより下部水素バリア膜に突き抜けが発生して、水素の侵入経路が生じる。いずれの場合も、外部から侵入する水素により強誘電体膜が還元されて、該強誘電体膜の強誘電性が消失して、メモリとして機能しなくなるという問題がある。
本発明は、前記従来の問題に鑑み、従来よりも簡素化された製造プロセスにより、半導体記憶装置のキャパシタを構成する容量絶縁膜の水素による劣化を確実に防止できるようにすることを目的とする。
前記の目的を達成するため、本発明は、半導体記憶装置を、キャパシタと下部水素バリア膜との間に絶縁膜（層間絶縁膜）を設ける構成とする。
具体的に、本発明に係る半導体記憶装置は、半導体基板に形成されたメモリ領域と、半導体基板にメモリ領域と隣接して形成された周辺回路領域と、半導体基板と最下層の層間絶縁膜との間に形成され、少なくともメモリ領域を覆い、且つ周辺回路領域にまで延伸して形成された下部水素バリア膜と、メモリ領域における最下層の層間絶縁膜の上に形成され、下部電極、強誘電体又は高誘電体を含む容量絶縁膜及び上部電極からなる少なくとも１つのキャパシタと、キャパシタの上方の領域及び側方の領域を覆うと共に、メモリ領域の周辺部においてその全体に亘って下部水素バリア膜と直接に接続されて形成された上部水素バリア膜とを備えていることを特徴とする。
本発明の半導体記憶装置によると、下部水素バリア膜は、半導体基板と最下層の層間絶縁膜との間に形成され、少なくともメモリ領域を覆い且つ周辺回路領域にまで延伸して形成されており、少なくとも１つのキャパシタは、メモリ領域における最下層の層間絶縁膜の上に形成されている。このため、キャパシタをパターニングする際に、下部水素バリア膜がエッチングダメージ等を受けることがない。さらに、上部水素バリア膜は、キャパシタの上方の領域及び側方の領域を覆うと共に、メモリ領域の周辺部においてその全体に亘って下部水素バリア膜と直接に接続されて形成されている。これにより、容量絶縁膜の水素による劣化を確実に防止することができる。
本発明の半導体記憶装置において、キャパシタは複数設けられており、複数のキャパシタは、下部水素バリア膜及び上部水素バリア膜によって、その周囲全体が一括に囲まれていることが好ましい。
本発明の半導体記憶装置は、下部電極の下側に形成され、最下層の層間絶縁膜及び下部水素バリア膜を貫通する第１のコンタクトプラグをさらに備え、下部電極は、第１のコンタクトプラグを介して、半導体基板に形成された第１の不純物拡散層と電気的に接続されていてもよい。
本発明の半導体記憶装置は、周辺回路領域に形成され、上部水素バリア膜及び下部水素バリア膜を貫通する第２のコンタクトプラグをさらに備え、第２のコンタクトプラグは、半導体基板に形成された第２の不純物拡散層と電気的に接続されていてもよい。
本発明の半導体記憶装置は、最下層の層間絶縁膜とキャパシタとの間に形成され、ビット線として機能する配線層をさらに備えていてもよい。
本発明の半導体記憶装置において、下部水素バリア膜には、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化チタンアルミニウム、酸化タンタルアルミニウム、珪化酸化チタン及び珪化酸化タンタルのうちの少なくとも１つを用いることができる。
本発明の半導体記憶装置において、上部水素バリア膜には、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化チタンアルミニウム、酸化タンタルアルミニウム、珪化酸化チタン及び珪化酸化タンタルのうちの少なくとも１つを用いることができる。
本発明の半導体記憶装置において、容量絶縁膜には、一般式がＰｂ(ＺｒＸＴｉ１−Ｘ）Ｏ３、（ＢａＸＳｒ１−Ｘ)ＴｉＯ３、ＳｒＢｉ２（Ｔａ１−ＸＮｂＸ）２Ｏ９若しくは（ＢｉＸＬａ１−Ｘ）４Ｔｉ３Ｏ１２（但し、Ｘは０≦Ｘ≦１である。）で表されるペロブスカイト型酸化物、又は五酸化タンタルを用いることができる。
本発明に係る半導体記憶装置の製造方法は、半導体基板のメモリ領域に第１の不純物拡散層を含む少なくとも１つのトランジスタを形成すると共に、半導体基板におけるメモリ領域と隣接する周辺回路領域に第２の不純物拡散層を形成する工程（ａ）と、半導体基板の上に、トランジスタを覆うと共に周辺回路領域にまで延伸する下部水素バリア膜を形成する工程（ｂ）と、工程（ｂ）よりも後に、メモリ領域の上及び周辺回路領域の上に第１の層間絶縁膜を形成する工程（ｃ）と、半導体基板の上に、第１の層間絶縁膜及び下部水素バリア膜を貫通して第１の不純物拡散層と接続する第１のコンタクトプラグを形成する工程（ｄ）と、第１の層間絶縁膜における第１のコンタクトプラグの上に、下部電極、強誘電体又は高誘電体を含む容量絶縁膜及び上部電極を順次積層することにより、少なくとも１つのキャパシタを形成する工程（ｅ）と、メモリ領域の上及び周辺回路領域の上に、キャパシタを覆うように第２の層間絶縁膜を形成する工程（ｆ）と、第１の層間絶縁膜及び第２の層間絶縁膜におけるメモリ領域を除く部分を除去した後、メモリ領域の上及び周辺回路領域の上に上部水素バリア膜を形成する工程（ｇ）と、工程（ｇ）よりも後に、メモリ領域の上及び周辺回路領域の上に第３の層間絶縁膜を形成する工程（ｈ）と、周辺回路領域において、第３の層間絶縁膜、上部水素バリア膜及び下部水素バリア膜を貫通し、第２の不純物拡散層と接続する第２のコンタクトプラグを形成する工程（ｉ）とを備えていることを特徴とする。
本発明の半導体記憶装置の製造方法によると、半導体基板の上に第１の層間絶縁膜を形成した後、第１の層間絶縁膜における第１のコンタクトプラグの上に、下部電極、強誘電体又は高誘電体を含む容量絶縁膜及び上部電極を順次積層することにより、少なくとも１つのキャパシタを形成する。これにより、キャパシタをパターニングする際に、下部水素バリア膜がエッチングダメージ等を受けることがない。従って、容量絶縁膜の水素による劣化を確実に防止することができる。その上、周辺回路領域において、第３の層間絶縁膜、上部水素バリア膜及び下部水素バリア膜を貫通し、第２の不純物拡散層と接続する第２のコンタクトプラグを形成するため、第２のコンタクトプラグのコンタクトホールをエッチングする際に、下部水素バリア膜と上部水素バリア膜とをライナ膜として利用できる。このため、高アスペクト比を有するコンタクトプラグの形成に有効となり、従来よりも簡素化された製造プロセスによって信頼性が高いコンタクトプラグを形成することができる。
本発明の半導体記憶装置の製造方法において、トランジスタ及びキャパシタの一組は一のメモリセルを形成しており、工程（ａ）において、メモリ領域にトランジスタを複数形成し、工程（ｅ）において、メモリ領域にキャパシタ複数を形成し、工程（ｇ）において、上部水素バリア膜は、複数のトランジスタ及び複数のキャパシタの周囲全体を一括に囲むように形成することが好ましい。
本発明の半導体記憶装置の製造方法において、下部水素バリア膜には、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化チタンアルミニウム、酸化タンタルアルミニウム、珪化酸化チタン及び珪化酸化タンタルのうちの少なくとも１つを用いることができる。
本発明の半導体記憶装置の製造方法において、上部水素バリア膜には、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化チタンアルミニウム、酸化タンタルアルミニウム、珪化酸化チタン及び珪化酸化タンタルのうちの少なくとも１つを用いることができる
本発明の半導体記憶装置の製造方法において、容量絶縁膜には、一般式がＰｂ(ＺｒＸＴｉ１−Ｘ）Ｏ３、（ＢａＸＳｒ１−Ｘ)ＴｉＯ３、ＳｒＢｉ２（Ｔａ１−ＸＮｂＸ）２Ｏ９若しくは（ＢｉＸＬａ１−Ｘ）４Ｔｉ３Ｏ１２（但し、Ｘは０≦Ｘ≦１である。）で表されるペロブスカイト型酸化物、又は五酸化タンタルを用いることができる。
本発明の半導体記憶装置の製造方法において、容量絶縁膜には、一般式がＰｂ(ＺｒＸＴｉ１−Ｘ）Ｏ３、（ＢａＸＳｒ１−Ｘ)ＴｉＯ３、ＳｒＢｉ２（Ｔａ１−ＸＮｂＸ）２Ｏ９若しくは（ＢｉＸＬａ１−Ｘ）４Ｔｉ３Ｏ１２（但し、Ｘは０≦Ｘ≦１である。）で表されるペロブスカイト型酸化物、又は五酸化タンタルを用いることができる。
本発明に係る半導体記憶装置及びその製造方法によると、従来よりも簡素化された製造プロセスにより、容量絶縁膜の水素による劣化を確実に防止することができる。
（一実施形態）
本発明の一実施形態について図面を参照しながら説明する。
本発明の一実施形態について図面を参照しながら説明する。
図１は本発明の一実施形態に係る半導体記憶装置のメモリ領域と周辺回路領域との境界部における断面構成を示している。図２は本実施形態に係る半導体記憶装置のメモリ領域と周辺回路領域との境界部の平面構成を示している。ここで、図１は図２のＩ−Ｉ線における断面構成を示している。また、図２には、上部電極２１４及び配線２２１の下方に設けられた部材をも示している。
図１及び図２に示すように、本実施形態に係る半導体記憶装置は、周辺回路領域３００及びメモリ領域３１０が互いに隣接して形成された半導体基板２０１と、該半導体基板２０１のメモリ領域３１０の上に例えばマトリクス状に配置された複数のメモリセルと、各メモリセルと接続された複数のビット線２０７とを備えている。
各メモリセルは、例えば、ＭＩＳトランジスタ（セル選択トランジスタ）３２０と、キャパシタ２１５とから構成されている。ＭＩＳトランジスタ３２０は、半導体基板２０１上にゲート絶縁膜２１１を介在させて形成されたゲート電極２０４と、半導体基板２０１におけるゲート電極２０４の両側方の領域に形成されたｎ型不純物を含む不純物拡散層２０３ｂ、２０３ｃを有している。また、キャパシタ２１５は、下部電極２１２、上部電極２１４及び下部電極２１２と上部電極２１４とに挟まれた容量絶縁膜２１３を有している。
容量絶縁膜２１３は、例えばペロブスカイト型酸化物等の高誘電体又は強誘電体、例えば一般式がＰｂ(ＺｒＸＴｉ１−Ｘ）Ｏ３、（ＢａＸＳｒ１−Ｘ)ＴｉＯ３、ＳｒＢｉ２（Ｔａ１−ＸＮｂＸ）２Ｏ９又は（ＢｉＸＬａ１−Ｘ）４Ｔｉ３Ｏ１２（但し、Ｘは０≦Ｘ≦１である。）により構成される。なお、容量絶縁膜２１３の一部に高誘電体膜又は強誘電体膜が設けられていてもよい。高誘電体膜には、五酸化タンタル（Ｔａ２Ｏ５）等を用いることができる。
以下、本実施形態の半導体記憶装置の構成をより詳細に説明する。
図１に示すように、例えばシリコン（Ｓｉ）からなる半導体基板２０１の上には、素子分離領域２０２及びＭＩＳトランジスタ３２０を覆うように下部水素バリア膜２１０が形成されている。下部水素バリア膜２１０は、例えば、水素を透過しにくい窒化シリコン（ＳｉＮ）等により構成される。下部水素バリア膜２１０の上には、第１の層間絶縁膜２０５が形成され、第１の層間絶縁膜２０５の上には複数のビット線２０７が互いに並行に設けられている。
半導体基板２０１におけるメモリ領域３１０から周辺回路領域３００に至る領域には、素子分離領域２０２によって不純物拡散層２０３ｃと区画された不純物拡散層２０３ａが形成されている。各ビット線２０７は、第１の層間絶縁膜２０５と下部水素バリア膜２１０とを貫通する第１のコンタクトプラグ２０６を介して不純物拡散層２０３ａと電気的に接続されている。
メモリ領域３１０において、第１の層間絶縁膜２０５の上には各ビット線２０７を覆うように、第２の層間絶縁膜２０８が形成されている。第２の層間絶縁膜２０８の上には、前述した下部電極２１２、容量絶縁膜２１３及び上部電極２１４からなるキャパシタ２１５が形成されている。下部電極２１２は、第２の層間絶縁膜２０８、第１の層間絶縁膜２０５及び下部水素バリア膜２１０を貫通する第２のコンタクトプラグ２０９を介してＭＩＳトランジスタ３２０の不純物拡散層２０３ｃと電気的に接続されている。
また、メモリ領域３１０において、第２の層間絶縁膜２０８の上には、キャパシタ２１５の上及び周囲を埋めるように第３の層間絶縁膜２１６が形成されている。第１の層間絶縁膜２０５、第２の層間絶縁膜２０８及び第３の層間絶縁膜２１６における周辺回路領域３００とメモリ領域３１０との境界部に面する側面は、その上方がメモリ領域３１０の内側に傾くテーパ状に形成されている。
第３の層間絶縁膜２１６の上面及び側面、第２の層間絶縁膜２０８の側面及び第１の層間絶縁膜２０５における境界部近傍の側面、並びに下部水素バリア膜２１０における周辺回路領域３００に形成された部分の上には、これらと接するように上部水素バリア膜２１８が形成されている。これにより、メモリ領域３１０に形成された複数のキャパシタ２１５は、下部水素バリア膜２１０と上部水素バリア膜２１８とによって一括に囲まれる。
周辺回路領域３００上及びメモリ領域３１０上にまたがって形成された上部水素バリア膜２１８の上には、第４の層間絶縁膜２１７が形成され、該第４の層間絶縁膜２１７の上には配線２２１が形成されている。配線２２１は、周辺回路領域３００において第４の層間絶縁膜２１９、上部水素バリア膜２１８及び下部水素バリア膜２１０を貫通する第３のコンタクトプラグ２２０を介して、半導体基板２０１に形成されたＮ型不純物を含む不純物拡散層２０３ａと電気的に接続されている。この構成により、各ビット線２０７は、第１のコンタクトプラグ２０６、不純物拡散層２０３ａ、第３のコンタクトプラグ２２０及び配線２２１を介してセンスアンプ（図示せず）等の周辺回路領域３００に設けられた回路に電気的に接続される。
本実施形態に係る半導体記憶装置は、その特徴として、上述したように、下部水素バリア膜２１０と上部水素バリア膜２１８とによって、キャパシタ２１５の上方、下方及び側方を含め全方位が囲まれている。さらに、下部水素バリア膜２１０及び上部水素バリア膜２１８は複数のキャパシタ２１５を一括して囲み、半導体基板２０１上の周辺回路領域３００において下部水素バリア膜２１０と上部水素バリア膜２１８とが接合（接触）されている。この構成は、水素の侵入経路となりやすい２種類の水素バリア膜２１０、２１８の接合部を、半導体基板２０１の周辺回路領域３００と接続するコンタクトプラグ形成領域を除く全面に有するため、メモリ領域３１０だけを覆う水素バリア構造よりも水素バリア性が高い。
すなわち、この構成によれば、下部水素バリア膜２１０及び上部水素バリア膜２１８で囲まれた領域の外部からの水素の侵入をほぼ完全に防ぐことができる。このため、容量絶縁膜２１３が金属酸化物等の高誘電体又は強誘電体により構成されている場合でも、容量絶縁膜２１３の物理的特性が水素による還元により劣化することを十分に防ぐことができる。従って、容量絶縁膜２１３が強誘電体により構成される場合には、誘電率及びヒステリシス特性の変化等が抑制されることにより、不揮発性メモリ装置としての性能の劣化を抑えることができる。また、容量絶縁膜２１３が高誘電体により構成される場合には、誘電率の変化等が抑制されることにより、通常のメモリ装置としての性能の劣化を抑えることができる。
本実施形態に係る半導体記憶装置は、下部水素バリア膜２１０の大部分が半導体基板２０１の主面上に直接に形成されているため、キャパシタ２１５との間に第１の層間絶縁膜２０５及び第２の層間絶縁膜２０８が設けられる構成となる。この構成により、従来例のように、キャパシタ２１５を形成する際に下部水素バリア膜２１０がエッチングされることがなく、必要最小限の膜厚で、且つダメージがない水素バリア膜２１０、２１８を設けることが可能となる。
さらに、本実施形態においては、周辺回路領域３００において、半導体基板２０１の上には、下部水素バリア膜２１０、上部水素バリア膜２１８及び第４の層間絶縁膜２１７が順次設けられ、下部水素バリア膜２１０、上部水素バリア膜２１８及び第４の層間絶縁膜２１７を貫通する第３のコンタクトプラグ２２０を介して配線２２１と不純物拡散層２０３ａとが電気的に接続されている。この構成により、第３のコンタクトプラグ２２０を設けるためのコンタクトホールを形成するエッチング（ホールエッチング）を行う際に、下部水素バリア膜２１０と上部水素バリア膜２１８とをエッチング時のライナ（エッチストッパ）膜として利用することができる。
具体的には、層間絶縁膜として一般に用いられるシリコン酸化膜に対してエッチング選択比が高い上部水素バリア膜２１８上でエッチングを一旦止めることにより、第４の層間絶縁膜２１７が持つグローバル段差（半導体基板２０１上の全面に亘る段差）を吸収することができる。さらに、上部水素バリア膜２１８と下部水素バリア膜２１０とを異なるエッチング条件でエッチングすることにより、不純物拡散層２０３に対するオーバエッチングを最小限に抑えることができる。その結果、より信頼性が高い第３のコンタクトプラグ２２０を形成することができる。この手法は、半導体基板２０１と配線２２１との間にキャパシタ２１５及びビット線２０７等を設ける構造においては、高アスペクト比のコンタクトプラグを形成する必要があるため、極めて有効な手法である。この構成により、コンタクトホールの開口寸法を縮小することも容易となるため、微細プロセスにも対応可能となる。
従来は、ライナ膜として、シリコン酸化膜に対して選択比が高いシリコン酸窒化膜又はシリコン窒化膜等を用いるのが一般的であり、ライナ膜を別途成膜する工程が必要である。しかしながら、本実施形態においては、構成要素である下部水素バリア膜２１０及び上部水素バリア膜２１８をライナ膜として利用することができるため、工程数を増やすことなく、且つ容量絶縁膜２１３の物理的特性の還元防止を図りながら、微細プロセスに対応可能な信頼性が高いコンタクトプラグ（第３のコンタクトプラグ２２０）を形成可能となる。
（一実施形態の第１変形例）
以下、本発明の一実施形態の第１変形例について図面を参照しながら説明する。
以下、本発明の一実施形態の第１変形例について図面を参照しながら説明する。
図３は本実施形態の第１変形例に係る半導体記憶装置の要部の断面構成を示している。図３において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
第１変形例においては、図３に示すように、上部水素バリア膜２１８が、周辺回路領域３００とメモリ領域３１０の境界部でのみ下部水素バリア膜２１０と接合されており、周辺回路領域３００においては除去されている。
このような上部水素バリア膜２１８と下部水素バリア膜２１０の接合方式であっても、外部からの水素の侵入を防ぐことができ、容量絶縁膜２１３の物理的特性が水素の還元により劣化することを防止できる。その上、周辺回路領域３００においては、第１の層間絶縁膜２０５、第２の層間絶縁膜２０８及び第３の層間絶縁膜２１６をエッチングにより除去する必要がなくなる。従って、第４の層間絶縁膜２１７の堆積量を減らすことができる。
（一実施形態の第２変形例）
以下、本発明の一実施形態の第２変形例について図面を参照しながら説明する。
以下、本発明の一実施形態の第２変形例について図面を参照しながら説明する。
図４は本実施形態の第２変形例に係る半導体記憶装置の要部の断面構成を示している。図４において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
図１に示す一実施形態に係るキャパシタ２１５はプレーナスタック型であるのに対し、図４に示す第２変形例に係るキャパシタ２１５Ａは、断面凹型の立体型キャパシタである。この場合、下部電極２１２は、第３の層間絶縁膜２１６に形成された凹部２１６ａの内壁上にも設けられる。従って、容量絶縁膜２１３及び上部電極２１４は、下部電極２１２の上に凹部２１６ａの内面に沿うように順次形成される。なお、メモリ領域３１０において、各キャパシタ２１５Ａの内部を含む第３の層間絶縁膜２１６の上には、上面が平坦化された第５の層間絶縁膜２３０が形成されている。
従って、上部水素バリア膜２１８は、メモリ領域３１０において、第５の層間絶縁膜２３０の上面及び側面、第３の層間絶縁膜２１６の側面、第２の層間絶縁膜２０８の側面、並びに第１の層間絶縁膜２０６の側面上に亘って形成される。さらに、一実施形態と同様に、上部水素バリア膜２１８は、周辺回路領域３００において下部水素バリア膜２１０の上に直接に積層される。なお、立体型キャパシタは、断面凸型であってもよい。
この構成によっても、図１に示した半導体記憶装置と同様に、メモリ領域３１０への外部からの水素の侵入を防ぐことができるため、キャパシタ２１５Ａを構成する容量絶縁膜２１３の物理的特性が水素による還元により劣化することを防止できる。
なお、下部水素バリア膜２１０及び上部水素バリア膜２１８の接合部の形状については、図１、図３及び図４に示した形状に限られず、半導体基板２０１上に形成された下部水素バリア膜２１０と上部水素バリア膜２１８とが、複数のキャパシタ２１５の周囲（全方位）を囲んでいればよい。このとき、半導体基板２０１上における周辺回路領域３００には、下部水素バリア膜２１０及び上部水素バリア膜２１８が積層されて形成されることが好ましい。この構成により、前述したように、周辺回路領域３００において高アスペクト比を持つコンタクトホールのエッチングによる形成が容易となる。
なお、上部水素バリア膜２１８及び下部水素バリア膜２１０は、各コンタクトプラグ２０６、２０９及び２２０の下部側面と接するため、絶縁性材料により形成する必要がある。
また、本実施形態及びその変形例に係る半導体記憶装置は、キャパシタ２１５、２１５Ａの下部電極２１２がＭＩＳトランジスタ３２０の不純物拡散層２０３ｃと接続される構成を採っているが、これに限られない。すなわち、下部電極２１２がＭＩＳトランジスタ３２０のゲート電極２０４と接続される構成の半導体記憶装置であっても、本発明の構成を適用することにより、同様の効果を得ることができる。
以下、前記のように構成された本実施形態に係る半導体記憶装置の製造方法について図面を参照しながら説明する。
図５（ａ）〜図５（ｃ）及び図６（ａ）〜図６（ｃ）は本実施形態に係る半導体記憶装置の製造方法の工程順の断面構成を示している。
まず、図５（ａ）に示すように、リソグラフィ法及びドライエッチング法により、例えばＰ型シリコン（Ｓｉ）からなる半導体基板２０１の上部に、深さが約３００ｎｍの溝部（トレンチ）を形成する。続いて、化学気相堆積（Chemical Vapor Deposition:ＣＶＤ）法により、半導体基板２０１の主面上にシリコン酸化膜を堆積する。その後、化学機械的研磨（Chemical Mechanical polishing:ＣＭＰ）法により、堆積されたシリコン酸化膜を平坦化することにより、溝部に埋め込まれたシリコン酸化膜から構成された素子分離領域２０２を選択的に形成する。
続いて、例えば熱酸化法により、半導体基板２０１の主面上に膜厚が約１０ｎｍのゲート絶縁膜２１１を形成する。その後、低圧ＣＶＤ法により、ゲート絶縁膜２１１の上に、膜厚が約２００ｎｍのポリシリコン膜を形成し、形成されたポリシリコン膜をリソグラフィ法及びドライエッチング法によりパターニングして、ポリシリコンからなる複数のゲート電極２０４を形成する。なお、ポリシリコン膜は、成膜時又は成膜後にＮ型等の導電性を付与する。
続いて、図示はしていないが、ＣＶＤ法により、半導体基板２０１の上にゲート電極２０４を覆い、且つ膜厚が約５０ｎｍの酸化シリコン（ＳｉＯ２）膜を形成し、エッチバックを行ってゲート電極２０４の側面上にサイドウォール絶縁膜を形成する。その後、ゲート電極２０４及びサイドウォール絶縁膜をマスクとして、半導体基板２０１の上部に例えば高濃度のヒ素（Ａｓ）イオンをイオン注入することにより、Ｎ型の不純物拡散層（ドレイン拡散層）２０３ｂ及びＮ型の不純物拡散層（ソース拡散層）２０３ｃをそれぞれ形成する。これにより、ゲート電極２０４、ゲート絶縁膜２１１及び各不純物拡散層２０３ｂ、２０３ｃからなるＭＩＳトランジスタ３２０が形成される。このとき、各不純物拡散層２０３ｂ、２０３ｃと同時に、半導体基板２０１におけるメモリ領域３１０と周辺回路領域３００との境界部分に配線用の不純物拡散層２０３ａが形成される。
続いて、ＣＶＤ法により、ＭＩＳトランジスタ３２０が形成された半導体基板２０１上の全面に、例えば、膜厚が約２０ｎｍの窒化シリコン（ＳｉＮ）からなる下部水素バリア膜２１０を形成する。ここでは、下部水素バリア膜２１０として、膜厚が約２０ｎｍの窒化シリコン膜を用いたが、これに限られず、酸化窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化チタンアルミニウム（ＴｉＡｌＯ）、酸化タンタルアルミニウム（ＴａＡｌＯ）、珪化酸化チタン（ＴｉＳｉＯ）又は珪化酸化タンタル（ＴａＳｉＯ）等を下部水素バリア膜２１０に用いてもよい。また、下部水素バリア膜２１０の膜厚は、２０ｎｍ以上且つ５０ｎｍ以下程度が有効である。なお、水素バリア性に必要な膜厚は材料ごとに異なるものの、いずれの材料においても約２０ｎｍ以上の膜厚は必要である。また、下部水素バリア膜２１０の形成にはＣＶＤ法を用いたが、スパッタ法を用いることができる。
次に、図５（ｂ）に示すように、ＣＶＤ法により、半導体基板２０１上の全面に、下部水素バリア膜２１０に覆われたゲート電極２０４を埋めるようにシリコン酸化膜を堆積する。その後、ＣＭＰ法により、堆積されたシリコン酸化膜に対してゲート電極２０４の上側部分の膜厚が約２００ｎｍとなるように平坦化して、酸化シリコンからなる第１の層間絶縁膜２０５を形成する。続いて、リソグラフィ法及びドライエッチング法により、第１の層間絶縁膜２０５と下部水素バリア膜２１０とを貫通して、半導体基板２０１の不純物拡散層２０３ａ、２０３ｂを露出する、径の寸法が約１１０ｎｍのコンタクトホールを形成する。
続いて、ＣＶＤ法により、第１の層間絶縁膜２０５の上に、膜厚が約５ｎｍのチタン（Ｔｉ）膜、膜厚が約７ｎｍの窒化チタン（ＴｉＮ）膜、及び膜厚が約９０ｎｍのタングステン（Ｗ）膜を順次堆積してコンタクトホールに充填する。続いて、ＣＭＰ法により、堆積膜における第１の層間絶縁膜２０５上に残る部分を除去する。これにより、第１の層間絶縁膜２０５に、不純物拡散層２０３ａ及びＭＩＳトランジスタ３２０の不純物拡散層２０３ｂと電気的に接続される第１のコンタクトプラグ２０６が形成される。続いて、スパッタ法により、第１の層間絶縁膜２０５の上に、膜厚が約５ｎｍのチタン膜及び膜厚が約８０ｎｍのタングステン膜を順次形成する。その後、リソグラフィ法及びドライエッチング法により、形成した金属積層膜をパターニングして、第１のコンタクトプラグ２０６と接続されるビット線２０７を形成する。
本実施形態においては、第１の層間絶縁膜２０５の構成材料として、酸化シリコンを例に挙げたが、より詳細には、ホウ素（Ｂ）及びリン（Ｐ）が添加された、いわゆるＢＰＳＧ(Boro-Phospho-Silicate Glass）膜、高密度プラズマにより形成され、ホウ素及びリンが添加されない、いわゆるＨＤＰ−ＮＳＧ（High Density Plasma-Non Silicate Glass）膜、又は酸化雰囲気にオゾン（Ｏ３）を用いたＯ３−ＮＳＧを用いることが好ましい。また、第１の層間絶縁膜２０５の平坦後の膜厚は、ゲート電極２０４の上側で１００ｎｍ以上且つ５００ｎｍ以下程度であればよい。
また、一例として半導体基板２０１にＰ型シリコンを用い、Ｐ型の半導体基板２０１にＮチャネル型ＭＯＳトランジスタを形成する場合について説明したが、Ｎ型シリコンからなる半導体基板を用い、Ｎ型の半導体基板にＰチャネル型ＭＩＳトランジスタを形成した場合でも、本発明は有効である。
次に、図５（ｃ）に示すように、例えばＣＶＤ法により、第１の層間絶縁膜２０５の上に、シリコン酸化膜をビット線２０７を覆うように半導体基板２０１の全面に亘って堆積する。その後、ＣＭＰ法により、堆積したシリコン酸化膜をビット線２０７の上側部分の膜厚が約１００ｎｍとなるように平坦化して、酸化シリコンからなる第２の層間絶縁膜２０８を形成する。続いて、リソグラフィ法及びドライエッチング法により、第２の層間絶縁膜２０８、第１の層間絶縁膜２０５及び下部水素バリア膜２１０に、これらを貫通し且つ径の寸法が約１１０ｎｍのコンタクトホールを形成して、ＭＩＳトランジスタ３２０の不純物拡散層２０３ｃを露出する。続いて、ＣＶＤ法により、膜厚が約５ｎｍのチタン膜、膜厚が約７ｎｍの窒化チタン膜及び膜厚が約９０ｎｍのタングステン膜をこれらの堆積膜がコンタクトホールに充填されるように順次形成する。
続いて、ＣＭＰ法により、堆積膜における第２の層間絶縁膜２０８上に残る部分を除去する。これにより、ＭＩＳトランジスタ３２０の不純物拡散層２０３ｃと接続され、第２の層間絶縁膜２０８、第１の層間絶縁膜２０５及び下部水素バリア膜２１０を貫通する第２のコンタクトプラグ２０９が形成される。ここでも、第２の層間絶縁膜２０８の構成材料には、ＢＰＳＧ、ＨＤＰ−ＮＳＧ又はＯ３−ＮＳＧ等の酸化シリコン等を用いることが好ましい。また、平坦化された後の第２の層間絶縁膜２０８の膜厚は、ビット線２０７の上側において０ｎｍを越え、５００ｎｍ以下程度であればよい。
次に、図６（ａ）に示すように、スパッタ法により、第２のコンタクトプラグ２０９の上面が露出した第２の層間絶縁膜２０８上の全面に、膜厚がそれぞれ約５０ｎｍの酸化イリジウム（ＩｒＯ２）膜及び白金（Ｐｔ）膜を順次成膜する。続いて、有機金属分解（Metal Organic Decomposition：ＭＯＤ）法、有機金属化学気相堆積（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法、スパッタ法又は塗布法により、白金膜の上に、膜厚が４０ｎｍ以上且つ１５０ｎｍ以下のビスマス層状ペロブスカイト構造を有する強誘電体であるＳｒＢｉ２（Ｔａ１−ＸＮｂＸ）２Ｏ９（但し、Ｘは０≦Ｘ≦１）からなる強誘電体絶縁膜を形成する。
続いて、スパッタ法により、強誘電体絶縁膜の上に、膜厚が５０ｎｍの白金膜を成膜する。その後、リソグラフィ法及びドライエッチング法により、酸化イリジウム膜、白金膜、強誘電体絶縁膜及び白金膜に対して、それぞれ第２のコンタクトプラグ２０９を１つずつ含む領域でパターニングする。これにより、白金膜から複数の上部電極２１４が形成され、強誘電体絶縁膜から複数の容量絶縁膜２１３が形成され、酸化イリジウム膜及び白金膜から複数の下部電極２１２が形成される。すなわち、それぞれ下部電極２１２、容量絶縁膜２１３及び上部電極２１４を有する複数のキャパシタ２１５が形成される。続いて、ＣＶＤ法により、第２の層間絶縁膜２０８の上に、各キャパシタ２１５の上面及び側面を覆うように全面に亘って、酸化シリコンからなる第３の層間絶縁膜２１６を堆積する。
続いて、リソグラフィ法及びドライエッチング法により、第３の層間絶縁膜２１６、第２の層間絶縁膜２０８及び第１の層間絶縁膜２０５におけるメモリ領域３１０に形成された部分を残すように他の部分を除去する。すなわち、第３の層間絶縁膜２１６、第２の層間絶縁膜２０８及び第１の層間絶縁膜２０５のうち、半導体基板２０１におけるメモリ領域３１０以外の領域に形成された部分を除去し、メモリ領域３１０に形成された部分を残す。この際に、第１の層間絶縁膜２０５、第２の層間絶縁膜２０８及び第３の層間絶縁膜２１６の側面（端面）は、上方へ向かうにつれてメモリ領域３１０の内側に傾くテーパ状にパターニングする。ここでも、第３の層間絶縁膜２１６の構成材料には、ＢＰＳＧ、ＨＤＰ−ＮＳＧ又はＯ３−ＮＳＧ等の酸化シリコンを用いるとよい。また、第３の層間絶縁膜２１６は、上部電極２１４の上側において５０ｎｍ以上且つ５００ｎｍ以下程度の厚さがあればよい。
また、下部電極２１２には、膜厚がそれぞれ約５０ｎｍの酸化イリジウム膜及び白金膜からなる積層膜を用いたが、これに代えて、膜厚が５０ｎｍ以上且つ３００ｎｍ以下程度の酸化イリジウム（ＩｒＯ２）膜及び酸化ルテニウム（ＲｕＯ２）膜等の組み合わせを用いてもよい。また、下層から順次形成され、膜厚がそれぞれ５０ｎｍ以上且つ３００ｎｍ以下程度のルテニウム（Ｒｕ）膜と酸化ルテニウム（ＲｕＯ２）膜とからなる積層膜を下部電極２１２として用いてもよい。さらには、窒化チタンアルミニウム（ＴｉＡｌＮ）又はイリジウム（Ｉｒ）等を含め、単一材料からなる単層膜又はこれらの少なくとも２つの材料を含む積層膜により下部電極２１２を構成してもよい。
容量絶縁膜２１３の構成材料は、ＳｒＢｉ２（Ｔａ１−ＸＮｂＸ）２Ｏ９に限られず、ペロブスカイト型酸化物であるＰｂ(ＺｒＸＴｉ１−Ｘ）Ｏ３、（ＢａＸＳｒ１−Ｘ)ＴｉＯ３又は（ＢｉＸＬａ１−Ｘ）４Ｔｉ３Ｏ１２（但し、Ｘは０≦Ｘ≦１である。）等を用いることができる。また、高誘電体材料である五酸化タンタル（Ｔａ２Ｏ５）を用いてもよい。
次に、図６（ｂ）に示すように、スパッタ法により、周辺回路領域３００においては下部水素バリア膜２１０の上に、また、メモリ領域３１０においては周辺回路領域３００との境界部の側面が内側に傾くテーパ状形状を有する、第３の層間絶縁膜２１６の上面及び側面、第２の層間絶縁膜２０８の側面並びに第１の層間絶縁膜２０５の側面の全面に、膜厚が約５０ｎｍの酸化チタンアルミニウム（ＴｉＡｌＯ）からなる上部水素バリア膜２１８を形成する。これにより、上部水素バリア膜２１８は、複数のキャパシタ２１５を囲む領域、すなわちメモリ領域３１０の周辺部上において下部水素バリア膜２１０と直接的に接続（接触）される。その後、ＣＶＤ法により、上部水素バリア膜２１８の上に全面に亘ってシリコン酸化膜を堆積する。続いて、堆積されたシリコン酸化膜の上面をＣＭＰ法により平坦化して、第４の層間絶縁膜２１７を形成する。
ここでも、第４の層間絶縁膜２１７の構成材料として、ＢＰＳＧ、ＨＤＰ−ＮＳＧ又はＯ３−ＮＳＧ等の酸化シリコンを用いるとよい。また、第４の層間絶縁膜２１７における上部水素バリア膜２１８の上側部分の厚さは、５０ｎｍ以上且つ５００ｎｍ以下程度であればよい。なお、上部水素バリア膜２１８には、膜厚が約５０ｎｍの酸化チタンアルミニウム膜を用いたが、これに限られず、上部水素バリア膜２１８は、窒化シリコン（ＳｉＮ）、酸化窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化タンタルアルミニウム（ＴａＡｌＯ）、珪化酸化チタン（ＴｉＳｉＯ）又は珪化酸化タンタル（ＴａＳｉＯ）等を用いることができる。なお、上部水素バリア膜２１８は、膜厚を５ｎｍ以上且つ５０ｎｍ以下程度とすれば、水素に対するバリア性は十分に発揮される。
次に、図６（ｃ）に示すように、第４の層間絶縁膜２１７における周辺回路領域３００に形成された部分であって、メモリ領域３１０と周辺回路領域３００との境界部の近傍に、メモリ領域３１０から延伸して形成された不純物拡散層２０３ａを露出する、径の寸法が約１１０ｎｍのコンタクトホールを選択的に形成する。ここで、周辺回路領域３００における不純物拡散層２０３ａの上には、下部水素バリア膜２１０と上部水素バリア膜２１８とが積層されて形成されているため、コンタクトホールをエッチングで形成する際には、第４の層間絶縁膜２１７と上部水素バリア膜２１８との組成が異なることから、上部水素バリア膜２１８に対する第４の層間絶縁膜２１７のエッチング選択比を高くできる。従って、上部水素バリア膜２１８に対して高選択比を持つエッチング条件により、第４の層間絶縁膜２１７のエッチングを上部水素バリア膜２１８の上面で一旦止めることができる。続いて、異なるエッチング条件で、上部水素バリア膜２１８及び下部水素バリア膜２１０をエッチングにより開口して、その下の不純物拡散層２０３ａを露出する。
その後、ＣＶＤ法により、第４の層間絶縁膜２１７の上に、膜厚が約５ｎｍのチタン膜、膜厚が約７ｎｍの窒化チタン膜及び膜厚が約９０ｎｍのタングステン膜を順次コンタクトホールに充填されるように形成する。続いて、形成された積層膜のうち第４の層間絶縁膜２１７の上面に形成された部分をＣＭＰ法により除去して、不純物拡散層２０３ａと電気的に接続される第３のコンタクトプラグ２２０を形成する。
続いて、スパッタ法により、第３のコンタクトプラグ２２０を含む第４の層間絶縁膜２１７の上に、膜厚が約１０ｎｍのチタン膜、膜厚が約５０ｍの窒化チタン膜、膜厚が約５００ｎｍのアルミニウム膜及び膜厚が約５０ｎｍの窒化チタン膜を順次形成する。その後、形成された積層膜に対してドライエッチング法によりパターニングを行って、積層膜から第３のコンタクトプラグ２２０と接続された配線２２１を形成する。
以降は、図示はしていないが、多層配線の形成、保護膜の形成及びパッドの形成等の公知の製造プロセスにより、所望の半導体記憶装置を得る。
以上のようにして得られた本発明に係る半導体記憶装置によると、メモリ領域３１０は、その周辺部が半導体基板２０１の主面上に形成された下部水素バリア膜２１０と上部水素バリア膜２１８との積層膜によって、複数のキャパシタ２１５の周囲全体が被覆される。このため、各キャパシタ２１５を構成する容量絶縁膜２１３の物理的特性が水素の還元により劣化することを効果的に防ぐことができる。
その上、第４の層間絶縁膜２１７に第３のコンタクトプラグ２２０を形成するためのホールエッチングを行う際に、上部水素バリア膜２１８と下部水素バリア膜２１０とをライナ膜として利用することができる。このため、半導体基板２０１と配線２２１との間にキャパシタ２１５及びビット線２０７等を設ける構成の半導体記憶装置における高アスペクト比を有するコンタクトプラグ（第３のコンタクトプラグ２２０）の形成時にライナ膜を新たに設ける必要がなく、信頼性が高いコンタクトプラグを簡便に形成することができる。
本発明に係る半導体記憶装置及びその製造方法は、従来よりも簡素化された製造プロセスにより、容量絶縁膜の水素による劣化を確実に防止でき、特に、強誘電体又は高誘電体を用いた容量絶縁膜を有するキャパシタを水素バリア膜で被覆した構造を持つ半導体記憶装置及びその製造方法等に有用である。
２０１ 半導体基板
２０２ 素子分離領域
２０３ 不純物拡散層
２０３ａ 不純物拡散層
２０３ｂ 不純物拡散層
２０３ｃ 不純物拡散層
２０４ ゲート電極
２０５ 第１の層間絶縁膜
２０６ 第１のコンタクトプラグ
２０７ ビット線
２０８ 第２の層間絶縁膜
２０９ 第２のコンタクトプラグ
２１０ 下部水素バリア膜
２１１ ゲート絶縁膜
２１２ 下部電極
２１３ 容量絶縁膜
２１４ 上部電極
２１５ キャパシタ
２１５Ａ キャパシタ（凹型）
２１６ 第３の層間絶縁膜
２１６ａ 凹部
２１７ 第４の層間絶縁膜
２１８ 上部水素バリア膜
２２０ 第３のコンタクトプラグ
２２１ 配線
２３０ 第５の層間絶縁膜
３００ 周辺回路領域
３１０ メモリ領域
３２０ ＭＩＳトランジスタ
２０２ 素子分離領域
２０３ 不純物拡散層
２０３ａ 不純物拡散層
２０３ｂ 不純物拡散層
２０３ｃ 不純物拡散層
２０４ ゲート電極
２０５ 第１の層間絶縁膜
２０６ 第１のコンタクトプラグ
２０７ ビット線
２０８ 第２の層間絶縁膜
２０９ 第２のコンタクトプラグ
２１０ 下部水素バリア膜
２１１ ゲート絶縁膜
２１２ 下部電極
２１３ 容量絶縁膜
２１４ 上部電極
２１５ キャパシタ
２１５Ａ キャパシタ（凹型）
２１６ 第３の層間絶縁膜
２１６ａ 凹部
２１７ 第４の層間絶縁膜
２１８ 上部水素バリア膜
２２０ 第３のコンタクトプラグ
２２１ 配線
２３０ 第５の層間絶縁膜
３００ 周辺回路領域
３１０ メモリ領域
３２０ ＭＩＳトランジスタ
Claims (13)
- 半導体基板に形成されたメモリ領域と、
前記半導体基板に前記メモリ領域と隣接して形成された周辺回路領域と、
前記半導体基板と最下層の層間絶縁膜との間に形成され、少なくとも前記メモリ領域を覆い、且つ前記周辺回路領域にまで延伸して形成された下部水素バリア膜と、
前記メモリ領域における前記最下層の層間絶縁膜の上に形成され、下部電極、強誘電体又は高誘電体を含む容量絶縁膜及び上部電極からなる少なくとも１つのキャパシタと、
前記キャパシタの上方の領域及び側方の領域を覆うと共に、前記メモリ領域の周辺部においてその全体に亘って前記下部水素バリア膜と直接に接続されて形成された上部水素バリア膜とを備えていることを特徴とする半導体記憶装置。 - 前記キャパシタは複数設けられており、
前記複数のキャパシタは、前記下部水素バリア膜及び上部水素バリア膜によって、その周囲全体が一括に囲まれていることを特徴とする請求項１に記載の半導体記憶装置。 - 前記下部電極の下側に形成され、前記最下層の層間絶縁膜及び下部水素バリア膜を貫通する第１のコンタクトプラグをさらに備え、
前記下部電極は、前記第１のコンタクトプラグを介して、前記半導体基板に形成された第１の不純物拡散層と電気的に接続されていることを特徴とする請求項１又は２に記載の半導体記憶装置。 - 前記周辺回路領域に形成され、前記上部水素バリア膜及び下部水素バリア膜を貫通する第２のコンタクトプラグをさらに備え、
前記第２のコンタクトプラグは、前記半導体基板に形成された第２の不純物拡散層と電気的に接続されていることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体記憶装置。 - 前記最下層の層間絶縁膜と前記キャパシタとの間に形成され、ビット線として機能する配線層をさらに備えていることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体記憶装置。
- 前記下部水素バリア膜は、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化チタンアルミニウム、酸化タンタルアルミニウム、珪化酸化チタン及び珪化酸化タンタルのうちの少なくとも１つからなることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体記憶装置。
- 前記上部水素バリア膜は、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化チタンアルミニウム、酸化タンタルアルミニウム、珪化酸化チタン及び珪化酸化タンタルのうちの少なくとも１つからなることを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体記憶装置。
- 前記容量絶縁膜は、一般式がＰｂ(ＺｒＸＴｉ１−Ｘ）Ｏ３、（ＢａＸＳｒ１−Ｘ)ＴｉＯ３、ＳｒＢｉ２（Ｔａ１−ＸＮｂＸ）２Ｏ９若しくは（ＢｉＸＬａ１−Ｘ）４Ｔｉ３Ｏ１２（但し、Ｘは０≦Ｘ≦１である。）で表されるペロブスカイト型酸化物、又は五酸化タンタルからなることを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体記憶装置。
- 半導体基板のメモリ領域に第１の不純物拡散層を含む少なくとも１つのトランジスタを形成すると共に、前記半導体基板における前記メモリ領域と隣接する周辺回路領域に第２の不純物拡散層を形成する工程（ａ）と、
前記半導体基板の上に、前記トランジスタを覆うと共に前記周辺回路領域にまで延伸する下部水素バリア膜を形成する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記メモリ領域の上及び前記周辺回路領域の上に第１の層間絶縁膜を形成する工程（ｃ）と、
前記半導体基板の上に、前記第１の層間絶縁膜及び下部水素バリア膜を貫通して前記第１の不純物拡散層と接続する第１のコンタクトプラグを形成する工程（ｄ）と、
前記第１の層間絶縁膜における前記第１のコンタクトプラグの上に、下部電極、強誘電体又は高誘電体を含む容量絶縁膜及び上部電極を順次積層することにより、少なくとも１つのキャパシタを形成する工程（ｅ）と、
前記メモリ領域の上及び前記周辺回路領域の上に、前記キャパシタを覆うように第２の層間絶縁膜を形成する工程（ｆ）と、
前記第１の層間絶縁膜及び第２の層間絶縁膜における前記メモリ領域を除く部分を除去した後、前記メモリ領域の上及び前記周辺回路領域の上に上部水素バリア膜を形成する工程（ｇ）と、
前記工程（ｇ）よりも後に、前記メモリ領域の上及び前記周辺回路領域の上に第３の層間絶縁膜を形成する工程（ｈ）と、
前記周辺回路領域において、前記第３の層間絶縁膜、上部水素バリア膜及び下部水素バリア膜を貫通し、前記第２の不純物拡散層と接続する第２のコンタクトプラグを形成する工程（ｉ）とを備えていることを特徴とする半導体記憶装置の製造方法。 - 前記トランジスタ及びキャパシタの一組は一のメモリセルを形成しており、
前記工程（ａ）において、前記メモリ領域に前記トランジスタを複数形成し、
前記工程（ｅ）において、前記メモリ領域に前記キャパシタ複数を形成し、
前記工程（ｇ）において、前記上部水素バリア膜は、前記複数のトランジスタ及び複数のキャパシタの周囲全体を一括に囲むように形成することを特徴とする請求項９に記載の半導体記憶装置の製造方法。 - 前記下部水素バリア膜は、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化チタンアルミニウム、酸化タンタルアルミニウム、珪化酸化チタン及び珪化酸化タンタルのうちの少なくとも１つからなることを特徴とする請求項９又は１０に記載の半導体記憶装置の製造方法。
- 前記上部水素バリア膜は、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化チタンアルミニウム、酸化タンタルアルミニウム、珪化酸化チタン及び珪化酸化タンタルのうちの少なくとも１つからなることを特徴とする請求項９〜１１のうちのいずれか１項に記載の半導体記憶装置の製造方法。
- 前記容量絶縁膜は、一般式がＰｂ(ＺｒＸＴｉ１−Ｘ）Ｏ３、（ＢａＸＳｒ１−Ｘ)ＴｉＯ３、ＳｒＢｉ２（Ｔａ１−ＸＮｂＸ）２Ｏ９若しくは（ＢｉＸＬａ１−Ｘ）４Ｔｉ３Ｏ１２（但し、Ｘは０≦Ｘ≦１である。）で表されるペロブスカイト型酸化物、又は五酸化タンタルからなることを特徴とする請求項９〜１２のうちのいずれか１項に記載の半導体記憶装置の製造方法。
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|---|---|---|---|
| JP2009072607A JP2010225928A (ja) | 2009-03-24 | 2009-03-24 | 半導体記憶装置及びその製造方法 |
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|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130027440A (ko) * | 2011-09-07 | 2013-03-15 | 호야 가부시키가이샤 | 마스크 블랭크, 전사용 마스크, 및 반도체 디바이스의 제조 방법 |
| JP2017107872A (ja) * | 2017-03-13 | 2017-06-15 | 東芝ライテック株式会社 | 照明器具 |
| US10748919B2 (en) | 2016-02-17 | 2020-08-18 | Sandisk Technology Llc | Multi-tier three-dimensional memory devices containing annular dielectric spacers within memory openings and methods of making the same |
| CN112447745A (zh) * | 2019-08-28 | 2021-03-05 | 铠侠股份有限公司 | 半导体存储装置 |
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-
2009
- 2009-03-24 JP JP2009072607A patent/JP2010225928A/ja active Pending
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