JP2005129875A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】 半導体基板10に形成されたセル選択用のトランジスタと、各トランジスタのソース拡散層14Bと接続され、それぞれが強誘電体からなる容量絶縁膜25を有する複数のキャパシタ27を含むキャパシタ列と、該キャパシタ列よりも下方に形成されたビット線17とを備えている。キャパシタ列は上下を含めその周囲を水素バリア膜により覆われており、該水素バリア膜は、トランジスタとキャパシタ27の間に形成された導電性下部水素バリア膜21と、ビット線17及びキャパシタ列の間に形成された絶縁性下部水素バリア膜19と、キャパシタ列の上側に形成された上部水素バリア膜29とから構成されている。
【選択図】 図3
Description
以下、第1の従来例に係る強誘電体を用いた容量絶縁膜を有する半導体装置について図32を参照しながら説明する(例えば、特許文献1)。
次に、第2の従来例に係る強誘電体又は高誘電体を用いた容量絶縁膜を有する半導体装置について図33を参照しながら説明する(例えば、特許文献2)。
本発明の第1の実施形態について図面を参照しながら説明する。
まず、図5(a)に示すように、リソグラフィ法及びドライエッチング法により、シリコンからなる例えばP型半導体基板10の上部に深さが約300nmの溝部を形成する。続いて、CVD法により、P型半導体基板10上に酸化シリコンを堆積し、化学機械的研磨(CMP)法により堆積した酸化シリコンに対して平坦化を行なって溝部にシリコン酸化膜を埋め込むことにより、素子分離領域11を選択的に形成する。その後、例えば熱酸化法により、P型半導体基板10の主面上に膜厚が約10nmのゲート絶縁膜を形成し、続いて、低圧CVD法により、膜厚が約200nmのポリシリコンを堆積し、堆積したポリシリコンに対してリソグラフィ法及びドライエッチング法によりパターニングを行なって、ポリシリコンからなる複数のゲート電極13を形成する。続いて、図示はしていないが、CVD法により、P型半導体基板10の上にゲート電極13を覆うように膜厚が約50nmの酸化シリコンを堆積し、エッチバックを行なってサイドウォール絶縁膜を形成する。続いて、P型半導体基板10に対してゲート電極13及びサイドウォールをマスクとして、例えば高濃度のヒ素イオンを注入することにより、N型ドレイン拡散層14A及びN型ソース拡散層14Bを形成してMOSトランジスタを得る。このとき、P型半導体基板10におけるMOSトランジスタ形成領域を除く活性領域に配線用拡散層14Cを選択的に形成する。
次に、図5(b)に示すように、CVD法により、P型半導体基板10の上にゲート電極13を含む全面にわたって酸化シリコンを堆積した後、CMP法により、堆積した酸化シリコンに対してゲート電極13の上側部分の膜厚が約200nmとなるように平坦化して、酸化シリコンからなる第1の層間絶縁膜15を形成する。続いて、リソグラフィ法及びドライエッチング法により、第1の層間絶縁膜15におけるN型ドレイン拡散層14Aの上側部分に該N型ドレイン拡散層14Aを露出するコンタクトホールを形成する。その後、CVD法により、第1の層間絶縁膜15の上に、膜厚が約10nmのチタン、膜厚が約20nmの窒化チタン及び膜厚が約300nmのタングステンを順次コンタクトホールに充填されるように堆積し、続いて、CMP法により堆積膜における第1の層間絶縁膜15上に残る部分を除去することにより、該第1の層間絶縁膜15にMOSトランジスタのN型ドレイン拡散層14Aと接続する第1コンタクトプラグ16を形成する。続いて、スパッタ法により、第1の層間絶縁膜15の上に、膜厚が約10nmのチタン及び膜厚が約100nmのタングステンを順次堆積し、その後、リソグラフィ法及びドライエッチング法により、堆積した金属積層膜をパターニングして、該金属積層膜から、第1コンタクトプラグ16と接続されるビット線17を形成する。
次に、図5(c)に示すように、例えばCVD法により、第1の層間絶縁膜15の上にビット線17を含む全面にわたって酸化シリコンを堆積した後、CMP法により、堆積した酸化シリコンに対してビット線17の上側部分の膜厚が約100nmとなるように平坦化して、酸化シリコンからなる第2の層間絶縁膜18を形成する。続いて、CVD法により、第2の層間絶縁膜18の上に、膜厚が約100nmの窒化シリコンからなる絶縁性下部水素バリア膜19を堆積する。その後、リソグラフィ法及びドライエッチング法により、MOSトランジスタのソース拡散層14B及び配線用拡散層14Cの上側部分に、ソース拡散層14B及び配線用拡散層14Cをそれぞれ露出するコンタクトホールを形成する。続いて、CVD法により、絶縁性下部水素バリア膜19の上に、膜厚が約10nmのチタン、膜厚が約20nmの窒化チタン及び膜厚が約300nmのタングステンを順次コンタクトホールに充填されるように堆積し、続いて、CMP法により堆積膜における絶縁性下部水素バリア膜19の上に残る部分を除去することにより、MOSトランジスタのソース拡散層14B及び配線用拡散層14Cとそれぞれ接続する第2コンタクトプラグ20を、絶縁性下部水素バリア膜19、第2の層間絶縁膜18及び第1の層間絶縁膜15を通して形成する。
次に、図6(b)に示すように、CVD法により、絶縁性下部水素バリア膜19の上に酸素バリア膜22を含む全面にわたって酸化シリコンを堆積した後、CMP法により、堆積した酸化シリコンに対して酸素バリア膜22の上側部分の膜厚が約500nmとなるように平坦化して、酸化シリコンからなる第3の層間絶縁膜23を形成する。ここでも、第3の層間絶縁膜23には、BPSG、HDP−NSG又はO3-NSG等の酸化シリコンを用いると良い。また、キャパシタのサイズを決定する第3の層間絶縁膜23の平坦後の膜厚は、100nm〜1000nm程度であれば良い。ここで、第3の層間絶縁膜23の平坦後の膜厚が厚くなる程、キャパシタの有効面積が増えるためキャパシタの容量が増加する。逆に、平坦後の膜厚が薄くなる程、キャパシタに対する加工は容易になる。
を用いることができる。また、高誘電体材料である五酸化タンタル(Ta2O5)を用いることができる。ここで、容量絶縁膜25の膜厚は50nm〜200nm程度が好ましい。
次に、図7に示すように、CVD法により、第3の層間絶縁膜23の上に、キャパシタ27の上部電極26を含む全面にわたって酸化シリコンを堆積した後、CMP法により、堆積した酸化シリコンに対して第3の層間絶縁膜23の平坦部上に位置する上部電極26の上側部分の膜厚が約300nmとなるように平坦化して、酸化シリコンからなる第4の層間絶縁膜28を形成する。続いて、リソグラフィ法及びドライエッチング法により、第4の層間絶縁膜28及び第3の層間絶縁膜23におけるセルブロックを覆う領域をマスクしてその外側部分を除去することにより、絶縁性下部水素バリア膜19を露出する。ここで、第4の層間絶縁膜28及び第3の層間絶縁膜23の平面視におけるキャパシタ列の外側部分を、断面視において上方に広がるテーパー状となるように除去する。続いて、スパッタ法により、第4の層間絶縁膜28の上面及び端面、第3の層間絶縁膜23の端面並びに絶縁性下部水素バリア膜19の露出面上に、膜厚が約50nmの酸化チタンアルミニウムからなる上部水素バリア膜29を堆積する。これにより、上部水素バリア膜29は、セルブロックの外側において絶縁性下部水素バリア膜19と接続する。その後、上部水素バリア膜29における接続部29aの幅を約500nmだけ残すように、上部水素バリア膜29及び絶縁性下部水素バリア膜19におけるセルブロックの外側部分をドライエッチングにより除去する。
次に、図9に示すように、第5の層間絶縁膜30におけるセルブロックの外側に、ビット線17を露出するコンタクトホールを選択的に形成する。続いて、CVD法により、第5の層間絶縁膜30の上に、膜厚が約10nmのチタン、膜厚が約20nmの窒化チタン及び膜厚が約300nmのタングステンを順次コンタクトホールに充填されるように堆積し、続いて、CMP法により堆積膜における第5の層間絶縁膜30の上に残る部分を除去することにより、該第5の層間絶縁膜30にビット線17と接続される第3コンタクトプラグ31を形成する。続いて、スパッタ法により、第5の層間絶縁膜30の上に第3コンタクトプラグ31と接続されるように、膜厚が約10nmのチタン、膜厚が約50nmの窒化チタン、膜厚が約500nmのアルムミニウム及び膜厚が約50nmの窒化チタンを順次堆積し、その後、堆積した積層膜に対してドライエッチング法によりパターニングを行なって、積層膜から配線32を形成する。
以下、本発明の第2の実施形態について図面を参照しながら説明する。
図12(a)に示すように、第1の実施形態と同様に、酸化シリコンからなる第1の層間絶縁膜15の上に、膜厚が約10nmのチタン及び膜厚が約100nmのタングステンからなる積層構造を持つビット線17を選択的に形成する。続いて、例えばCVD法により、第1の層間絶縁膜15の上にビット線17を含む全面にわたって酸化シリコンを堆積した後、CMP法により、堆積した酸化シリコンに対してビット線17の上側部分の膜厚が約100nmとなるように平坦化して、酸化シリコンからなる第2の層間絶縁膜18を形成する。続いて、リソグラフィ法及びドライエッチング法により、MOSトランジスタのソース拡散層14B及び配線用拡散層14Cの上側部分に、各拡散層14B、14Cをそれぞれ露出するコンタクトホールを形成する。その後、CVD法により、第2の層間絶縁膜18の上に、膜厚が約10nmのチタン、膜厚が約20nmの窒化チタン及び膜厚が約300nmのタングステンを順次コンタクトホールに充填されるように堆積し、続いて、CMP法により堆積膜における第2の層間絶縁膜18の上に残る部分を除去することにより、MOSトランジスタのソース拡散層14B及び配線用拡散層14Cとそれぞれ接続する第2コンタクトプラグ20を、第2の層間絶縁膜18及び第1の層間絶縁膜15を通して形成する。
以下、本発明の第3の実施形態について図面を参照しながら説明する。
図15(a)に示すように、第1の実施形態と同様に、酸化シリコンからなる第1の層間絶縁膜15の上に、膜厚が約10nmのチタン及び膜厚が約100nmのタングステンからなる積層構造を持つビット線17を選択的に形成する。続いて、例えばCVD法により、第1の層間絶縁膜15の上にビット線17を含む全面にわたって酸化シリコンを堆積した後、CMP法により、堆積した酸化シリコンに対してビット線17の上側部分の膜厚が約100nmとなるように平坦化して、酸化シリコンからなる第2の層間絶縁膜18を形成する。続いて、CVD法により、第2の層間絶縁膜18の上に、膜厚が例えば約100nmの窒化シリコンからなる絶縁性下部水素バリア膜19を堆積し、その後、リソグラフィ法及びドライエッチング法により、MOSトランジスタのソース拡散層14B及び配線用拡散層14Cの上側部分に、各拡散層14B、14Cをそれぞれ露出するコンタクトホール19aを形成する。
以下、本発明の第4の実施形態について図面を参照しながら説明する。
図18に示すように、CVD法により、第3の層間絶縁膜23の上に、キャパシタ27の上部電極26を含む全面にわたって酸化シリコンを堆積した後、CMP法により、堆積した酸化シリコンに対して第3の層間絶縁膜23の平坦部上に位置する上部電極26の上側部分の膜厚が約300nmとなるように平坦化して、酸化シリコンからなる第4の層間絶縁膜28を形成する。続いて、リソグラフィ法及びドライエッチング法により、第4の層間絶縁膜28及び第3の層間絶縁膜23に、セルブロックを囲むと共に絶縁性下部水素バリア膜19を露出する溝部28aを形成する。ここで、該溝部28aの壁面上及び底面上には、次工程で上部水素バリア膜29を形成するため、その壁面上及び底部の隅部における上部水素バリア膜29のカバレッジが向上するように、溝部28aの断面形状を上方が広がるテーパー形状とすることが好ましい。このテーパー形状を実現するには、例えばフルオロカーボンを主成分とするエッチングガスを用いると良い。
以下、本発明の第5の実施形態について図面を参照しながら説明する。
図22に示すように、リソグラフィ法及びドライエッチング法により、第3の層間絶縁膜23に対してセルブロックを囲み且つ絶縁性下部水素バリア膜19を露出する溝部23bを形成する。ここで、溝部23bの壁面上及び底面上には、次工程で側壁水素バリア膜49を形成するため、その壁面上及び底部の隅部における側壁水素バリア膜49のカバレッジが向上するように、溝部23bの断面形状を上方が広がるテーパー形状とすることが好ましい。このテーパー形状を実現するには、例えばフルオロカーボンを主成分とするエッチングガスを用いると良い。
以下、本発明の第6の実施形態について図面を参照しながら説明する。
以下、本発明の第7の実施形態について図面を参照しながら説明する。
以下、本発明の第8の実施形態について図面を参照しながら説明する。
以下、本発明の第9の実施形態について図面を参照しながら説明する。
以下、本発明の第10の実施形態について図面を参照しながら説明する。
以下、本発明の第11の実施形態について図面を参照しながら説明する。
以下、本発明の第12の実施形態について図面を参照しながら説明する。
11 素子分離領域
12 ゲート絶縁膜
13 ゲート電極
14A ドレイン拡散層
14B ソース拡散層
14C 配線用拡散層
15 第1の層間絶縁膜
16 第1コンタクトプラグ
17 ビット線
18 第2の層間絶縁膜
19 絶縁性下部水素バリア膜
19a コンタクトホール
20 第2コンタクトプラグ
21 導電性下部水素バリア膜
22 酸素バリア膜
23 第3の層間絶縁膜
23a コンタクトホール
23b 溝部
24 下部電極
25 容量絶縁膜
25a 開口部
26 上部電極
27 キャパシタ
27A 導通用ダミーキャパシタ
27B 非作動ダミーキャパシタ
28 第4の層間絶縁膜
28a 溝部(第1の溝部)
28b 第2の溝部
29 上部水素バリア膜
29a (第2の)接続部
30 第5の層間絶縁膜
31 第3コンタクトプラグ
31a 下部コンタクトプラグ
31b 上部コンタクトプラグ
32 配線
39 絶縁性下部水素バリア膜
40 第2コンタクトプラグ
40a 導電性下部水素バリア膜
40b コンタクトプラグ本体
42 酸素バリア膜
49 側壁水素バリア膜
49a 第1の接続部
50 セルプレート
51 第6の層間絶縁膜
60 セルブロック
Claims (50)
- 下部水素バリア膜と、
前記下部水素バリア膜の上に形成されたキャパシタと、
前記キャパシタを覆い、且つ前記キャパシタの周縁部において前記下部水素バリア膜を露出するように形成された第1の層間絶縁膜と、
前記第1の層間絶縁膜及び前記下部水素バリア膜の露出部分の上に形成された上部水素バリア膜とを備え、
前記上部水素バリア膜は前記キャパシタの周縁部において前記下部水素バリア膜と接しており、
前記第1の層間絶縁膜における前記キャパシタの側方部分を覆う側面は前記下部水素バリア膜の上面と鈍角をなしていることを特徴とする半導体装置。 - 下部水素バリア膜と、
前記下部水素バリア膜の上に形成され、下部電極と容量絶縁膜と上部電極とからなるキャパシタと、
前記キャパシタの周囲を覆うように形成された第1の層間絶縁膜と、
前記キャパシタの上方及び側方を覆う上部水素バリア膜とを備え、
前記第1の層間絶縁膜には、前記キャパシタの周囲において前記下部水素バリア膜を露出し且つ上方に広がるテーパー状の開口部が形成されており、
前記上部水素バリア膜は前記開口部の側面及び底面に沿うように形成され、前記開口部において前記下部水素バリア膜と接していることを特徴とする半導体装置。 - 下部水素バリア膜と、
前記下部水素バリア膜の上に形成され、下部電極と容量絶縁膜と上部電極とからなるキャパシタと、
前記キャパシタの周囲を覆うように形成された第1の層間絶縁膜と、
前記キャパシタの上方及び側方を覆う上部水素バリア膜とを備え、
前記第1の層間絶縁膜には、前記キャパシタの周囲において前記下部水素バリア膜を露出する開口溝が形成されており、
前記上部水素バリア膜は前記開口溝に沿うように形成された凹部を有し、前記凹部は前記下部水素バリア膜と接していることを特徴とする半導体装置。 - 前記上部水素バリア膜の凹部の断面形状は上方に広がるテーパー状であることを特徴とする請求項3に記載の半導体装置。
- 前記上部水素バリア膜は、前記凹部に充填されていることを特徴とする請求項3に記載の半導体装置。
- 前記キャパシタにおける下部電極、容量絶縁膜及び上部電極の断面形状は上方に広がるテーパー状であることを特徴とする請求項1〜5のうちのいずれか1項に記載の半導体装置。
- 前記第1の層間絶縁膜の上に前記キャパシタを覆うように形成された第2の層間絶縁膜をさらに備え、
前記第1の層間絶縁膜には、前記下部水素バリア膜を露出する開口溝が形成されており、
前記上部水素バリア膜は、前記開口溝に沿うように形成された断面凹状の第1の水素バリア膜と、前記第2の層間絶縁膜の上に形成され、且つその端部が前記第1の水素バリア膜と接続された第2の水素バリア膜とから構成されていることを特徴とする請求項1〜6のうちのいずれか1項に記載の半導体装置。 - 前記第1の層間絶縁膜の上に前記上部水素バリア膜を覆うように形成された第2の層間絶縁膜と、
前記キャパシタの側方で且つ前記第2の層間絶縁膜の上に形成された第3の層間絶縁膜とをさらに備え、
前記第2の層間絶縁膜における前記キャパシタの側方の領域には、前記第2の層間絶縁膜を貫通する下部コンタクトプラグが形成され、
前記第3の層間絶縁膜における前記キャパシタの側方の領域には、前記第3の層間絶縁膜を貫通し且つ前記下部コンタクトプラグと電気的に接続される上部コンタクトプラグが形成されていることを特徴とする請求項1〜7のうちのいずれか1項に記載の半導体装置。 - 前記第1の層間絶縁膜には、前記下部水素バリア膜を露出する複数の開口溝が互いに並行して形成されており、
前記上部水素バリア膜はその側部に前記複数の開口溝に沿うように形成された複数の凹部を有し、前記複数の凹部は前記下部水素バリア膜とそれぞれ接していることを特徴とする請求項3〜8のうちのいずれか1項に記載の半導体装置。 - 前記下部水素バリア膜又は前記上部水素バリア膜は絶縁性材料からなり、
前記絶縁性材料は、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化チタンアルミニウム、酸化タンタルアルミニウム、珪化酸化チタン又は珪化酸化タンタルからなることを特徴とする請求項1〜9のうちのいずれか1項に記載の半導体装置。 - 前記キャパシタの下側には、酸素の拡散を防ぐ酸素バリア膜が設けられていることを特徴とする請求項1〜10のうちのいずれか1項に記載の半導体装置。
- 前記酸素バリア膜は、イリジウム、酸化イリジウム、ルテニウム、又は酸化ルテニウムからなることを特徴とする請求項11に記載の半導体装置。
- 前記酸素バリア膜は、酸化イリジウム、下層から順次形成されたイリジウムと酸化イリジウムとからなる積層膜、酸化ルテニウム、及び下層から順次形成されたルテニウムと酸化ルテニウムとからなる積層膜のうちのいずれか1つにより、又はこれらのうちの少なくとも2つを含む積層膜により構成されていることを特徴とする請求項11又は12に記載の半導体装置。
- 前記キャパシタの下側には、水素の拡散を防ぐ導電性下部水素バリア膜が設けられていることを特徴とする請求項1〜13のうちのいずれか1項に記載の半導体装置。
- 前記導電性下部水素バリア膜は、窒化チタンアルミニウム、チタンアルミニウム、珪化窒化チタン、窒化タンタル、珪化窒化タンタル、窒化タンタルアルミニウム、又はタンタルアルミニウムからなることを特徴とする請求項14に記載の半導体装置。
- 前記導電性下部水素バリア膜は、窒化チタンアルミニウム、チタンアルミニウム、珪化窒化チタン、窒化タンタル、珪化窒化タンタル、窒化タンタルアルミニウム、及びタンタルアルミニウムのうちの少なくとも2つを含む積層膜により構成されていることを特徴とする請求項14又は15に記載の半導体装置。
- 前記導電性下部水素バリア膜は、酸素及び水素の拡散を防ぐ第1の導電性バリア層と、酸素の拡散を防ぐ第2の導電性バリア層とからなる積層膜を含むことを特徴とする請求項14又は15に記載の半導体装置。
- 前記キャパシタは複数個が列状に配置されてキャパシタ列を構成し、該キャパシタ列を構成する上部電極は互いに連結されてセルプレートを構成しており、
前記複数のキャパシタは、前記上部水素バリア膜により前記セルプレート単位で覆われていることを特徴とする請求項1〜17のうちのいずれか1項に記載の半導体装置。 - 前記キャパシタは複数個が配置されてブロックを構成し、
前記複数のキャパシタは、前記上部水素バリア膜により前記ブロック単位で覆われていることを特徴とする請求項1〜17のうちのいずれか1項に記載の半導体装置。 - 前記キャパシタは複数個が行列状に配置されてキャパシタアレイを構成し、
前記複数のキャパシタは、前記上部水素バリア膜により前記キャパシタアレイ単位で覆われていることを特徴とする請求項1〜17のうちのいずれか1項に記載の半導体装置。 - 前記キャパシタは複数個が列状に配置されてキャパシタ列を構成し、該キャパシタ列を構成する上部電極は互いに連結されてセルプレートを構成しており、
前記キャパシタ列は複数個が配置されてブロックを構成し、且つ前記ブロックは複数個が配置されてキャパシタアレイを構成しており、
前記複数のキャパシタは、前記上部水素バリア膜により、前記セルプレート単位、前記ブロック単位若しくは前記キャパシタアレイ単位で覆われているか、又は前記セルプレート単位及び前記ブロック単位に混在されて覆われていることを特徴とする請求項1〜17のうちのいずれか1項に記載の半導体装置。 - 前記キャパシタは複数個が配置され、
前記複数のキャパシタのうち前記上部水素バリア膜の周縁部と隣接するキャパシタは、電気的な動作をしない非作動ダミーキャパシタであることを特徴とする請求項1〜21のうちのいずれか1項に記載の半導体装置。 - 半導体基板に形成されたセル選択トランジスタと、
前記半導体基板上に前記セル選択トランジスタと電気的に接続されたビット線とをさらに備え、
前記ビット線は、前記下部水素バリア膜及び前記上部水素バリア膜の外側で他の配線と接続されていることを特徴とする請求項1〜22のうちのいずれか1項に記載の半導体装置。 - 前記ビット線は、前記下部水素バリア膜の下方に形成されていることを特徴とする請求項23に記載の半導体装置。
- 前記ビット線は、前記下部水素バリア膜と前記半導体基板との間に形成されていることを特徴とする請求項23又は24に記載の半導体装置。
- 前記ビット線は、前記下部水素バリア膜の下側に該下部水素バリア膜と接するように設けられていることを特徴とする請求項23〜25のうちいずれか1項に記載の半導体装置。
- 前記上部水素バリア膜における前記凹部はその底部で前記下部水素バリア膜と接していることを特徴とする請求項3〜26のうちのいずれか1項に記載の半導体装置。
- 前記キャパシタにおける上部電極と前記上部水素バリア膜とは互いに接していることを特徴とする請求項1〜27のうちのいずれか1項に記載の半導体装置。
- 前記上部水素バリア膜の上に直接に形成された配線をさらに備えていることを特徴とする請求項1〜28のうちのいずれか1項に記載の半導体装置。
- 半導体基板に形成され、ソース領域及びドレイン領域を有するセル選択トランジスタと、
前記半導体基板の上に前記セル選択トランジスタを覆う第4の層間絶縁膜と、
前記第4の層間絶縁膜における前記ソース領域又は前記ドレイン領域と前記キャパシタの下部電極とを電気的に接続するコンタクトプラグとをさらに備えていることを特徴とする請求項1〜29のうちのいずれか1項に記載の半導体装置。 - 半導体基板に形成された複数のセル選択トランジスタをさらに備え、
前記キャパシタは複数個が列状に配置されてキャパシタ列を構成すると共に、前記複数のキャパシタの上部電極は互いに連結されてセルプレートを構成しており、
前記各セル選択トランジスタと前記各キャパシタとはコンタクトプラグによって電気的に接続され、
前記キャパシタ列は、前記キャパシタと同一の構成を持つ導通用ダミーキャパシタを含み、
前記セルプレートは、前記導通用ダミーキャパシタにおける上部電極と下部電極とが電気的に接続されることにより、前記コンタクトプラグを介して前記半導体基板と導通状態にあることを特徴とする請求項1〜29のうちのいずれか1項に記載の半導体装置。 - 前記下部水素バリア膜は、前記各セル選択トランジスタ及び各キャパシタの間に形成された導電性下部水素バリア膜と、前記キャパシタ列の間に形成された絶縁性下部水素バリア膜とからなり、
前記導電性下部水素バリア膜は、前記絶縁性下部水素バリア膜上で且つ前記コンタクトプラグの上面を覆うように形成されていることを特徴とする請求項31に記載の半導体装置。 - 前記下部水素バリア膜は、前記各セル選択トランジスタ及び各キャパシタの間に形成された導電性下部水素バリア膜と、前記キャパシタ列の間に形成された絶縁性下部水素バリア膜とからなり、
前記導電性下部水素バリア膜における端面は、前記絶縁性下部水素バリア膜と接していることを特徴とする請求項31に記載の半導体装置。 - 前記下部水素バリア膜は、前記各セル選択トランジスタ及び各キャパシタの間に形成された導電性下部水素バリア膜と、前記キャパシタ列の間に形成された絶縁性下部水素バリア膜とからなり、
前記導電性下部水素バリア膜は、前記コンタクトプラグの側面に形成されることにより、前記絶縁性下部水素バリア膜と接していることを特徴とする請求項31に記載の半導体装置。 - 前記キャパシタを構成する下部電極又は上部電極は、主成分に白金族元素を含むことを特徴とする請求項1〜34のうちのいずれか1項に記載の半導体装置。
- 前記容量絶縁膜は、一般式SrBi2(TaxNb1-x)2O9、Pb(ZrxTi1-x)O3、(BaxSr1-x)TiO3、(BixLa1-x)4Ti3O12(但し、いずれもxは0≦x≦1である。)又はTa2O5により構成されていることを特徴とする請求項1〜35のうちのいずれか1項に記載の半導体装置。
- 半導体基板に複数のセル選択トランジスタを形成する工程と、
前記半導体基板上に前記セル選択トランジスタと電気的に接続されるビット線を形成する工程と、
前記ビット線の上方に絶縁性下部水素バリア膜を形成する工程と、
前記絶縁性下部水素バリア膜を貫通して前記各セル選択トランジスタに達する複数の第1のコンタクトプラグを形成する工程と、
前記絶縁性下部水素バリア膜の上に、前記各第1のコンタクトプラグの上面を覆うように複数の導電性下部水素バリア膜を選択的に形成する工程と、
前記各導電性下部水素バリア膜の上に、それぞれが強誘電体又は高誘電体からなる容量絶縁膜を有する複数のキャパシタを含むキャパシタ列を形成する工程と、
前記キャパシタ列の上方に上部水素バリア膜を形成する工程とを備え、
前記上部水素バリア膜を形成する工程は、
前記上部水素バリア膜を、前記絶縁性下部水素バリア膜における前記キャパシタ列の外側の領域で接するように形成する工程を含むことを特徴とする半導体装置の製造方法。 - 半導体基板に複数のセル選択トランジスタを形成する工程と、
前記半導体基板上に前記セル選択トランジスタと電気的に接続されるビット線を形成する工程と、
前記各セル選択トランジスタに達する複数の第1のコンタクトプラグを形成する工程と、
前記各第1のコンタクトプラグの上に、その上面を覆うように複数の導電性下部水素バリア膜を選択的に形成する工程と、
前記各導電性下部水素バリア膜の側方の領域を覆うと共に、前記導電性下部水素バリア膜の各端面を覆うように絶縁性下部水素バリア膜を形成する工程と、
前記各導電性下部水素バリア膜の上に、それぞれが強誘電体又は高誘電体からなる容量絶縁膜を有する複数のキャパシタを含むキャパシタ列を形成する工程と、
前記キャパシタ列の上方に上部水素バリア膜を形成する工程とを備え、
前記上部水素バリア膜を形成する工程は、
前記上部水素バリア膜を、前記絶縁性下部水素バリア膜における前記キャパシタ列の外側の領域で接するように形成する工程を含むことを特徴とする半導体装置の製造方法。 - 半導体基板に複数のセル選択トランジスタを形成する工程と、
前記半導体基板上に前記セル選択トランジスタと電気的に接続されるビット線を形成する工程と、
前記ビット線の上方に絶縁性下部水素バリア膜を形成する工程と、
前記絶縁性下部水素バリア膜を貫通して前記各セル選択トランジスタに達する複数のコンタクトホールを形成する工程と、
前記各コンタクトホールの壁面及び底面上に、その上端部が前記絶縁性下部水素バリア膜と接する導電性下部水素バリア膜を形成し、少なくとも前記導電性下部水素バリア膜を含む第1のコンタクトプラグを形成する工程と、
前記各導電性下部水素バリア膜の上に、それぞれが強誘電体又は高誘電体からなる容量絶縁膜を有する複数のキャパシタを含むキャパシタ列を形成する工程と、
前記キャパシタ列の上方に上部水素バリア膜を形成する工程とを備え、
前記上部水素バリア膜を形成する工程は、
前記上部水素バリア膜を、前記絶縁性下部水素バリア膜における前記キャパシタ列の外側の領域で接するように形成する工程を含むことを特徴とする半導体装置の製造方法。 - 前記上部水素バリア膜を形成する工程よりも後に、
前記半導体基板の上に前記上部水素バリア膜を含む全面にわたって層間絶縁膜を形成する工程と、
前記層間絶縁膜における前記上部水素バリア膜が形成された領域の外側部分に前記ビット線と接続される第2のコンタクトプラグを形成する工程と、
前記層間絶縁膜の上に、前記第2のコンタクトプラグと接する配線を形成する工程とをさらに備えていることを特徴とする請求項37〜39のうちのいずれか1項に記載の半導体装置の製造方法。 - 前記層間絶縁膜に前記第2のコンタクトプラグを形成する工程は、
前記上部水素バリア膜の上に下層層間絶縁膜を形成し、形成した下層層間絶縁膜に下部コンタクトプラグを形成する工程と、
前記下層層間絶縁膜の上に上層層間絶縁膜を形成し、形成した上層層間絶縁膜に前記下部コンタクトプラグと接続される上部コンタクトプラグを形成する工程とを含むことを特徴とする請求項40に記載の半導体装置の製造方法。 - 半導体基板上に下部水素バリア膜を形成する工程と、
前記下部水素バリア膜の上に、それぞれが強誘電体又は高誘電体からなる容量絶縁膜を有する複数のキャパシタを含むキャパシタ列を形成する工程と、
前記キャパシタ列の上方を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記下部水素バリア膜における前記キャパシタ列の外側の領域を露出する開口溝を形成する工程と、
前記層間絶縁膜の上に前記下部水素バリア膜と前記開口溝の底面で接するように上部水素バリア膜を形成する工程とを備えていることを特徴とする半導体装置の製造方法。 - 前記層間絶縁膜に開口溝を形成する工程は、
複数の前記開口溝を互いに並行して形成する工程を含むことを特徴とする請求項42に記載の半導体装置の製造方法。 - 前記開口溝はその断面形状を上方に広がるテーパー状に形成することを特徴とする請求項42又は43に記載の半導体装置の製造方法。
- 前記絶縁性下部水素バリア膜を形成する工程において、前記絶縁性下部水素バリア膜は前記ビット線の上に直接に形成することを特徴とする請求項37〜44のうちのいずれか1項に記載の半導体装置の製造方法。
- 半導体基板上に下部水素バリア膜を形成する工程と、
前記下部水素バリア膜の上に、それぞれが強誘電体又は高誘電体からなる容量絶縁膜を有する複数のキャパシタを含むキャパシタ列を形成する工程と、
前記キャパシタ列の側方を覆うと共に、前記下部水素バリア膜における前記キャパシタ列の外側部分と接するように側壁水素バリア膜を形成する工程と、
前記キャパシタ列の上方を覆うと共に、前記側壁水素バリア膜と接するように上部水素バリア膜を形成する工程とを備えていることを特徴とする半導体装置の製造方法。 - 前記各キャパシタにおける下部電極、容量絶縁膜及び上部電極は断面凹状であって、その側部の形状を上方に広がるテーパー状に形成することを特徴とする請求項37〜46のうちのいずれか1項に記載の半導体装置の製造方法。
- 前記上部水素バリア膜を形成する工程において、前記上部水素バリア膜は上部電極の上に直接に形成することを特徴とする請求項37〜47のうちのいずれか1項に記載の半導体装置の製造方法。
- 前記上部水素バリア膜を形成する工程よりも後に、配線を前記上部水素バリア膜の上に直接に形成する工程をさらに備えていることを特徴とする請求項34〜45のうちのいずれか1項に記載の半導体装置の製造方法。
- 前記キャパシタ列を形成する工程は、
前記複数のキャパシタの上部電極を連結することによりセルプレートを形成し、形成したセルプレートと接続される1つのキャパシタにおける上部電極と下部電極とを電気的に接続することにより、前記1つのキャパシタをその上部電極と下部電極とが導通する導通用ダミーキャパシタとする工程を含むことを特徴とする請求項37〜49のうちのいずれか1項に記載の半導体装置の製造方法。
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