JP3759859B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP3759859B2 JP3759859B2 JP2000152324A JP2000152324A JP3759859B2 JP 3759859 B2 JP3759859 B2 JP 3759859B2 JP 2000152324 A JP2000152324 A JP 2000152324A JP 2000152324 A JP2000152324 A JP 2000152324A JP 3759859 B2 JP3759859 B2 JP 3759859B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- capacitor
- film
- forming
- protective insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 79
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000003990 capacitor Substances 0.000 claims description 231
- 230000001681 protective effect Effects 0.000 claims description 135
- 230000005669 field effect Effects 0.000 claims description 59
- 239000012535 impurity Substances 0.000 claims description 55
- 229910052739 hydrogen Inorganic materials 0.000 claims description 53
- 239000001257 hydrogen Substances 0.000 claims description 53
- 238000009792 diffusion process Methods 0.000 claims description 51
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 50
- 229910044991 metal oxide Inorganic materials 0.000 claims description 28
- 150000004706 metal oxides Chemical class 0.000 claims description 28
- 230000004888 barrier function Effects 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 12
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 10
- 229910052721 tungsten Inorganic materials 0.000 claims description 10
- 239000010937 tungsten Substances 0.000 claims description 10
- 229910052797 bismuth Inorganic materials 0.000 claims description 9
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 229910052454 barium strontium titanate Inorganic materials 0.000 claims description 3
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 claims description 3
- 229910052451 lead zirconate titanate Inorganic materials 0.000 claims description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 3
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 claims description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 56
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 35
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 28
- 229910052697 platinum Inorganic materials 0.000 description 28
- 239000010936 titanium Substances 0.000 description 28
- 229910052719 titanium Inorganic materials 0.000 description 28
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 10
- 229910052760 oxygen Inorganic materials 0.000 description 10
- 239000001301 oxygen Substances 0.000 description 10
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 238000013500 data storage Methods 0.000 description 8
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 8
- 229910000457 iridium oxide Inorganic materials 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- 229910052582 BN Inorganic materials 0.000 description 6
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 238000000354 decomposition reaction Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 125000002524 organometallic group Chemical group 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000006555 catalytic reaction Methods 0.000 description 3
- 150000002431 hydrogen Chemical class 0.000 description 3
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052703 rhodium Inorganic materials 0.000 description 2
- 239000010948 rhodium Substances 0.000 description 2
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体膜又は高誘電率膜等の絶縁性金属酸化物からなる容量絶縁膜を有する容量素子を備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年デジタル技術の進展に伴い、大容量のデータを処理又は保存する傾向が推進される中で電子機器が一段と高度化しており、これによって電子機器に使用される半導体集積回路装置の高集積化及び半導体素子の微細化が急速に進んでいる。
【０００３】
そこで、半導体集積回路装置を構成するダイナミックＲＡＭの高集積化を実現するために、容量絶縁膜として、従来から用いられている珪素酸化物又は珪素窒化物に代えて、強誘電体膜又は高誘電率膜を用いる技術が広く研究され且つ開発されている。
【０００４】
また、低電圧での動作及び高速での書き込み又は読み出しが可能な不揮発性ＲＡＭの実用化を目指し、自発分極特性を有する強誘電体膜に関する研究及び開発が盛んに行われている。
【０００５】
ところで、強誘電体膜又は高誘電率膜等の絶縁性金属酸化物からなる容量絶縁膜を有する容量素子を備えた半導体装置を実現するための最重要課題は、容量素子をその特性を劣化させることなくＣＭＯＳ集積回路に集積化できるプロセスを開発することであり、その中でも、容量絶縁膜を構成する絶縁性金属酸化物が水素により還元されて容量素子の特性が劣化する事態を防止することが最も重要な課題である。
【０００６】
以下、絶縁性金属酸化物からなる容量絶縁膜を有する容量素子を備えた従来の半導体装置及びその製造方法について、図８を参照しながら説明する。
【０００７】
図８に示すように、半導体基板１０の表面部に素子分離領域１１を形成した後、半導体基板１０の上にゲート絶縁膜１２を介してゲート電極１３を形成する。次に、ゲート電極１３をマスクとして低濃度の不純物をイオン注入した後、ゲート電極１３の上面及び側面を覆うゲート保護絶縁膜１４を形成し、その後、ゲート電極１３及びゲート保護絶縁膜１４をマスクとして高濃度の不純物をイオン注入して、電界効果型トランジスタのソース領域又はドレイン領域となるＬＤＤ構造を有する不純物拡散層１５を形成する。
【０００８】
次に、半導体基板１０の上に全面に亘って第１の保護絶縁膜１６を堆積した後、該第１の保護絶縁膜１６に第１のコンタクトホールを形成し、その後、第１のコンタクトホールに導電膜を埋め込むことにより、メモリセルを構成する第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１５のうちの一方と接続する第１のコンタクトプラグ１７を形成する。
【０００９】
次に、第１の保護絶縁膜１６の上に、チタン膜、窒化チタン膜、酸化イリジウム膜及び白金膜の積層膜からなり第１のコンタクトプラグ１７と接続する容量下部電極１８、及び絶縁性金属酸化物からなる容量絶縁膜１９を形成した後、第１の保護絶縁膜１６の上における容量下部電極１８及び容量絶縁膜１９同士の間に絶縁膜２０を形成する。
【００１０】
次に、容量絶縁膜１９及び絶縁膜２０の上に、白金膜とチタン膜との積層膜からなり、複数の容量絶縁膜１９の上に跨り且つ周縁部が第１の保護絶縁膜１６の上に延びるように容量上部電極２１を形成する。以上説明した容量下部電極１８、容量絶縁膜１９及び容量上部電極２１によりデータ記憶用の容量素子が構成されており、該容量素子と前述の第１の電界効果型トランジスタとによってメモリセルが構成されていると共に複数のメモリセルによってメモリセルアレイが構成されている。
【００１１】
次に、容量上部電極２１を覆うように窒化珪素膜又は窒化ホウ素膜からなる水素バリア膜２２を形成した後、水素バリア膜２２及び第１の保護絶縁膜１６の上に全面に亘って第２の保護絶縁膜２３を堆積する。尚、水素バリア層２２は、水素原子が容量上部電極２１の内部を拡散して容量絶縁膜１９に到達して、該容量絶縁膜１９を構成する絶縁性金属酸化物を還元させる事態を防止する機能を有する。
【００１２】
次に、第２の保護絶縁膜２３に第２のコンタクトホール２７（図９（ａ）を参照）を形成した後、第１の保護絶縁膜１６及び第２の保護絶縁膜２３に第３のコンタクトホール２８（図９（ｂ）を参照）を形成する。次に、第２の保護絶縁膜２３の上に導電膜を、第２のコンタクトホール２７及び第３のコンタクトホール２８に充填されるように堆積した後、該導電膜をパターニングすることにより、容量上部電極２１と接続する第２のコンタクトプラグ２４、センスアンプとなる第２の電界効果型トランジスタの不純物拡散層１５と接続する第３のコンタクトプラグ２５、及び第２のコンタクトプラグ２４と第３のコンタクトプラグ２５とを接続する配線層２６を形成する。
【００１３】
尚、絶縁性金属酸化物からなる容量絶縁膜１９を有するデータ記憶用の容量素子を備えた半導体記憶装置においては、容量下部電極１８には１ビット毎に電圧が印加されるため、各容量下部電極１８は第１のコンタクトプラグ１７を介して第１の電界効果型トランジスタの不純物拡散層１５にそれぞれ接続されていると共に、容量上部電極２１には複数ビット毎に電圧が印加されるため、容量上部電極２１は第２のコンタクトプラグ２４、配線層２６及び第３のコンタクトプラグ２５を介して、センスアンプとなる第２の電界効果型トランジスタの不純物拡散層１５に接続されている。
【００１４】
【発明が解決しようとする課題】
ところで、我々は、前述の方法により得られた半導体装置の容量素子の特性を検査している過程において、容量上部電極２１の上に水素バリア膜２２を設けて、容量絶縁膜１９を構成する絶縁性金属酸化物の還元を防止しているにも拘わらず、絶縁性金属酸化物が還元されてしまい、これによって、容量素子の特性が劣化してしまうことに気が付いた。
【００１５】
そこで、絶縁性金属酸化物が還元される理由について、種々の検討を加えた結果、以下のメカニズムによって絶縁性金属酸化物が還元されることを見出した。以下、容量上部電極２１の上に水素バリア膜２２を設けているにも拘わらず、絶縁性金属酸化物が還元されてしまうメカニズムについて説明する。
【００１６】
図９（ａ）に示すように、第１のレジストパターン２９を用いて第２の保護絶縁膜２３に第２のコンタクトホール２７を形成した後、第１のレジストパターン２９を酸素プラズマを用いて除去する工程、及び、図９（ｂ）に示すように、第２のレジストパターン３０を用いて第２の保護絶縁膜２３及び第１の保護絶縁膜１６に第３のコンタクトホール２８を形成した後、第２のレジストパターン３０を酸素プラズマを用いて除去する工程においては、図１０（ａ）に示すように、容量上部電極２１は、水素バリア膜２２に形成されている開口部を介して第２のコンタクトホール２７に露出している。尚、図１０（ａ）は、第２の保護絶縁膜２３の上に第２のレジストパターン３０が形成されている状態を示しているが、第１のレジストパターン２９を用いて第２の保護絶縁膜２３に第２のコンタクトホール２７を形成する場合にも、容量上部電極２１は水素バリア膜２２に形成されている開口部を介して第１のレジストパターン２９と対向する。
【００１７】
このため、第１のレジストパターン２９又は第２のレジストパターン３０を酸素プラズマにより除去する際に発生するＯＨ基の多くはそのまま揮散するが、発生したＯＨ基の一部は容量上部電極２１の表面に存在する白金の触媒反応によって分解されるので、図１０（ｂ）に示すように、容量上部電極２１の表面において活性な水素が生成される。尚、ＯＨ基が分解することにより生成される酸素はレジストパターン中の炭素と結合してＣＯとなって揮散する。容量上部電極２１の表面に生成される活性な水素は、図１０（ｃ）に示すように、容量上部電極２２における水素バリア膜２２の開口部から容量上部電極２１の内部に拡散して容量絶縁膜１９に到達し、該容量絶縁膜１９を構成する絶縁性金属酸化物を還元させるので、容量素子の特性が劣化する。
【００１８】
また、第２の保護絶縁膜２３の上に堆積された導電膜をパターニングして配線層２６を形成した後、配線層２６に対して水素雰囲気下でアニール処理（シンター）を行なうと、図１１に示すように、水素原子が第２のコンタクトプラグ２４及び容量上部電極２１の内部を拡散して容量絶縁膜１９に到達し、該容量絶縁膜１９を構成する絶縁性金属酸化物を還元させるので、容量素子の特性がやはり劣化する。
【００１９】
前記に鑑み、本発明は、容量絶縁膜を構成する絶縁性金属酸化物が還元されて、容量素子の特性が劣化する事態を防止することを目的とする。
【００２０】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体装置は、第１の電界効果型トランジスタ及び第２の電界効果型トランジスタが形成されている半導体基板上に堆積された保護絶縁膜と、保護絶縁膜の上に下から順次形成された、容量下部電極、絶縁性金属酸化物からなる容量絶縁膜及び容量上部電極により構成される容量素子と、保護絶縁膜に形成され、第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層と容量下部電極とを直接に接続する第１のコンタクトプラグと、保護絶縁膜に形成され、第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層と容量上部電極とを直接に接続する第２のコンタクトプラグとを備えている。
【００２１】
本発明に係る半導体装置によると、容量素子の容量上部電極と第２の電界効果型トランジスタの不純物拡散層とは、保護絶縁膜に形成された第２のコンタクトプラグにより直接に接続されており、従来のように、容量素子の上に堆積される保護絶縁膜の上に形成される配線層を介して接続されていない。従って、容量素子上の保護絶縁膜の上に形成される配線層と、容量上部電極とを接続するためのコンタクトホールを容量素子上の保護絶縁膜に形成する必要がないため、該コンタクトホールを形成するためのレジストパターンも必要がないので、該レジストパターンを酸素プラズマにより除去する際に発生する水素が容量絶縁膜に到達する事態を回避できる。また、容量素子上の保護絶縁膜の上に形成される配線層と第２の電界効果型トランジスタの不純物拡散層とを接続するためのコンタクトホールを形成する際には、容量上部電極は容量素子上の保護絶縁膜に覆われているので、該コンタクトホールを形成するために用いたレジストパターンを酸素プラズマにより除去する際に発生する水素が容量絶縁膜に到達する事態を回避できる。さらに、容量素子上の保護絶縁膜の上に形成される配線層を水素雰囲気下で熱処理しても、該配線層と容量上部電極とは接続されていないので、水素雰囲気中の水素が容量絶縁膜に到達する事態を回避できる。
【００２２】
本発明に係る半導体装置において、容量絶縁膜は容量下部電極と同形状に形成されており、容量下部電極及び容量絶縁膜の側面に形成された絶縁性のサイドウォールをさらに備え、容量上部電極は、容量絶縁膜及びサイドウォールの上に形成されていることが好ましい。
【００２３】
このようにすると、容量絶縁膜となる絶縁性金属酸化物膜は、平坦な形状を有する容量下部電極の上側部分において良好に成膜されればよいので、絶縁性金属酸化物膜の成膜が容易になる。
【００２４】
この場合、サイドウォールは酸化珪素からなることが好ましい。
【００２５】
本発明に係る半導体装置において、容量下部電極は保護絶縁膜の上に複数個形成されており、複数個の容量下部電極同士の間に形成された絶縁膜をさらに備え、容量絶縁膜は複数個の容量下部電極及び絶縁膜の上に跨るように形成されていることが好ましい。
【００２６】
このようにすると、容量絶縁膜となる絶縁性金属酸化物膜は、平坦な形状を有する、複数個の容量下部電極及び絶縁膜の上に形成されるため、絶縁性金属酸化物膜の成膜が容易になる。
【００２７】
この場合、絶縁膜は酸化珪素からなることが好ましい。
【００２８】
本発明に係る半導体装置は、容量上部電極を完全に覆う水素バリア膜を備えていることが好ましい。
【００２９】
このようにすると、水素原子が容量上部電極の内部を拡散して容量絶縁膜に到達して、該容量絶縁膜を構成する絶縁性金属酸化物を還元させる事態を確実に防止することができる。
【００３０】
本発明に係る半導体装置において、第１のコンタクトプラグ及び第２のコンタクトプラグは、ポリシリコン又はタングステンからなることが好ましい。
【００３１】
本発明に係る半導体装置において、容量絶縁膜は、ビスマス層状ペロブスカイト構造を有する強誘電体、チタン酸ジルコン鉛、チタン酸ストロンチウムバリウム又は５酸化タンタルからなることが好ましい。
【００３２】
本発明に係る半導体装置の製造方法は、第１の電界効果型トランジスタ及び第２の電界効果型トランジスタが形成されている半導体基板上に保護絶縁膜を堆積する工程と、保護絶縁膜に、第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層と接続する第１のコンタクトプラグ、及び第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層と接続する第２のコンタクトプラグを形成する工程と、保護絶縁膜の上に、第１のコンタクトプラグと直接に接続する容量下部電極を形成する工程と、容量下部電極の上に、絶縁性金属酸化物からなる容量絶縁膜を形成する工程と、容量絶縁膜の上に、周縁部が保護絶縁膜の上に位置し且つ周縁部において第２のコンタクトプラグと直接に接続する容量上部電極を形成する工程とを備えている。
【００３３】
本発明に係る半導体装置の製造方法によると、容量素子の容量上部電極と第２の電界効果型トランジスタの不純物拡散層とは、保護絶縁膜に形成された第２のコンタクトプラグにより直接に接続されており、従来のように、容量素子の上に堆積される保護絶縁膜の上に形成される配線層を介して接続されていない。従って、容量素子上の保護絶縁膜の上に形成される配線層と、容量上部電極とを接続するためのコンタクトホールを容量素子上の保護絶縁膜に形成する必要がないため、該コンタクトホールを形成するためのレジストパターンも必要がないので、該レジストパターンを酸素プラズマにより除去する際に発生する水素が容量絶縁膜に到達する事態を回避できる。また、容量素子上の保護絶縁膜の上に形成される配線層と第２の電界効果型トランジスタの不純物拡散層とを接続するためのコンタクトホールを形成する際には、容量上部電極は容量素子上の保護絶縁膜に覆われているので、該コンタクトホールを形成するために用いたレジストパターンを酸素プラズマにより除去する際に発生する水素が容量絶縁膜に到達する事態を回避できる。さらに、容量素子上の保護絶縁膜の上に形成される配線層を水素雰囲気下で熱処理しても、該配線層と容量上部電極とは接続されていないので、水素雰囲気中の水素が容量絶縁膜に到達する事態を回避できる。
【００３４】
本発明に係る半導体装置の製造方法は、容量上部電極を覆う水素バリア膜を形成する工程をさらに備えていることが好ましい。
【００３５】
このようにすると、水素原子が容量上部電極の内部を拡散して容量絶縁膜に到達して、該容量絶縁膜を構成する絶縁性金属酸化物を還元させる事態を確実に防止することができる。
【００３６】
本発明に係る半導体装置の製造方法において、容量絶縁膜を形成する工程は、容量絶縁膜を容量下部電極と同形状に形成する工程を含み、容量絶縁膜を形成する工程と容量上部電極を形成する工程との間に、容量下部電極及び容量絶縁膜の側面に絶縁性のサイドウォールを形成する工程をさらに備え、容量上部電極を形成する工程は、容量上部電極を容量絶縁膜及びサイドウォールの上に形成する工程を含むことが好ましい。
【００３７】
このようにすると、容量絶縁膜となる絶縁性金属酸化物膜は、平坦な形状を有する容量下部電極の上側部分において良好に成膜されればよいので、絶縁性金属酸化物膜の成膜が容易になる。
【００３８】
本発明に係る半導体装置の製造方法において、容量下部電極を形成する工程は、保護絶縁膜の上に複数個の容量下部電極を形成する工程を含み、容量下部電極を形成する工程と容量絶縁膜を形成する工程との間に、複数個の容量下部電極同士の間に絶縁膜を形成する工程をさらに備え、容量絶縁膜を形成する工程は、容量絶縁膜を複数個の容量下部電極及び絶縁膜の上に跨るように形成する工程を含むことが好ましい。
【００３９】
このようにすると、容量絶縁膜となる絶縁性金属酸化物膜は、平坦な形状を有する、複数個の容量下部電極及び絶縁膜の上に形成されるため、絶縁性金属酸化物膜の成膜が容易になる。
【００４０】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について図１を参照しながら説明する。
【００４１】
図１に示すように、半導体基板１００の表面部には、素子分離領域１０１と、第１及び第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５とが形成されていると共に、半導体基板１００上における一対の不純物拡散層１０５同士の間にはゲート絶縁膜１０２を介してゲート電極１０３が形成されており、該ゲート電極１０３の上面及び側面はゲート保護絶縁膜１０４により覆われている。
【００４２】
ゲート保護絶縁膜１０４の上を含む半導体基板１００の上には全面に亘って第１の保護絶縁膜１０６が堆積されており、該第１の保護絶縁膜１０６には、タングステン又はポリシリコン膜からなり、メモリセルを構成する第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第１のコンタクトプラグ１０７と、センスアンプとなる第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第２のコンタクトプラグ１０８とがそれぞれ形成されている。
【００４３】
第１の保護絶縁膜１０６の上には、チタン膜、窒化チタン膜、酸化イリジウム膜及び白金膜の積層膜からなり、第１のコンタクトプラグ１０７と接続された複数の容量下部電極１０９が形成されており、該容量下部電極１０９の上には、ビスマス層状ペロブスカイト構造を有するＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9からなり、複数の容量下部電極１０９の上に跨り且つ複数の容量下部電極１０９の外側に延びる容量絶縁膜１１０Ａが形成されている。
【００４４】
容量絶縁膜１１０Ａの上には、白金膜とチタン膜又は白金膜と窒化チタン膜の積層膜からなり、第２のコンタクトプラグ１０８と接続された容量上部電極１１１が形成されており、該容量上部電極１１１は窒化珪素膜又は窒化ホウ素膜からなる水素バリア膜１１２により覆われている。
【００４５】
以上説明した容量下部電極１０９、容量絶縁膜１１０Ａ及び容量上部電極１１１によってデータ記憶用の容量素子が構成されており、該容量素子と前述の第１の電界効果型トランジスタとによってメモリセルが構成されていると共に複数のメモリセルによってメモリセルアレイが構成されている。
【００４６】
第１の保護絶縁膜１０６の上には第２の保護絶縁膜１１３が堆積されており、これら第１の保護絶縁膜１０６及び第２の保護絶縁膜１１３には、前述の第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの他方と接続する第３のコンタクトプラグ１１４が形成されていると共に、第２の保護絶縁膜１１３の上には第３のコンタクトプラグ１１４と接続する配線層１１５が形成されている。尚、第３のコンタクトプラグ１１４及び配線層１１５は、下から順次堆積された、チタン膜、窒化チタン膜、アルミニウム膜、窒化チタン膜の積層膜又はチタン膜、窒化チタン膜、タングステン膜、チタン膜、窒化チタン、アルミニウム膜、窒化チタン膜の積層膜からなる。
【００４７】
以下、第１の実施形態に係る半導体装置の製造方法について、図２（ａ）、（ｂ）及び図３（ａ）、（ｂ）を参照しながら説明する。
【００４８】
まず、図２（ａ）に示すように、半導体基板１００の表面部に素子分離領域１０１を形成した後、半導体基板１００の上にゲート絶縁膜１０２を介してゲート電極１０３を形成する。次に、ゲート電極１０３をマスクとして低濃度の不純物をイオン注入した後、ゲート電極１０３の上面及び側面にゲート保護絶縁膜１０４を形成し、その後、ゲート電極１０３及びゲート保護絶縁膜１０４をマスクとして高濃度の不純物をイオン注入して、第１及び第２の電界効果型トランジスタのソース領域又はドレイン領域となるＬＤＤ構造を有する不純物拡散層１０５を形成する。
【００４９】
次に、半導体基板１００の上に全面に亘って第１の保護絶縁膜１０６を堆積した後、該第１の保護絶縁膜１０６にドライエッチングによりコンタクトホールを形成する。次に、ＣＶＤ法により第１の保護絶縁膜１０６の上に全面に亘って、タングステン又はポリシリコン膜からなる導電膜を堆積した後、該導電膜における第１の保護絶縁膜１０６の上に存在する部分をエッチバック又はＣＭＰ法により除去することにより、メモリセルを構成する第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第１のコンタクトプラグ１０７を形成すると共に、メモリセルアレイの周縁部に設けられセンスアンプとなる第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第２のコンタクトプラグ１０８を形成する。
【００５０】
次に、スパッタリング法により、第１の保護絶縁膜１０６の上に全面に亘って、下から順次堆積されたチタン膜、窒化チタン膜、酸化イリジウム膜及び白金膜からなる積層膜を形成した後、該積層膜をドライエッチングによりパターニングすることにより、図２（ｂ）に示すように、第１のコンタクトプラグ１０７と接続された容量下部電極１０９を形成する。
【００５１】
次に、有機金属分解法（ＭＯＤ法）、有機金属化学的気相成膜法（ＭＯＣＶＤ法）又はスパッタリング法により、容量下部電極１０９及び第１の保護絶縁膜１０６の上に全面に亘って、ビスマス層状ペロブスカイト構造を有するＳｒＢｉ2 （Ｔａ1-xＮｂx）Ｏ9 からなり１００ｎｍ〜２００ｎｍの膜厚を有する強誘電体膜を堆積した後、該強誘電体膜をパターニングすることにより、複数の容量下部電極１０９の上に跨り且つ複数の容量下部電極１０９の外側に延びる容量絶縁膜１１０Ａを形成する。
【００５２】
次に、容量絶縁膜１１０Ａ及び第１の保護膜１０６の上に全面に亘って、下から順次堆積された白金膜及びチタン膜からなる積層膜又は白金膜及び窒化チタン膜からなる積層膜を形成した後、該積層膜をドライエッチングによりパターニングすることにより、図３（ａ）に示すように、第２のコンタクトプラグ１０８と接続された容量上部電極１１１を形成する。
【００５３】
次に、ＣＶＤ法又はスパッタリング法により、容量上部電極１１１及び第１の保護絶縁膜１０６の上に全面に亘って、窒化珪素膜又は窒化ホウ素膜を堆積した後、該窒化珪素膜又は窒化ホウ素膜をドライエッチングによりパターニングすることによって、容量素子を覆う水素バリア膜１１２を形成する。
【００５４】
次に、図３（ｂ）に示すように、水素バリア膜１１２及び第１の保護絶縁膜１０６の上に全面に亘って第２の保護絶縁膜１１３を堆積する。次に、第２の保護絶縁膜１１３及び第１の保護絶縁膜１０６にコンタクトホールを形成した後、第２の保護絶縁膜１１３の上に全面に亘って、下から順次堆積された、チタン膜、窒化チタン膜、アルミニウム膜、窒化チタン膜からなる積層膜又はチタン膜、窒化チタン膜、タングステン膜、チタン膜、窒化チタン、アルミニウム膜、窒化チタン膜からなる積層膜を形成した後、該積層膜をパターニングすることにより、前述の第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの他方と接続する第３のコンタクトプラグ１１４及び該第３のコンタクトプラグ１１４と接続する配線層１１５を形成する。
【００５５】
第１の実施形態に係る半導体装置及びその製造方法によると、メモリセルを構成するデータ記憶用の容量素子の容量上部電極１１１と、第２の電界効果型トランジスタの不純物拡散層１０５とは、第１の保護絶縁膜１０６に形成された第２のコンタクトプラグ１０８により直接に接続されており、図８に示した従来例のように、第２のコンタクトプラグ２４、配線層２６及び第３のコンタクトプラグ２５を介して接続されていない。このため、容量下部電極１１１を覆う水素バリア膜１１２には開口部が形成されないので、第２又は第３のコンタクトプラグ２４、２５を形成するために用いたレジストパターンを酸素プラズマにより除去する工程において、白金の触媒反応により発生する活性水素が容量上部電極１１１を拡散して容量絶縁膜１１０Ａに到達する事態、及び、第２の保護絶縁膜１１３の上に形成された配線層１１５に対して水素雰囲気下でアニール処理を行なう工程において、水素原子が容量上部電極１１１を拡散して容量絶縁膜１１０Ａに到達する事態を回避できる。従って、容量絶縁膜１１０Ａを構成する絶縁性金属酸化物が水素により還元されないので、容量素子の特性が向上する。
【００５６】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について図４を参照しながら説明する。
【００５７】
図４に示すように、第１の実施形態と同様、半導体基板１００の表面部には、素子分離領域１０１と、第１及び第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５とが形成されていると共に、半導体基板１００上における一対の不純物拡散層１０５同士の間にはゲート絶縁膜１０２を介してゲート電極１０３が形成されており、該ゲート電極１０３の上面及び側面はゲート保護絶縁膜１０４により覆われている。
【００５８】
また、第１の実施形態と同様、ゲート保護絶縁膜１０４の上を含む半導体基板１００の上には第１の保護絶縁膜１０６が堆積されており、該第１の保護絶縁膜１０６には、タングステン又はポリシリコン膜からなり、メモリセルを構成する第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第１のコンタクトプラグ１０７と、メモリセルアレイの周縁部に設けられセンスアンプとなる第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第２のコンタクトプラグ１０８とがそれぞれ形成されている。
【００５９】
第１の保護絶縁膜１０６の上には、チタン膜、窒化チタン膜、酸化イリジウム膜及び白金膜の積層膜からなり、第１のコンタクトプラグ１０７と接続された容量下部電極１０９が形成されており、該容量下部電極１０９の上には、ビスマス層状ペロブスカイト構造を有するＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9からなり、容量下部電極１０９と同形状の容量絶縁膜１１０Ｂが形成されている。また、容量下部電極１０９及び容量絶縁膜１１０Ｂの側面は酸化珪素膜からなるサイドウォール１１６により覆われている。
【００６０】
容量絶縁膜１１０Ｂの上には、白金膜とチタン膜又は白金膜と窒化チタン膜の積層膜からなり、複数の容量下部電極１０９及び容量絶縁膜１１０Ｂに跨り且つ複数の容量下部電極１０９及び容量絶縁膜１１０Ｂの外側に延びると共に第２のコンタクトプラグ１０８と接続された容量上部電極１１１が形成されており、該容量上部電極１１１は窒化珪素膜又は窒化ホウ素膜からなる水素バリア膜１１２により覆われている。
【００６１】
以上説明した容量下部電極１０９、容量絶縁膜１１０Ｂ及び容量上部電極１１１によってデータ記憶用の容量素子が構成されており、該容量素子と前述の第１の電界効果型トランジスタとによってメモリセルが構成されていると共に複数のメモリセルによってメモリセルアレイが構成されている。
【００６２】
第１の実施形態と同様、第１の保護絶縁膜１０６の上には第２の保護絶縁膜１１３が堆積されており、これら第１の保護絶縁膜１０６及び第２の保護絶縁膜１１３には、前述の第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの他方と接続する第３のコンタクトプラグ１１４が形成されていると共に、第２の保護絶縁膜１１３の上には第３のコンタクトプラグ１１４と接続する配線層１１５が形成されている。尚、第３のコンタクトプラグ１１４及び配線層１１５は、下から順次堆積された、チタン膜、窒化チタン膜、アルミニウム膜、窒化チタン膜の積層膜又はチタン膜、窒化チタン膜、タングステン膜、チタン膜、窒化チタン、アルミニウム膜、窒化チタン膜の積層膜からなる。
【００６３】
以下、第２の実施形態に係る半導体装置の製造方法について、図５（ａ）、（ｂ）を参照しながら説明する。
【００６４】
まず、図５（ａ）に示すように、第１の実施形態と同様、半導体基板１００の表面部に素子分離領域１０１を形成した後、半導体基板１００の上にゲート絶縁膜１０２を介してゲート電極１０３及びゲート保護絶縁膜１０４を形成し、その後、第１及び第２の電界効果型トランジスタのソース領域又はドレイン領域となるＬＤＤ構造を有する不純物拡散層１０５を形成する。次に、半導体基板１００の上に全面に亘って第１の保護絶縁膜１０６を堆積した後、該第１の保護絶縁膜１０６に、メモリセルを構成する第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第１のコンタクトプラグ１０７を形成すると共に、センスアンプとなる第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第２のコンタクトプラグ１０８を形成する。
【００６５】
次に、スパッタリング法により、第１の保護絶縁膜１０６の上に全面に亘って、下から順次堆積されたチタン膜、窒化チタン膜、酸化イリジウム膜及び白金膜からなる積層膜を形成した後、該積層膜の上に、有機金属分解法、有機金属化学的気相成膜法又はスパッタリング法により、ビスマス層状ペロブスカイト構造を有するＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9からなり１００ｎｍ〜２００ｎｍの膜厚を有する強誘電体膜を堆積し、その後、積層膜及び強誘電体膜をドライエッチングによりパターニングして、積層膜からなる容量下部電極１０９及び強誘電体膜からなる容量絶縁膜１１０Ｂを形成する。
【００６６】
次に、容量下部電極１０９及び容量絶縁膜１１０Ｂの上に全面に亘って３００ｎｍの膜厚を有する酸化珪素膜１０８を堆積した後、該酸化珪素膜１０８に対して異方性ドライエッチングを行なうことにより、図５（ｂ）に示すように、容量下部電極１０９及び容量絶縁膜１１０Ｂの側面にサイドウォール１１６を形成する。
【００６７】
次に、第１の実施形態と同様、容量絶縁膜１１０Ｂ及び第１の保護膜１０６の上に、下から順次堆積された白金膜及びチタン膜からなる積層膜又は白金膜及び窒化チタン膜からなる積層膜を形成した後、該積層膜をドライエッチングによりパターニングすることにより、第２のコンタクトプラグ１０８と接続された容量上部電極１１１（図４を参照）を形成し、その後、容量上部電極１１１を覆う水素バリア膜１１２（図４を参照）を形成する。
【００６８】
次に、水素バリア膜１１２及び第１の保護絶縁膜１０６の上に第２の保護絶縁膜１１３を堆積した後、該第２の保護絶縁膜１１３及び第１の保護絶縁膜１０６に、前述の第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの他方と接続する第３のコンタクトプラグ１１４（図４を参照）を形成すると共に、第２の保護絶縁膜１１３の上に、第３のコンタクトプラグ１１４と接続する配線層１１５（図４を参照）を形成する。
【００６９】
第２の実施形態に係る半導体装置及びその製造方法によると、メモリセルを構成するデータ記憶用の容量素子の容量上部電極１１１と、第２の電界効果型トランジスタの不純物拡散層１０５とは、第１の保護絶縁膜１０６に形成された第２のコンタクトプラグ１０８により直接に接続されているため、容量下部電極１１１を覆う水素バリア膜１１２には開口部が形成されないので、白金の触媒反応により発生する活性水素及び配線層１１５をアニールする水素雰囲気中の水素原子が容量上部電極１１１を拡散して容量絶縁膜１１０Ａに到達する事態を回避できる。従って、容量絶縁膜１１０Ａが水素により還元させないので、容量素子の特性が向上する。
【００７０】
特に、第２の実施形態によると、容量絶縁膜１１０Ｂとなる強誘電体膜を容量下部電極１０９となる積層膜の上に堆積するため、つまり強誘電体膜を平坦な積層膜の上に堆積するため、強誘電体膜の成膜が容易になる。
【００７１】
また、容量下部電極１０９及び容量絶縁膜１１０Ｂの側面にサイドウォール１１６を形成した後、容量上部電極１１１となる積層膜を堆積するため、容量下部電極１０９同士が導通することはない。
【００７２】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について図６を参照しながら説明する。
【００７３】
図６に示すように、第１の実施形態と同様、半導体基板１００の表面部には、素子分離領域１０１と、第１及び第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５が形成されていると共に、半導体基板１００上における一対の不純物拡散層１０５同士の間にはゲート絶縁膜１０２を介してゲート電極１０３が形成されており、該ゲート電極１０３の上面及び側面はゲート保護絶縁膜１０４により覆われている。
【００７４】
また、第１の実施形態と同様、ゲート保護絶縁膜１０４の上を含む半導体基板１００の上には第１の保護絶縁膜１０６が堆積されており、該第１の保護絶縁膜１０６には、タングステン又はポリシリコン膜からなり、メモリセルを構成する第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第１のコンタクトプラグ１０７と、メモリセルアレイの周縁部に設けられセンスアンプとなる第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第２のコンタクトプラグ１０８とがそれぞれ形成されている。
【００７５】
第１の保護絶縁膜１０６の上には、チタン膜、窒化チタン膜、酸化イリジウム膜及び白金膜の積層膜からなり、第１のコンタクトプラグ１０７と接続された容量下部電極１０９が形成されており、第１の保護絶縁膜１０６の上における容量下部電極１０９同士の間には、酸化珪素膜からなる絶縁膜１１７が形成されている。
【００７６】
複数の容量下部電極１０９及び絶縁膜１１７の上には、ビスマス層状ペロブスカイト構造を有するＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9からなり、複数の容量下部電極１０９の上に跨り且つ複数の容量下部電極１０９の外側に延びる容量絶縁膜１１０Ｃが形成されている。
【００７７】
容量絶縁膜１１０Ｃの上には、白金膜とチタン膜又は白金膜と窒化チタン膜の積層膜からなり、容量絶縁膜１１０Ｃの外側に延びると共に第２のコンタクトプラグ１０８と接続された容量上部電極１１１が形成されており、該容量上部電極１１１は窒化珪素膜又は窒化ホウ素膜からなる水素バリア膜１１２により覆われている。
【００７８】
以上説明した容量下部電極１０９、容量絶縁膜１１０Ｃ及び容量上部電極１１１によってデータ記憶用の容量素子が構成されており、該容量素子と前述の第１の電界効果型トランジスタとによってメモリセルが構成されていると共に複数のメモリセルによってメモリセルアレイが構成されている。
【００７９】
第１の実施形態と同様、第１の保護絶縁膜１０６の上には第２の保護絶縁膜１１３が堆積されており、これら第１の保護絶縁膜１０６及び第２の保護絶縁膜１１３には、前述の第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの他方と接続する第３のコンタクトプラグ１１４が形成されていると共に、第２の保護絶縁膜１１３の上には第３のコンタクトプラグ１１４と接続する配線層１１５が形成されている。尚、第３のコンタクトプラグ１１４及び配線層１１５は、下から順次堆積された、チタン膜、窒化チタン膜、アルミニウム膜、窒化チタン膜の積層膜又はチタン膜、窒化チタン膜、タングステン膜、チタン膜、窒化チタン、アルミニウム膜、窒化チタン膜の積層膜からなる。
【００８０】
以下、第３の実施形態に係る半導体装置の製造方法について、図７（ａ）、（ｂ）を参照しながら説明する。
【００８１】
まず、図７（ａ）に示すように、第１の実施形態と同様、半導体基板１００の表面部に素子分離領域１０１を形成した後、半導体基板１００の上にゲート絶縁膜１０２を介してゲート電極１０３及びゲート保護絶縁膜１０４を形成し、その後、第１及び第２の電界効果型トランジスタのソース領域又はドレイン領域となるＬＤＤ構造を有する不純物拡散層１０５を形成する。次に、半導体基板１００の上に全面に亘って第１の保護絶縁膜１０６を堆積した後、該第１の保護絶縁膜１０６に、メモリセルを構成する第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第１のコンタクトプラグ１０７を形成すると共に、センスアンプとなる第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第２のコンタクトプラグ１０８を形成する。
【００８２】
次に、スパッタリング法により、第１の保護絶縁膜１０６の上に全面に亘って、下から順次堆積されたチタン膜、窒化チタン膜、酸化イリジウム膜及び白金膜からなる積層膜を形成した後、該積層膜をドライエッチングによりパターニングすることにより、容量下部電極１０９を形成する。
【００８３】
次に、容量下部電極１０９の上に全面に亘って３００ｎｍの膜厚を有する酸化珪素膜１１７Ａを堆積した後、酸化珪素膜１１７Ａに対してＣＭＰ法を行なって、酸化珪素膜１１７Ａにおける容量下部電極１０９の上に存在する部分を除去することにより、図７（ｂ）に示すように、第１の保護絶縁膜１０６の上における容量下部電極１０９同士の間に、酸化珪素膜１１７Ａからなる絶縁膜１１７を形成する。
【００８４】
次に、有機金属分解法、有機金属化学的気相成膜法又はスパッタリング法により、複数の容量下部電極１０９及び絶縁膜１１７の上に、ビスマス層状ペロブスカイト構造を有するＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9からなり１００ｎｍ〜２００ｎｍの膜厚を有する強誘電体膜を堆積した後、該強誘電体膜をドライエッチングによりパターニングすることにより、複数の容量下部電極１０９の上に跨り且つ複数の容量下部電極１０９の外側に延びる容量絶縁膜１１０Ｃを形成する。
【００８５】
次に、第１の実施形態と同様、容量絶縁膜１１０Ｃ及び第１の保護膜１０６の上に、下から順次堆積された白金膜及びチタン膜からなる積層膜又は白金膜及び窒化チタン膜からなる積層膜を形成した後、該積層膜をドライエッチングによりパターニングすることにより、第２のコンタクトプラグ１０８と接続された容量上部電極１１１（図６を参照）を形成し、その後、容量上部電極１１１を覆う水素バリア膜１１２（図６を参照）を形成する。
【００８６】
次に、水素バリア膜１１２及び第１の保護絶縁膜１０６の上に第２の保護絶縁膜１１３を堆積した後、該第２の保護絶縁膜１１３及び第１の保護絶縁膜１０６に、前述の第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの他方と接続する第３のコンタクトプラグ１１４（図６を参照）を形成すると共に、第２の保護絶縁膜１１３の上に、第３のコンタクトプラグ１１４と接続する配線層１１５（図６を参照）を形成する。
【００８７】
第３の実施形態に係る半導体装置及びその製造方法によると、メモリセルを構成するデータ記憶用の容量素子の容量上部電極１１１と、第２の電界効果型トランジスタの不純物拡散層１０５とは、第１の保護絶縁膜１０６に形成された第２のコンタクトプラグ１０８により直接に接続されているため、容量下部電極１１１を覆う水素バリア膜１１２には開口部が形成されないので、白金の触媒反応により発生する活性水素及び配線層１１５をアニールする水素雰囲気中の水素原子が容量上部電極１１１を拡散して容量絶縁膜１１０Ａに到達する事態を回避できる。従って、容量絶縁膜１１０Ａが水素により還元させないので、容量素子の特性が向上する。
【００８８】
特に、第３の実施形態によると、容量絶縁膜１１０Ｃとなる強誘電体膜を、表面が平坦化されている複数の容量下部電極１０９及び絶縁膜１１７の上に堆積するため、強誘電体膜の成膜が容易になる。
【００８９】
尚、第１〜第３の実施形態においては、容量絶縁膜１１０Ａ、１１０Ｂ、１１０ＣをＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9により形成したが、これに代えて、他の組成を有するビスマス層状ペロブスカイト構造を有する強誘電体膜により形成してもよいし、チタン酸ジルコン鉛、チタン酸ストロンチウムバリウム又は５酸化タンタル等の高誘電率膜により形成してもよい。
【００９０】
また、第１〜第３の実施形態においては、容量上部電極１１１は、下から順に堆積された白金膜及びチタン膜からなる積層膜、又は白金膜及び窒化チタン膜からなる積層膜により形成したが、これに限られず、白金膜、イリジウム膜、ルテニウム膜、ロジウム膜又はこれらの積層膜を含んでおればよい。
【００９１】
また、第１〜第３の実施形態においては、容量下部電極１０９は、下から順に堆積されたチタン膜、窒化チタン膜、酸化イリジウム膜、白金膜からなる積層膜により形成したが、これに限られず、白金膜、イリジウム膜、ルテニウム膜、ロジウム膜又はこれらの積層膜を含んでおればよい。
【００９２】
【発明の効果】
本発明に係る半導体装置及びその製造方法によると、レジストパターンを酸素プラズマにより除去する際に発生する水素が容量絶縁膜に到達する事態が回避できると共に、容量素子上の保護絶縁膜の上に形成される配線層を水素雰囲気下で熱処理しても、水素雰囲気中の水素が容量絶縁膜に到達する事態を回避できるため、容量絶縁膜を構成する絶縁性金属酸化物の還元を防止できるので、容量素子の特性が向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の断面図である。
【図２】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の第２の実施形態に係る半導体装置の断面図である。
【図５】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の第３の実施形態に係る半導体装置の断面図である。
【図７】（ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】従来の半導体装置の断面図である。
【図９】（ａ）、（ｂ）は従来の半導体装置の製造方法の一工程を示す断面図である。
【図１０】（ａ）〜（ｃ）は従来の半導体装置及びその製造方法の問題点を説明する断面図である。
【図１１】従来の半導体装置及びその製造方法の問題点を説明する断面図である。
【符号の説明】
１００ 半導体基板
１０１ 素子分離領域
１０２ ゲート絶縁膜
１０３ ゲート電極
１０４ ゲート保護絶縁膜
１０５ 不純物拡散層
１０６ 第１の保護絶縁膜
１０７ 第１のコンタクトプラグ
１０８ 第２のコンタクトプラグ
１０９ 容量下部電極
１１０Ａ、１１０Ｂ、１１０Ｃ 容量絶縁膜
１１１ 容量上部電極
１１２ 水素バリア膜
１１３ 第２の保護絶縁膜
１１４ 第３のコンタクトプラグ
１１５ 配線層
１１６ サイドウォール
１１７ 絶縁膜
１１７Ａ 酸化珪素膜
【発明の属する技術分野】
本発明は、強誘電体膜又は高誘電率膜等の絶縁性金属酸化物からなる容量絶縁膜を有する容量素子を備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年デジタル技術の進展に伴い、大容量のデータを処理又は保存する傾向が推進される中で電子機器が一段と高度化しており、これによって電子機器に使用される半導体集積回路装置の高集積化及び半導体素子の微細化が急速に進んでいる。
【０００３】
そこで、半導体集積回路装置を構成するダイナミックＲＡＭの高集積化を実現するために、容量絶縁膜として、従来から用いられている珪素酸化物又は珪素窒化物に代えて、強誘電体膜又は高誘電率膜を用いる技術が広く研究され且つ開発されている。
【０００４】
また、低電圧での動作及び高速での書き込み又は読み出しが可能な不揮発性ＲＡＭの実用化を目指し、自発分極特性を有する強誘電体膜に関する研究及び開発が盛んに行われている。
【０００５】
ところで、強誘電体膜又は高誘電率膜等の絶縁性金属酸化物からなる容量絶縁膜を有する容量素子を備えた半導体装置を実現するための最重要課題は、容量素子をその特性を劣化させることなくＣＭＯＳ集積回路に集積化できるプロセスを開発することであり、その中でも、容量絶縁膜を構成する絶縁性金属酸化物が水素により還元されて容量素子の特性が劣化する事態を防止することが最も重要な課題である。
【０００６】
以下、絶縁性金属酸化物からなる容量絶縁膜を有する容量素子を備えた従来の半導体装置及びその製造方法について、図８を参照しながら説明する。
【０００７】
図８に示すように、半導体基板１０の表面部に素子分離領域１１を形成した後、半導体基板１０の上にゲート絶縁膜１２を介してゲート電極１３を形成する。次に、ゲート電極１３をマスクとして低濃度の不純物をイオン注入した後、ゲート電極１３の上面及び側面を覆うゲート保護絶縁膜１４を形成し、その後、ゲート電極１３及びゲート保護絶縁膜１４をマスクとして高濃度の不純物をイオン注入して、電界効果型トランジスタのソース領域又はドレイン領域となるＬＤＤ構造を有する不純物拡散層１５を形成する。
【０００８】
次に、半導体基板１０の上に全面に亘って第１の保護絶縁膜１６を堆積した後、該第１の保護絶縁膜１６に第１のコンタクトホールを形成し、その後、第１のコンタクトホールに導電膜を埋め込むことにより、メモリセルを構成する第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１５のうちの一方と接続する第１のコンタクトプラグ１７を形成する。
【０００９】
次に、第１の保護絶縁膜１６の上に、チタン膜、窒化チタン膜、酸化イリジウム膜及び白金膜の積層膜からなり第１のコンタクトプラグ１７と接続する容量下部電極１８、及び絶縁性金属酸化物からなる容量絶縁膜１９を形成した後、第１の保護絶縁膜１６の上における容量下部電極１８及び容量絶縁膜１９同士の間に絶縁膜２０を形成する。
【００１０】
次に、容量絶縁膜１９及び絶縁膜２０の上に、白金膜とチタン膜との積層膜からなり、複数の容量絶縁膜１９の上に跨り且つ周縁部が第１の保護絶縁膜１６の上に延びるように容量上部電極２１を形成する。以上説明した容量下部電極１８、容量絶縁膜１９及び容量上部電極２１によりデータ記憶用の容量素子が構成されており、該容量素子と前述の第１の電界効果型トランジスタとによってメモリセルが構成されていると共に複数のメモリセルによってメモリセルアレイが構成されている。
【００１１】
次に、容量上部電極２１を覆うように窒化珪素膜又は窒化ホウ素膜からなる水素バリア膜２２を形成した後、水素バリア膜２２及び第１の保護絶縁膜１６の上に全面に亘って第２の保護絶縁膜２３を堆積する。尚、水素バリア層２２は、水素原子が容量上部電極２１の内部を拡散して容量絶縁膜１９に到達して、該容量絶縁膜１９を構成する絶縁性金属酸化物を還元させる事態を防止する機能を有する。
【００１２】
次に、第２の保護絶縁膜２３に第２のコンタクトホール２７（図９（ａ）を参照）を形成した後、第１の保護絶縁膜１６及び第２の保護絶縁膜２３に第３のコンタクトホール２８（図９（ｂ）を参照）を形成する。次に、第２の保護絶縁膜２３の上に導電膜を、第２のコンタクトホール２７及び第３のコンタクトホール２８に充填されるように堆積した後、該導電膜をパターニングすることにより、容量上部電極２１と接続する第２のコンタクトプラグ２４、センスアンプとなる第２の電界効果型トランジスタの不純物拡散層１５と接続する第３のコンタクトプラグ２５、及び第２のコンタクトプラグ２４と第３のコンタクトプラグ２５とを接続する配線層２６を形成する。
【００１３】
尚、絶縁性金属酸化物からなる容量絶縁膜１９を有するデータ記憶用の容量素子を備えた半導体記憶装置においては、容量下部電極１８には１ビット毎に電圧が印加されるため、各容量下部電極１８は第１のコンタクトプラグ１７を介して第１の電界効果型トランジスタの不純物拡散層１５にそれぞれ接続されていると共に、容量上部電極２１には複数ビット毎に電圧が印加されるため、容量上部電極２１は第２のコンタクトプラグ２４、配線層２６及び第３のコンタクトプラグ２５を介して、センスアンプとなる第２の電界効果型トランジスタの不純物拡散層１５に接続されている。
【００１４】
【発明が解決しようとする課題】
ところで、我々は、前述の方法により得られた半導体装置の容量素子の特性を検査している過程において、容量上部電極２１の上に水素バリア膜２２を設けて、容量絶縁膜１９を構成する絶縁性金属酸化物の還元を防止しているにも拘わらず、絶縁性金属酸化物が還元されてしまい、これによって、容量素子の特性が劣化してしまうことに気が付いた。
【００１５】
そこで、絶縁性金属酸化物が還元される理由について、種々の検討を加えた結果、以下のメカニズムによって絶縁性金属酸化物が還元されることを見出した。以下、容量上部電極２１の上に水素バリア膜２２を設けているにも拘わらず、絶縁性金属酸化物が還元されてしまうメカニズムについて説明する。
【００１６】
図９（ａ）に示すように、第１のレジストパターン２９を用いて第２の保護絶縁膜２３に第２のコンタクトホール２７を形成した後、第１のレジストパターン２９を酸素プラズマを用いて除去する工程、及び、図９（ｂ）に示すように、第２のレジストパターン３０を用いて第２の保護絶縁膜２３及び第１の保護絶縁膜１６に第３のコンタクトホール２８を形成した後、第２のレジストパターン３０を酸素プラズマを用いて除去する工程においては、図１０（ａ）に示すように、容量上部電極２１は、水素バリア膜２２に形成されている開口部を介して第２のコンタクトホール２７に露出している。尚、図１０（ａ）は、第２の保護絶縁膜２３の上に第２のレジストパターン３０が形成されている状態を示しているが、第１のレジストパターン２９を用いて第２の保護絶縁膜２３に第２のコンタクトホール２７を形成する場合にも、容量上部電極２１は水素バリア膜２２に形成されている開口部を介して第１のレジストパターン２９と対向する。
【００１７】
このため、第１のレジストパターン２９又は第２のレジストパターン３０を酸素プラズマにより除去する際に発生するＯＨ基の多くはそのまま揮散するが、発生したＯＨ基の一部は容量上部電極２１の表面に存在する白金の触媒反応によって分解されるので、図１０（ｂ）に示すように、容量上部電極２１の表面において活性な水素が生成される。尚、ＯＨ基が分解することにより生成される酸素はレジストパターン中の炭素と結合してＣＯとなって揮散する。容量上部電極２１の表面に生成される活性な水素は、図１０（ｃ）に示すように、容量上部電極２２における水素バリア膜２２の開口部から容量上部電極２１の内部に拡散して容量絶縁膜１９に到達し、該容量絶縁膜１９を構成する絶縁性金属酸化物を還元させるので、容量素子の特性が劣化する。
【００１８】
また、第２の保護絶縁膜２３の上に堆積された導電膜をパターニングして配線層２６を形成した後、配線層２６に対して水素雰囲気下でアニール処理（シンター）を行なうと、図１１に示すように、水素原子が第２のコンタクトプラグ２４及び容量上部電極２１の内部を拡散して容量絶縁膜１９に到達し、該容量絶縁膜１９を構成する絶縁性金属酸化物を還元させるので、容量素子の特性がやはり劣化する。
【００１９】
前記に鑑み、本発明は、容量絶縁膜を構成する絶縁性金属酸化物が還元されて、容量素子の特性が劣化する事態を防止することを目的とする。
【００２０】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体装置は、第１の電界効果型トランジスタ及び第２の電界効果型トランジスタが形成されている半導体基板上に堆積された保護絶縁膜と、保護絶縁膜の上に下から順次形成された、容量下部電極、絶縁性金属酸化物からなる容量絶縁膜及び容量上部電極により構成される容量素子と、保護絶縁膜に形成され、第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層と容量下部電極とを直接に接続する第１のコンタクトプラグと、保護絶縁膜に形成され、第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層と容量上部電極とを直接に接続する第２のコンタクトプラグとを備えている。
【００２１】
本発明に係る半導体装置によると、容量素子の容量上部電極と第２の電界効果型トランジスタの不純物拡散層とは、保護絶縁膜に形成された第２のコンタクトプラグにより直接に接続されており、従来のように、容量素子の上に堆積される保護絶縁膜の上に形成される配線層を介して接続されていない。従って、容量素子上の保護絶縁膜の上に形成される配線層と、容量上部電極とを接続するためのコンタクトホールを容量素子上の保護絶縁膜に形成する必要がないため、該コンタクトホールを形成するためのレジストパターンも必要がないので、該レジストパターンを酸素プラズマにより除去する際に発生する水素が容量絶縁膜に到達する事態を回避できる。また、容量素子上の保護絶縁膜の上に形成される配線層と第２の電界効果型トランジスタの不純物拡散層とを接続するためのコンタクトホールを形成する際には、容量上部電極は容量素子上の保護絶縁膜に覆われているので、該コンタクトホールを形成するために用いたレジストパターンを酸素プラズマにより除去する際に発生する水素が容量絶縁膜に到達する事態を回避できる。さらに、容量素子上の保護絶縁膜の上に形成される配線層を水素雰囲気下で熱処理しても、該配線層と容量上部電極とは接続されていないので、水素雰囲気中の水素が容量絶縁膜に到達する事態を回避できる。
【００２２】
本発明に係る半導体装置において、容量絶縁膜は容量下部電極と同形状に形成されており、容量下部電極及び容量絶縁膜の側面に形成された絶縁性のサイドウォールをさらに備え、容量上部電極は、容量絶縁膜及びサイドウォールの上に形成されていることが好ましい。
【００２３】
このようにすると、容量絶縁膜となる絶縁性金属酸化物膜は、平坦な形状を有する容量下部電極の上側部分において良好に成膜されればよいので、絶縁性金属酸化物膜の成膜が容易になる。
【００２４】
この場合、サイドウォールは酸化珪素からなることが好ましい。
【００２５】
本発明に係る半導体装置において、容量下部電極は保護絶縁膜の上に複数個形成されており、複数個の容量下部電極同士の間に形成された絶縁膜をさらに備え、容量絶縁膜は複数個の容量下部電極及び絶縁膜の上に跨るように形成されていることが好ましい。
【００２６】
このようにすると、容量絶縁膜となる絶縁性金属酸化物膜は、平坦な形状を有する、複数個の容量下部電極及び絶縁膜の上に形成されるため、絶縁性金属酸化物膜の成膜が容易になる。
【００２７】
この場合、絶縁膜は酸化珪素からなることが好ましい。
【００２８】
本発明に係る半導体装置は、容量上部電極を完全に覆う水素バリア膜を備えていることが好ましい。
【００２９】
このようにすると、水素原子が容量上部電極の内部を拡散して容量絶縁膜に到達して、該容量絶縁膜を構成する絶縁性金属酸化物を還元させる事態を確実に防止することができる。
【００３０】
本発明に係る半導体装置において、第１のコンタクトプラグ及び第２のコンタクトプラグは、ポリシリコン又はタングステンからなることが好ましい。
【００３１】
本発明に係る半導体装置において、容量絶縁膜は、ビスマス層状ペロブスカイト構造を有する強誘電体、チタン酸ジルコン鉛、チタン酸ストロンチウムバリウム又は５酸化タンタルからなることが好ましい。
【００３２】
本発明に係る半導体装置の製造方法は、第１の電界効果型トランジスタ及び第２の電界効果型トランジスタが形成されている半導体基板上に保護絶縁膜を堆積する工程と、保護絶縁膜に、第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層と接続する第１のコンタクトプラグ、及び第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層と接続する第２のコンタクトプラグを形成する工程と、保護絶縁膜の上に、第１のコンタクトプラグと直接に接続する容量下部電極を形成する工程と、容量下部電極の上に、絶縁性金属酸化物からなる容量絶縁膜を形成する工程と、容量絶縁膜の上に、周縁部が保護絶縁膜の上に位置し且つ周縁部において第２のコンタクトプラグと直接に接続する容量上部電極を形成する工程とを備えている。
【００３３】
本発明に係る半導体装置の製造方法によると、容量素子の容量上部電極と第２の電界効果型トランジスタの不純物拡散層とは、保護絶縁膜に形成された第２のコンタクトプラグにより直接に接続されており、従来のように、容量素子の上に堆積される保護絶縁膜の上に形成される配線層を介して接続されていない。従って、容量素子上の保護絶縁膜の上に形成される配線層と、容量上部電極とを接続するためのコンタクトホールを容量素子上の保護絶縁膜に形成する必要がないため、該コンタクトホールを形成するためのレジストパターンも必要がないので、該レジストパターンを酸素プラズマにより除去する際に発生する水素が容量絶縁膜に到達する事態を回避できる。また、容量素子上の保護絶縁膜の上に形成される配線層と第２の電界効果型トランジスタの不純物拡散層とを接続するためのコンタクトホールを形成する際には、容量上部電極は容量素子上の保護絶縁膜に覆われているので、該コンタクトホールを形成するために用いたレジストパターンを酸素プラズマにより除去する際に発生する水素が容量絶縁膜に到達する事態を回避できる。さらに、容量素子上の保護絶縁膜の上に形成される配線層を水素雰囲気下で熱処理しても、該配線層と容量上部電極とは接続されていないので、水素雰囲気中の水素が容量絶縁膜に到達する事態を回避できる。
【００３４】
本発明に係る半導体装置の製造方法は、容量上部電極を覆う水素バリア膜を形成する工程をさらに備えていることが好ましい。
【００３５】
このようにすると、水素原子が容量上部電極の内部を拡散して容量絶縁膜に到達して、該容量絶縁膜を構成する絶縁性金属酸化物を還元させる事態を確実に防止することができる。
【００３６】
本発明に係る半導体装置の製造方法において、容量絶縁膜を形成する工程は、容量絶縁膜を容量下部電極と同形状に形成する工程を含み、容量絶縁膜を形成する工程と容量上部電極を形成する工程との間に、容量下部電極及び容量絶縁膜の側面に絶縁性のサイドウォールを形成する工程をさらに備え、容量上部電極を形成する工程は、容量上部電極を容量絶縁膜及びサイドウォールの上に形成する工程を含むことが好ましい。
【００３７】
このようにすると、容量絶縁膜となる絶縁性金属酸化物膜は、平坦な形状を有する容量下部電極の上側部分において良好に成膜されればよいので、絶縁性金属酸化物膜の成膜が容易になる。
【００３８】
本発明に係る半導体装置の製造方法において、容量下部電極を形成する工程は、保護絶縁膜の上に複数個の容量下部電極を形成する工程を含み、容量下部電極を形成する工程と容量絶縁膜を形成する工程との間に、複数個の容量下部電極同士の間に絶縁膜を形成する工程をさらに備え、容量絶縁膜を形成する工程は、容量絶縁膜を複数個の容量下部電極及び絶縁膜の上に跨るように形成する工程を含むことが好ましい。
【００３９】
このようにすると、容量絶縁膜となる絶縁性金属酸化物膜は、平坦な形状を有する、複数個の容量下部電極及び絶縁膜の上に形成されるため、絶縁性金属酸化物膜の成膜が容易になる。
【００４０】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について図１を参照しながら説明する。
【００４１】
図１に示すように、半導体基板１００の表面部には、素子分離領域１０１と、第１及び第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５とが形成されていると共に、半導体基板１００上における一対の不純物拡散層１０５同士の間にはゲート絶縁膜１０２を介してゲート電極１０３が形成されており、該ゲート電極１０３の上面及び側面はゲート保護絶縁膜１０４により覆われている。
【００４２】
ゲート保護絶縁膜１０４の上を含む半導体基板１００の上には全面に亘って第１の保護絶縁膜１０６が堆積されており、該第１の保護絶縁膜１０６には、タングステン又はポリシリコン膜からなり、メモリセルを構成する第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第１のコンタクトプラグ１０７と、センスアンプとなる第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第２のコンタクトプラグ１０８とがそれぞれ形成されている。
【００４３】
第１の保護絶縁膜１０６の上には、チタン膜、窒化チタン膜、酸化イリジウム膜及び白金膜の積層膜からなり、第１のコンタクトプラグ１０７と接続された複数の容量下部電極１０９が形成されており、該容量下部電極１０９の上には、ビスマス層状ペロブスカイト構造を有するＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9からなり、複数の容量下部電極１０９の上に跨り且つ複数の容量下部電極１０９の外側に延びる容量絶縁膜１１０Ａが形成されている。
【００４４】
容量絶縁膜１１０Ａの上には、白金膜とチタン膜又は白金膜と窒化チタン膜の積層膜からなり、第２のコンタクトプラグ１０８と接続された容量上部電極１１１が形成されており、該容量上部電極１１１は窒化珪素膜又は窒化ホウ素膜からなる水素バリア膜１１２により覆われている。
【００４５】
以上説明した容量下部電極１０９、容量絶縁膜１１０Ａ及び容量上部電極１１１によってデータ記憶用の容量素子が構成されており、該容量素子と前述の第１の電界効果型トランジスタとによってメモリセルが構成されていると共に複数のメモリセルによってメモリセルアレイが構成されている。
【００４６】
第１の保護絶縁膜１０６の上には第２の保護絶縁膜１１３が堆積されており、これら第１の保護絶縁膜１０６及び第２の保護絶縁膜１１３には、前述の第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの他方と接続する第３のコンタクトプラグ１１４が形成されていると共に、第２の保護絶縁膜１１３の上には第３のコンタクトプラグ１１４と接続する配線層１１５が形成されている。尚、第３のコンタクトプラグ１１４及び配線層１１５は、下から順次堆積された、チタン膜、窒化チタン膜、アルミニウム膜、窒化チタン膜の積層膜又はチタン膜、窒化チタン膜、タングステン膜、チタン膜、窒化チタン、アルミニウム膜、窒化チタン膜の積層膜からなる。
【００４７】
以下、第１の実施形態に係る半導体装置の製造方法について、図２（ａ）、（ｂ）及び図３（ａ）、（ｂ）を参照しながら説明する。
【００４８】
まず、図２（ａ）に示すように、半導体基板１００の表面部に素子分離領域１０１を形成した後、半導体基板１００の上にゲート絶縁膜１０２を介してゲート電極１０３を形成する。次に、ゲート電極１０３をマスクとして低濃度の不純物をイオン注入した後、ゲート電極１０３の上面及び側面にゲート保護絶縁膜１０４を形成し、その後、ゲート電極１０３及びゲート保護絶縁膜１０４をマスクとして高濃度の不純物をイオン注入して、第１及び第２の電界効果型トランジスタのソース領域又はドレイン領域となるＬＤＤ構造を有する不純物拡散層１０５を形成する。
【００４９】
次に、半導体基板１００の上に全面に亘って第１の保護絶縁膜１０６を堆積した後、該第１の保護絶縁膜１０６にドライエッチングによりコンタクトホールを形成する。次に、ＣＶＤ法により第１の保護絶縁膜１０６の上に全面に亘って、タングステン又はポリシリコン膜からなる導電膜を堆積した後、該導電膜における第１の保護絶縁膜１０６の上に存在する部分をエッチバック又はＣＭＰ法により除去することにより、メモリセルを構成する第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第１のコンタクトプラグ１０７を形成すると共に、メモリセルアレイの周縁部に設けられセンスアンプとなる第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第２のコンタクトプラグ１０８を形成する。
【００５０】
次に、スパッタリング法により、第１の保護絶縁膜１０６の上に全面に亘って、下から順次堆積されたチタン膜、窒化チタン膜、酸化イリジウム膜及び白金膜からなる積層膜を形成した後、該積層膜をドライエッチングによりパターニングすることにより、図２（ｂ）に示すように、第１のコンタクトプラグ１０７と接続された容量下部電極１０９を形成する。
【００５１】
次に、有機金属分解法（ＭＯＤ法）、有機金属化学的気相成膜法（ＭＯＣＶＤ法）又はスパッタリング法により、容量下部電極１０９及び第１の保護絶縁膜１０６の上に全面に亘って、ビスマス層状ペロブスカイト構造を有するＳｒＢｉ2 （Ｔａ1-xＮｂx）Ｏ9 からなり１００ｎｍ〜２００ｎｍの膜厚を有する強誘電体膜を堆積した後、該強誘電体膜をパターニングすることにより、複数の容量下部電極１０９の上に跨り且つ複数の容量下部電極１０９の外側に延びる容量絶縁膜１１０Ａを形成する。
【００５２】
次に、容量絶縁膜１１０Ａ及び第１の保護膜１０６の上に全面に亘って、下から順次堆積された白金膜及びチタン膜からなる積層膜又は白金膜及び窒化チタン膜からなる積層膜を形成した後、該積層膜をドライエッチングによりパターニングすることにより、図３（ａ）に示すように、第２のコンタクトプラグ１０８と接続された容量上部電極１１１を形成する。
【００５３】
次に、ＣＶＤ法又はスパッタリング法により、容量上部電極１１１及び第１の保護絶縁膜１０６の上に全面に亘って、窒化珪素膜又は窒化ホウ素膜を堆積した後、該窒化珪素膜又は窒化ホウ素膜をドライエッチングによりパターニングすることによって、容量素子を覆う水素バリア膜１１２を形成する。
【００５４】
次に、図３（ｂ）に示すように、水素バリア膜１１２及び第１の保護絶縁膜１０６の上に全面に亘って第２の保護絶縁膜１１３を堆積する。次に、第２の保護絶縁膜１１３及び第１の保護絶縁膜１０６にコンタクトホールを形成した後、第２の保護絶縁膜１１３の上に全面に亘って、下から順次堆積された、チタン膜、窒化チタン膜、アルミニウム膜、窒化チタン膜からなる積層膜又はチタン膜、窒化チタン膜、タングステン膜、チタン膜、窒化チタン、アルミニウム膜、窒化チタン膜からなる積層膜を形成した後、該積層膜をパターニングすることにより、前述の第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの他方と接続する第３のコンタクトプラグ１１４及び該第３のコンタクトプラグ１１４と接続する配線層１１５を形成する。
【００５５】
第１の実施形態に係る半導体装置及びその製造方法によると、メモリセルを構成するデータ記憶用の容量素子の容量上部電極１１１と、第２の電界効果型トランジスタの不純物拡散層１０５とは、第１の保護絶縁膜１０６に形成された第２のコンタクトプラグ１０８により直接に接続されており、図８に示した従来例のように、第２のコンタクトプラグ２４、配線層２６及び第３のコンタクトプラグ２５を介して接続されていない。このため、容量下部電極１１１を覆う水素バリア膜１１２には開口部が形成されないので、第２又は第３のコンタクトプラグ２４、２５を形成するために用いたレジストパターンを酸素プラズマにより除去する工程において、白金の触媒反応により発生する活性水素が容量上部電極１１１を拡散して容量絶縁膜１１０Ａに到達する事態、及び、第２の保護絶縁膜１１３の上に形成された配線層１１５に対して水素雰囲気下でアニール処理を行なう工程において、水素原子が容量上部電極１１１を拡散して容量絶縁膜１１０Ａに到達する事態を回避できる。従って、容量絶縁膜１１０Ａを構成する絶縁性金属酸化物が水素により還元されないので、容量素子の特性が向上する。
【００５６】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について図４を参照しながら説明する。
【００５７】
図４に示すように、第１の実施形態と同様、半導体基板１００の表面部には、素子分離領域１０１と、第１及び第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５とが形成されていると共に、半導体基板１００上における一対の不純物拡散層１０５同士の間にはゲート絶縁膜１０２を介してゲート電極１０３が形成されており、該ゲート電極１０３の上面及び側面はゲート保護絶縁膜１０４により覆われている。
【００５８】
また、第１の実施形態と同様、ゲート保護絶縁膜１０４の上を含む半導体基板１００の上には第１の保護絶縁膜１０６が堆積されており、該第１の保護絶縁膜１０６には、タングステン又はポリシリコン膜からなり、メモリセルを構成する第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第１のコンタクトプラグ１０７と、メモリセルアレイの周縁部に設けられセンスアンプとなる第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第２のコンタクトプラグ１０８とがそれぞれ形成されている。
【００５９】
第１の保護絶縁膜１０６の上には、チタン膜、窒化チタン膜、酸化イリジウム膜及び白金膜の積層膜からなり、第１のコンタクトプラグ１０７と接続された容量下部電極１０９が形成されており、該容量下部電極１０９の上には、ビスマス層状ペロブスカイト構造を有するＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9からなり、容量下部電極１０９と同形状の容量絶縁膜１１０Ｂが形成されている。また、容量下部電極１０９及び容量絶縁膜１１０Ｂの側面は酸化珪素膜からなるサイドウォール１１６により覆われている。
【００６０】
容量絶縁膜１１０Ｂの上には、白金膜とチタン膜又は白金膜と窒化チタン膜の積層膜からなり、複数の容量下部電極１０９及び容量絶縁膜１１０Ｂに跨り且つ複数の容量下部電極１０９及び容量絶縁膜１１０Ｂの外側に延びると共に第２のコンタクトプラグ１０８と接続された容量上部電極１１１が形成されており、該容量上部電極１１１は窒化珪素膜又は窒化ホウ素膜からなる水素バリア膜１１２により覆われている。
【００６１】
以上説明した容量下部電極１０９、容量絶縁膜１１０Ｂ及び容量上部電極１１１によってデータ記憶用の容量素子が構成されており、該容量素子と前述の第１の電界効果型トランジスタとによってメモリセルが構成されていると共に複数のメモリセルによってメモリセルアレイが構成されている。
【００６２】
第１の実施形態と同様、第１の保護絶縁膜１０６の上には第２の保護絶縁膜１１３が堆積されており、これら第１の保護絶縁膜１０６及び第２の保護絶縁膜１１３には、前述の第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの他方と接続する第３のコンタクトプラグ１１４が形成されていると共に、第２の保護絶縁膜１１３の上には第３のコンタクトプラグ１１４と接続する配線層１１５が形成されている。尚、第３のコンタクトプラグ１１４及び配線層１１５は、下から順次堆積された、チタン膜、窒化チタン膜、アルミニウム膜、窒化チタン膜の積層膜又はチタン膜、窒化チタン膜、タングステン膜、チタン膜、窒化チタン、アルミニウム膜、窒化チタン膜の積層膜からなる。
【００６３】
以下、第２の実施形態に係る半導体装置の製造方法について、図５（ａ）、（ｂ）を参照しながら説明する。
【００６４】
まず、図５（ａ）に示すように、第１の実施形態と同様、半導体基板１００の表面部に素子分離領域１０１を形成した後、半導体基板１００の上にゲート絶縁膜１０２を介してゲート電極１０３及びゲート保護絶縁膜１０４を形成し、その後、第１及び第２の電界効果型トランジスタのソース領域又はドレイン領域となるＬＤＤ構造を有する不純物拡散層１０５を形成する。次に、半導体基板１００の上に全面に亘って第１の保護絶縁膜１０６を堆積した後、該第１の保護絶縁膜１０６に、メモリセルを構成する第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第１のコンタクトプラグ１０７を形成すると共に、センスアンプとなる第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第２のコンタクトプラグ１０８を形成する。
【００６５】
次に、スパッタリング法により、第１の保護絶縁膜１０６の上に全面に亘って、下から順次堆積されたチタン膜、窒化チタン膜、酸化イリジウム膜及び白金膜からなる積層膜を形成した後、該積層膜の上に、有機金属分解法、有機金属化学的気相成膜法又はスパッタリング法により、ビスマス層状ペロブスカイト構造を有するＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9からなり１００ｎｍ〜２００ｎｍの膜厚を有する強誘電体膜を堆積し、その後、積層膜及び強誘電体膜をドライエッチングによりパターニングして、積層膜からなる容量下部電極１０９及び強誘電体膜からなる容量絶縁膜１１０Ｂを形成する。
【００６６】
次に、容量下部電極１０９及び容量絶縁膜１１０Ｂの上に全面に亘って３００ｎｍの膜厚を有する酸化珪素膜１０８を堆積した後、該酸化珪素膜１０８に対して異方性ドライエッチングを行なうことにより、図５（ｂ）に示すように、容量下部電極１０９及び容量絶縁膜１１０Ｂの側面にサイドウォール１１６を形成する。
【００６７】
次に、第１の実施形態と同様、容量絶縁膜１１０Ｂ及び第１の保護膜１０６の上に、下から順次堆積された白金膜及びチタン膜からなる積層膜又は白金膜及び窒化チタン膜からなる積層膜を形成した後、該積層膜をドライエッチングによりパターニングすることにより、第２のコンタクトプラグ１０８と接続された容量上部電極１１１（図４を参照）を形成し、その後、容量上部電極１１１を覆う水素バリア膜１１２（図４を参照）を形成する。
【００６８】
次に、水素バリア膜１１２及び第１の保護絶縁膜１０６の上に第２の保護絶縁膜１１３を堆積した後、該第２の保護絶縁膜１１３及び第１の保護絶縁膜１０６に、前述の第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの他方と接続する第３のコンタクトプラグ１１４（図４を参照）を形成すると共に、第２の保護絶縁膜１１３の上に、第３のコンタクトプラグ１１４と接続する配線層１１５（図４を参照）を形成する。
【００６９】
第２の実施形態に係る半導体装置及びその製造方法によると、メモリセルを構成するデータ記憶用の容量素子の容量上部電極１１１と、第２の電界効果型トランジスタの不純物拡散層１０５とは、第１の保護絶縁膜１０６に形成された第２のコンタクトプラグ１０８により直接に接続されているため、容量下部電極１１１を覆う水素バリア膜１１２には開口部が形成されないので、白金の触媒反応により発生する活性水素及び配線層１１５をアニールする水素雰囲気中の水素原子が容量上部電極１１１を拡散して容量絶縁膜１１０Ａに到達する事態を回避できる。従って、容量絶縁膜１１０Ａが水素により還元させないので、容量素子の特性が向上する。
【００７０】
特に、第２の実施形態によると、容量絶縁膜１１０Ｂとなる強誘電体膜を容量下部電極１０９となる積層膜の上に堆積するため、つまり強誘電体膜を平坦な積層膜の上に堆積するため、強誘電体膜の成膜が容易になる。
【００７１】
また、容量下部電極１０９及び容量絶縁膜１１０Ｂの側面にサイドウォール１１６を形成した後、容量上部電極１１１となる積層膜を堆積するため、容量下部電極１０９同士が導通することはない。
【００７２】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について図６を参照しながら説明する。
【００７３】
図６に示すように、第１の実施形態と同様、半導体基板１００の表面部には、素子分離領域１０１と、第１及び第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５が形成されていると共に、半導体基板１００上における一対の不純物拡散層１０５同士の間にはゲート絶縁膜１０２を介してゲート電極１０３が形成されており、該ゲート電極１０３の上面及び側面はゲート保護絶縁膜１０４により覆われている。
【００７４】
また、第１の実施形態と同様、ゲート保護絶縁膜１０４の上を含む半導体基板１００の上には第１の保護絶縁膜１０６が堆積されており、該第１の保護絶縁膜１０６には、タングステン又はポリシリコン膜からなり、メモリセルを構成する第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第１のコンタクトプラグ１０７と、メモリセルアレイの周縁部に設けられセンスアンプとなる第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第２のコンタクトプラグ１０８とがそれぞれ形成されている。
【００７５】
第１の保護絶縁膜１０６の上には、チタン膜、窒化チタン膜、酸化イリジウム膜及び白金膜の積層膜からなり、第１のコンタクトプラグ１０７と接続された容量下部電極１０９が形成されており、第１の保護絶縁膜１０６の上における容量下部電極１０９同士の間には、酸化珪素膜からなる絶縁膜１１７が形成されている。
【００７６】
複数の容量下部電極１０９及び絶縁膜１１７の上には、ビスマス層状ペロブスカイト構造を有するＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9からなり、複数の容量下部電極１０９の上に跨り且つ複数の容量下部電極１０９の外側に延びる容量絶縁膜１１０Ｃが形成されている。
【００７７】
容量絶縁膜１１０Ｃの上には、白金膜とチタン膜又は白金膜と窒化チタン膜の積層膜からなり、容量絶縁膜１１０Ｃの外側に延びると共に第２のコンタクトプラグ１０８と接続された容量上部電極１１１が形成されており、該容量上部電極１１１は窒化珪素膜又は窒化ホウ素膜からなる水素バリア膜１１２により覆われている。
【００７８】
以上説明した容量下部電極１０９、容量絶縁膜１１０Ｃ及び容量上部電極１１１によってデータ記憶用の容量素子が構成されており、該容量素子と前述の第１の電界効果型トランジスタとによってメモリセルが構成されていると共に複数のメモリセルによってメモリセルアレイが構成されている。
【００７９】
第１の実施形態と同様、第１の保護絶縁膜１０６の上には第２の保護絶縁膜１１３が堆積されており、これら第１の保護絶縁膜１０６及び第２の保護絶縁膜１１３には、前述の第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの他方と接続する第３のコンタクトプラグ１１４が形成されていると共に、第２の保護絶縁膜１１３の上には第３のコンタクトプラグ１１４と接続する配線層１１５が形成されている。尚、第３のコンタクトプラグ１１４及び配線層１１５は、下から順次堆積された、チタン膜、窒化チタン膜、アルミニウム膜、窒化チタン膜の積層膜又はチタン膜、窒化チタン膜、タングステン膜、チタン膜、窒化チタン、アルミニウム膜、窒化チタン膜の積層膜からなる。
【００８０】
以下、第３の実施形態に係る半導体装置の製造方法について、図７（ａ）、（ｂ）を参照しながら説明する。
【００８１】
まず、図７（ａ）に示すように、第１の実施形態と同様、半導体基板１００の表面部に素子分離領域１０１を形成した後、半導体基板１００の上にゲート絶縁膜１０２を介してゲート電極１０３及びゲート保護絶縁膜１０４を形成し、その後、第１及び第２の電界効果型トランジスタのソース領域又はドレイン領域となるＬＤＤ構造を有する不純物拡散層１０５を形成する。次に、半導体基板１００の上に全面に亘って第１の保護絶縁膜１０６を堆積した後、該第１の保護絶縁膜１０６に、メモリセルを構成する第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第１のコンタクトプラグ１０７を形成すると共に、センスアンプとなる第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第２のコンタクトプラグ１０８を形成する。
【００８２】
次に、スパッタリング法により、第１の保護絶縁膜１０６の上に全面に亘って、下から順次堆積されたチタン膜、窒化チタン膜、酸化イリジウム膜及び白金膜からなる積層膜を形成した後、該積層膜をドライエッチングによりパターニングすることにより、容量下部電極１０９を形成する。
【００８３】
次に、容量下部電極１０９の上に全面に亘って３００ｎｍの膜厚を有する酸化珪素膜１１７Ａを堆積した後、酸化珪素膜１１７Ａに対してＣＭＰ法を行なって、酸化珪素膜１１７Ａにおける容量下部電極１０９の上に存在する部分を除去することにより、図７（ｂ）に示すように、第１の保護絶縁膜１０６の上における容量下部電極１０９同士の間に、酸化珪素膜１１７Ａからなる絶縁膜１１７を形成する。
【００８４】
次に、有機金属分解法、有機金属化学的気相成膜法又はスパッタリング法により、複数の容量下部電極１０９及び絶縁膜１１７の上に、ビスマス層状ペロブスカイト構造を有するＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9からなり１００ｎｍ〜２００ｎｍの膜厚を有する強誘電体膜を堆積した後、該強誘電体膜をドライエッチングによりパターニングすることにより、複数の容量下部電極１０９の上に跨り且つ複数の容量下部電極１０９の外側に延びる容量絶縁膜１１０Ｃを形成する。
【００８５】
次に、第１の実施形態と同様、容量絶縁膜１１０Ｃ及び第１の保護膜１０６の上に、下から順次堆積された白金膜及びチタン膜からなる積層膜又は白金膜及び窒化チタン膜からなる積層膜を形成した後、該積層膜をドライエッチングによりパターニングすることにより、第２のコンタクトプラグ１０８と接続された容量上部電極１１１（図６を参照）を形成し、その後、容量上部電極１１１を覆う水素バリア膜１１２（図６を参照）を形成する。
【００８６】
次に、水素バリア膜１１２及び第１の保護絶縁膜１０６の上に第２の保護絶縁膜１１３を堆積した後、該第２の保護絶縁膜１１３及び第１の保護絶縁膜１０６に、前述の第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの他方と接続する第３のコンタクトプラグ１１４（図６を参照）を形成すると共に、第２の保護絶縁膜１１３の上に、第３のコンタクトプラグ１１４と接続する配線層１１５（図６を参照）を形成する。
【００８７】
第３の実施形態に係る半導体装置及びその製造方法によると、メモリセルを構成するデータ記憶用の容量素子の容量上部電極１１１と、第２の電界効果型トランジスタの不純物拡散層１０５とは、第１の保護絶縁膜１０６に形成された第２のコンタクトプラグ１０８により直接に接続されているため、容量下部電極１１１を覆う水素バリア膜１１２には開口部が形成されないので、白金の触媒反応により発生する活性水素及び配線層１１５をアニールする水素雰囲気中の水素原子が容量上部電極１１１を拡散して容量絶縁膜１１０Ａに到達する事態を回避できる。従って、容量絶縁膜１１０Ａが水素により還元させないので、容量素子の特性が向上する。
【００８８】
特に、第３の実施形態によると、容量絶縁膜１１０Ｃとなる強誘電体膜を、表面が平坦化されている複数の容量下部電極１０９及び絶縁膜１１７の上に堆積するため、強誘電体膜の成膜が容易になる。
【００８９】
尚、第１〜第３の実施形態においては、容量絶縁膜１１０Ａ、１１０Ｂ、１１０ＣをＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9により形成したが、これに代えて、他の組成を有するビスマス層状ペロブスカイト構造を有する強誘電体膜により形成してもよいし、チタン酸ジルコン鉛、チタン酸ストロンチウムバリウム又は５酸化タンタル等の高誘電率膜により形成してもよい。
【００９０】
また、第１〜第３の実施形態においては、容量上部電極１１１は、下から順に堆積された白金膜及びチタン膜からなる積層膜、又は白金膜及び窒化チタン膜からなる積層膜により形成したが、これに限られず、白金膜、イリジウム膜、ルテニウム膜、ロジウム膜又はこれらの積層膜を含んでおればよい。
【００９１】
また、第１〜第３の実施形態においては、容量下部電極１０９は、下から順に堆積されたチタン膜、窒化チタン膜、酸化イリジウム膜、白金膜からなる積層膜により形成したが、これに限られず、白金膜、イリジウム膜、ルテニウム膜、ロジウム膜又はこれらの積層膜を含んでおればよい。
【００９２】
【発明の効果】
本発明に係る半導体装置及びその製造方法によると、レジストパターンを酸素プラズマにより除去する際に発生する水素が容量絶縁膜に到達する事態が回避できると共に、容量素子上の保護絶縁膜の上に形成される配線層を水素雰囲気下で熱処理しても、水素雰囲気中の水素が容量絶縁膜に到達する事態を回避できるため、容量絶縁膜を構成する絶縁性金属酸化物の還元を防止できるので、容量素子の特性が向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の断面図である。
【図２】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の第２の実施形態に係る半導体装置の断面図である。
【図５】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の第３の実施形態に係る半導体装置の断面図である。
【図７】（ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】従来の半導体装置の断面図である。
【図９】（ａ）、（ｂ）は従来の半導体装置の製造方法の一工程を示す断面図である。
【図１０】（ａ）〜（ｃ）は従来の半導体装置及びその製造方法の問題点を説明する断面図である。
【図１１】従来の半導体装置及びその製造方法の問題点を説明する断面図である。
【符号の説明】
１００ 半導体基板
１０１ 素子分離領域
１０２ ゲート絶縁膜
１０３ ゲート電極
１０４ ゲート保護絶縁膜
１０５ 不純物拡散層
１０６ 第１の保護絶縁膜
１０７ 第１のコンタクトプラグ
１０８ 第２のコンタクトプラグ
１０９ 容量下部電極
１１０Ａ、１１０Ｂ、１１０Ｃ 容量絶縁膜
１１１ 容量上部電極
１１２ 水素バリア膜
１１３ 第２の保護絶縁膜
１１４ 第３のコンタクトプラグ
１１５ 配線層
１１６ サイドウォール
１１７ 絶縁膜
１１７Ａ 酸化珪素膜
Claims (12)
- 第１の電界効果型トランジスタ及び第２の電界効果型トランジスタが形成されている半導体基板上に堆積された第１の保護絶縁膜と、
前記第１の保護絶縁膜の上に下から順次形成された、容量下部電極、絶縁性金属酸化物からなる容量絶縁膜及び容量上部電極により構成される容量素子と、
前記第１の保護絶縁膜に形成され、前記第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層と前記容量下部電極とを直接に接続する第１のコンタクトプラグと、
前記第１の保護絶縁膜に形成され、前記第２の電界効果型トランジスタのソース領域及びドレイン領域の一方となる第１の不純物拡散層と前記容量上部電極とを接続する第２のコンタクトプラグと、
少なくとも前記容量素子の上部から前記第２のコンタクトプラグの上部にかけての領域を覆うと共に前記容量上部電極を完全に覆う水素バリア膜と、
前記第１の保護絶縁膜と前記水素バリア膜との上に形成された第２の保護絶縁膜と、
前記第２の保護絶縁膜の上に形成され、前記第２の電界効果型トランジスタのソース領域及びドレイン領域の他方となる第２の不純物拡散層と電気的に接続される配線層とを備えていることを特徴とする半導体装置。 - 前記第２の電界効果型トランジスタの前記第１の不純物拡散層と前記容量上部電極とは、前記第２のコンタクトプラグによって直接に接続されていることを特徴とする請求項１に記載の半導体装置。
- 前記容量絶縁膜は前記容量下部電極と同形状に形成されており、
前記容量下部電極及び容量絶縁膜の側面に形成された絶縁性のサイドウォールをさらに備え、
前記容量上部電極は、前記容量絶縁膜及びサイドウォールの上に形成されていることを特徴とする請求項１に記載の半導体装置。 - 前記サイドウォールは酸化珪素からなることを特徴とする請求項３に記載の半導体装置。
- 前記容量下部電極は前記第１の保護絶縁膜の上に複数個形成されており、
前記複数個の容量下部電極同士の間に形成された絶縁膜をさらに備え、
前記容量絶縁膜は前記複数個の容量下部電極及び前記第１の保護絶縁膜の上に跨るように形成されていることを特徴とする請求項１に記載の半導体装置。 - 前記絶縁膜は酸化珪素からなることを特徴とする請求項５に記載の半導体装置。
- 前記第１のコンタクトプラグ及び第２のコンタクトプラグは、ポリシリコン又はタングステンからなることを特徴とする請求項１に記載の半導体装置。
- 前記容量絶縁膜は、ビスマス層状ペロブスカイト構造を有する強誘電体、チタン酸ジルコン鉛、チタン酸ストロンチウムバリウム又は５酸化タンタルからなることを特徴とする請求項１に記載の半導体装置。
- 第１の電界効果型トランジスタ及び第２の電界効果型トランジスタが形成されている半導体基板上に第１の保護絶縁膜を堆積する工程と、
前記第１の保護絶縁膜に、前記第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層と接続する第１のコンタクトプラグ、並びに前記第２の電界効果型トランジスタのソース領域及びドレイン領域の一方となる第１の不純物拡散層と接続する第２のコンタクトプラグを形成する工程と、
前記第１の保護絶縁膜の上に、前記第１のコンタクトプラグと直接に接続する容量下部電極を形成する工程と、
前記容量下部電極の上に、絶縁性金属酸化物からなる容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に、周縁部が前記第１の保護絶縁膜の上に位置し且つ前記周縁部において前記第２のコンタクトプラグと接続する容量上部電極を形成する工程と、
少なくとも前記容量素子の上部から前記第２のコンタクトプラグの上部にかけての領域を覆うと共に前記容量上部電極を完全に覆う水素バリア膜を形成する工程と、
前記第１の保護絶縁膜と前記水素バリア膜との上に第２の保護絶縁膜を形成する工程と、
前記第２の保護絶縁膜の上に、前記第２のコンタクトプラグを介して、前記第２の電界効果型トランジスタのソース領域及びドレイン領域の他方となる第２の不純物拡散層と電気的に接続される配線層を形成する工程とを備えていることを特徴とする半導体装置の製造方法。 - 前記第２のコンタクトプラグと前記容量上部電極とは直接に接続されていることを特徴とする請求項９に記載の半導体装置の製造方法。
- 前記容量絶縁膜を形成する工程は、前記容量絶縁膜を前記容量下部電極と同形状に形成する工程を含み、
前記容量絶縁膜を形成する工程と前記容量上部電極を形成する工程との間に、
前記容量下部電極及び容量絶縁膜の側面に絶縁性のサイドウォールを形成する工程をさらに備え、
前記容量上部電極を形成する工程は、前記容量上部電極を前記容量絶縁膜及びサイドウォールの上に形成する工程を含むことを特徴とする請求項９に記載の半導体装置の製造方法。 - 前記容量下部電極を形成する工程は、前記第１の保護絶縁膜の上に複数個の容量下部電極を形成する工程を含み、
前記容量下部電極を形成する工程と前記容量絶縁膜を形成する工程との間に、前記複数個の容量下部電極同士の間に絶縁膜を形成する工程をさらに備え、
前記容量絶縁膜を形成する工程は、前記容量絶縁膜を前記複数個の容量下部電極及び絶縁膜の上に跨るように形成する工程を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000152324A JP3759859B2 (ja) | 1999-05-26 | 2000-05-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14610399 | 1999-05-26 | ||
| JP11-146103 | 1999-05-26 | ||
| JP2000152324A JP3759859B2 (ja) | 1999-05-26 | 2000-05-24 | 半導体装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005169556A Division JP2005277443A (ja) | 1999-05-26 | 2005-06-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001044376A JP2001044376A (ja) | 2001-02-16 |
| JP3759859B2 true JP3759859B2 (ja) | 2006-03-29 |
Family
ID=15400225
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000152324A Expired - Lifetime JP3759859B2 (ja) | 1999-05-26 | 2000-05-24 | 半導体装置およびその製造方法 |
| JP2005169556A Pending JP2005277443A (ja) | 1999-05-26 | 2005-06-09 | 半導体装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005169556A Pending JP2005277443A (ja) | 1999-05-26 | 2005-06-09 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (5) | US6441420B1 (ja) |
| EP (1) | EP1056128A3 (ja) |
| JP (2) | JP3759859B2 (ja) |
| KR (1) | KR100522211B1 (ja) |
| CN (1) | CN1170316C (ja) |
| TW (1) | TW454330B (ja) |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6958508B2 (en) * | 2000-10-17 | 2005-10-25 | Matsushita Electric Industrial Co., Ltd. | Ferroelectric memory having ferroelectric capacitor insulative film |
| JP4829678B2 (ja) * | 2000-10-17 | 2011-12-07 | パナソニック株式会社 | 強誘電体メモリ及びその製造方法 |
| JP3833887B2 (ja) * | 2000-10-30 | 2006-10-18 | 株式会社東芝 | 強誘電体メモリ及びその製造方法 |
| KR100395766B1 (ko) * | 2001-02-12 | 2003-08-25 | 삼성전자주식회사 | 강유전체 기억 소자 및 그 형성 방법 |
| KR20020082549A (ko) * | 2001-04-24 | 2002-10-31 | 주식회사 하이닉스반도체 | 고용량 엠아이엠 캐패시터 제조방법 |
| US6730951B2 (en) | 2001-06-25 | 2004-05-04 | Matsushita Electric Industrial Co., Ltd. | Capacitor, semiconductor memory device, and method for manufacturing the same |
| US6717198B2 (en) * | 2001-09-27 | 2004-04-06 | Matsushita Electric Industrial Co., Ltd. | Ferroelectric memory |
| JP4368085B2 (ja) | 2002-01-08 | 2009-11-18 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100450669B1 (ko) * | 2002-01-30 | 2004-10-01 | 삼성전자주식회사 | 산소 침투 경로 및 캡슐화 장벽막을 구비하는 강유전체메모리 소자 및 그 제조 방법 |
| JP2004146772A (ja) | 2002-03-18 | 2004-05-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US20030183868A1 (en) * | 2002-04-02 | 2003-10-02 | Peter Fricke | Memory structures |
| JP4316188B2 (ja) | 2002-05-29 | 2009-08-19 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP4507532B2 (ja) * | 2002-08-27 | 2010-07-21 | 日亜化学工業株式会社 | 窒化物半導体素子 |
| US7229875B2 (en) * | 2002-10-17 | 2007-06-12 | Samsung Electronics Co., Ltd. | Integrated circuit capacitor structure |
| KR100480641B1 (ko) * | 2002-10-17 | 2005-03-31 | 삼성전자주식회사 | 고 커패시턴스를 지니는 금속-절연체-금속 커패시터, 이를구비하는 집적회로 칩 및 이의 제조 방법 |
| US7297558B2 (en) | 2003-04-03 | 2007-11-20 | Fujitsu Limited | Method of manufacturing semiconductor device |
| US6913965B2 (en) * | 2003-06-12 | 2005-07-05 | International Busniess Machines Corporation | Non-Continuous encapsulation layer for MIM capacitor |
| TWI228807B (en) * | 2003-07-01 | 2005-03-01 | Advanced Semiconductor Eng | Wafer level passive component |
| KR20050033672A (ko) * | 2003-10-07 | 2005-04-13 | 삼성전자주식회사 | 커패시터-언더-비트라인 구조의 반도체 장치 및 이의 제조방법 |
| JP4316358B2 (ja) * | 2003-11-27 | 2009-08-19 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| JP3810411B2 (ja) * | 2004-01-23 | 2006-08-16 | Ｎｅｃエレクトロニクス株式会社 | 集積回路装置 |
| JP4541717B2 (ja) * | 2004-02-09 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 集積回路装置及びその製造方法 |
| JP3935475B2 (ja) | 2004-03-18 | 2007-06-20 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| TWI261273B (en) * | 2004-04-26 | 2006-09-01 | Tdk Corp | Composition for thin film capacitive device, insulating film with high dielectric constant, thin film capacitive device, thin-film laminated capacitor and process for producing thin film capacitive device |
| US6906908B1 (en) | 2004-05-20 | 2005-06-14 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP4025316B2 (ja) | 2004-06-09 | 2007-12-19 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2006302987A (ja) * | 2005-04-18 | 2006-11-02 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| KR100735521B1 (ko) * | 2005-10-19 | 2007-07-04 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| JP2007150025A (ja) * | 2005-11-29 | 2007-06-14 | Seiko Epson Corp | 強誘電体メモリの製造方法 |
| DE602007008841D1 (de) * | 2006-02-10 | 2010-10-14 | Nxp Bv | Halbleiterbauelement und verfahren zu seiner herstellung |
| JP4557903B2 (ja) * | 2006-02-10 | 2010-10-06 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP4780616B2 (ja) | 2006-04-25 | 2011-09-28 | パナソニック株式会社 | 半導体記憶装置 |
| JP2008108761A (ja) | 2006-10-23 | 2008-05-08 | Elpida Memory Inc | ダイナミックランダムアクセスメモリの製造方法 |
| KR100823168B1 (ko) * | 2007-01-08 | 2008-04-18 | 삼성전자주식회사 | 강유전체 메모리 장치 및 그 형성 방법 |
| US7592273B2 (en) * | 2007-04-19 | 2009-09-22 | Freescale Semiconductor, Inc. | Semiconductor device with hydrogen barrier and method therefor |
| JP5292878B2 (ja) * | 2008-03-26 | 2013-09-18 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP4575999B2 (ja) | 2008-06-10 | 2010-11-04 | パナソニック株式会社 | 半導体装置、半導体装置の製造方法、半導体チップおよびシステム |
| US20100224960A1 (en) * | 2009-03-04 | 2010-09-09 | Kevin John Fischer | Embedded capacitor device and methods of fabrication |
| JP5327139B2 (ja) * | 2010-05-31 | 2013-10-30 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP6336826B2 (ja) * | 2014-06-04 | 2018-06-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276344A (en) * | 1990-04-27 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor having impurity regions of different depths and manufacturing method thereof |
| JPH04298030A (ja) * | 1991-03-27 | 1992-10-21 | Sony Corp | メタルプラグの形成方法 |
| JP3197064B2 (ja) | 1992-07-17 | 2001-08-13 | 株式会社東芝 | 半導体記憶装置 |
| JPH0685193A (ja) | 1992-09-07 | 1994-03-25 | Nec Corp | 半導体装置 |
| JP3212194B2 (ja) | 1992-09-11 | 2001-09-25 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3161836B2 (ja) * | 1992-10-19 | 2001-04-25 | シャープ株式会社 | 半導体記憶装置 |
| JPH0783061B2 (ja) * | 1993-01-05 | 1995-09-06 | 日本電気株式会社 | 半導体装置 |
| US5335138A (en) * | 1993-02-12 | 1994-08-02 | Micron Semiconductor, Inc. | High dielectric constant capacitor and method of manufacture |
| JPH0794600A (ja) | 1993-06-29 | 1995-04-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5644151A (en) * | 1994-05-27 | 1997-07-01 | Nippon Steel Corporation | Semiconductor memory device and method for fabricating the same |
| US5563762A (en) * | 1994-11-28 | 1996-10-08 | Northern Telecom Limited | Capacitor for an integrated circuit and method of formation thereof, and a method of adding on-chip capacitors to an integrated circuit |
| US5567636A (en) * | 1995-02-27 | 1996-10-22 | Motorola Inc. | Process for forming a nonvolatile random access memory array |
| JP3417167B2 (ja) * | 1995-09-29 | 2003-06-16 | ソニー株式会社 | 半導体メモリ素子のキャパシタ構造及びその形成方法 |
| US5843830A (en) * | 1996-06-26 | 1998-12-01 | Micron Technology, Inc. | Capacitor, and methods for forming a capacitor |
| US5880991A (en) * | 1997-04-14 | 1999-03-09 | International Business Machines Corporation | Structure for low cost mixed memory integration, new NVRAM structure, and process for forming the mixed memory and NVRAM structure |
| JPH10340871A (ja) | 1997-06-06 | 1998-12-22 | Toshiba Corp | 研磨方法及び半導体装置の製造方法 |
| JPH118355A (ja) | 1997-06-16 | 1999-01-12 | Nec Corp | 強誘電体メモリ |
| JP3090198B2 (ja) | 1997-08-21 | 2000-09-18 | 日本電気株式会社 | 半導体装置の構造およびその製造方法 |
| JPH11126881A (ja) | 1997-10-23 | 1999-05-11 | Hitachi Ltd | 高強誘電体薄膜コンデンサを有する半導体装置及びその製造方法 |
| JP3098474B2 (ja) * | 1997-10-31 | 2000-10-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6509601B1 (en) * | 1998-07-31 | 2003-01-21 | Samsung Electronics Co., Ltd. | Semiconductor memory device having capacitor protection layer and method for manufacturing the same |
| US6249014B1 (en) | 1998-10-01 | 2001-06-19 | Ramtron International Corporation | Hydrogen barrier encapsulation techniques for the control of hydrogen induced degradation of ferroelectric capacitors in conjunction with multilevel metal processing for non-volatile integrated circuit memory devices |
| US6121648A (en) * | 1999-03-31 | 2000-09-19 | Radiant Technologies, Inc | Ferroelectric based memory devices utilizing hydrogen getters and recovery annealing |
| US6242299B1 (en) * | 1999-04-01 | 2001-06-05 | Ramtron International Corporation | Barrier layer to protect a ferroelectric capacitor after contact has been made to the capacitor electrode |
-
2000
- 2000-05-16 TW TW089109360A patent/TW454330B/zh not_active IP Right Cessation
- 2000-05-19 CN CNB001062514A patent/CN1170316C/zh not_active Expired - Fee Related
- 2000-05-24 JP JP2000152324A patent/JP3759859B2/ja not_active Expired - Lifetime
- 2000-05-24 US US09/576,971 patent/US6441420B1/en not_active Ceased
- 2000-05-25 EP EP00111276A patent/EP1056128A3/en not_active Withdrawn
- 2000-05-26 KR KR10-2000-0028573A patent/KR100522211B1/ko not_active IP Right Cessation
-
2002
- 2002-06-10 US US10/164,409 patent/US6756282B2/en not_active Expired - Lifetime
-
2004
- 2004-04-22 US US10/829,476 patent/USRE41625E1/en not_active Expired - Lifetime
- 2004-06-22 US US10/872,561 patent/US20040229429A1/en not_active Abandoned
-
2005
- 2005-06-09 JP JP2005169556A patent/JP2005277443A/ja active Pending
- 2005-11-10 US US11/270,615 patent/US7531863B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100522211B1 (ko) | 2005-10-14 |
| US6441420B1 (en) | 2002-08-27 |
| JP2001044376A (ja) | 2001-02-16 |
| CN1170316C (zh) | 2004-10-06 |
| CN1275808A (zh) | 2000-12-06 |
| US7531863B2 (en) | 2009-05-12 |
| US20060065918A1 (en) | 2006-03-30 |
| EP1056128A2 (en) | 2000-11-29 |
| USRE41625E1 (en) | 2010-09-07 |
| US6756282B2 (en) | 2004-06-29 |
| EP1056128A3 (en) | 2003-12-03 |
| TW454330B (en) | 2001-09-11 |
| US20020149045A1 (en) | 2002-10-17 |
| US20040229429A1 (en) | 2004-11-18 |
| JP2005277443A (ja) | 2005-10-06 |
| KR20010020905A (ko) | 2001-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3759859B2 (ja) | 半導体装置およびその製造方法 | |
| US6730951B2 (en) | Capacitor, semiconductor memory device, and method for manufacturing the same | |
| US7064365B2 (en) | Ferroelectric capacitors including a seed conductive film | |
| JP3681632B2 (ja) | 半導体装置及びその製造方法 | |
| KR100870361B1 (ko) | 강유전체 메모리 및 그 제조방법 | |
| US6605835B2 (en) | Ferroelectric memory and its method of fabrication | |
| JPH1168041A (ja) | 半導体装置の構造およびその製造方法 | |
| JP3657925B2 (ja) | 半導体装置及びその製造方法 | |
| JP4280006B2 (ja) | 半導体装置 | |
| US20040108536A1 (en) | Semiconductor devices having capacitors of metal-insulator-metal structure with coextensive oxidation barrier pattern and lower electrode bottom and methods of forming the same | |
| JP3643091B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US20050205910A1 (en) | Semiconductor device having ferroelectric memory and manufacturing method of the semiconductor device | |
| JP2005057103A (ja) | 半導体装置及びその製造方法 | |
| JP2002076298A (ja) | 半導体記憶装置およびその製造方法 | |
| KR20010062806A (ko) | 구조화된 금속 산화물 함유 층의 제조 방법 | |
| US7052951B2 (en) | Ferroelectric memory devices with enhanced ferroelectric properties and methods for fabricating such memory devices | |
| JP2002190580A (ja) | 半導体装置およびその製造方法 | |
| US20080087926A1 (en) | Ferroelectric random access memory and methods of fabricating the same | |
| JP3964798B2 (ja) | 誘電体メモリ及びその製造方法 | |
| KR20030019273A (ko) | 반도체 집적 회로 장치 및 그 제조방법 | |
| JP2005026345A (ja) | 強誘電体キャパシタ、強誘電体キャパシタを具える半導体装置、強誘電体キャパシタの製造方法及び半導体装置の製造方法 | |
| JP4002882B2 (ja) | 容量素子、半導体記憶装置及びその製造方法 | |
| JP2006253194A (ja) | 半導体装置およびその製造方法 | |
| JP3967315B2 (ja) | 容量素子、半導体記憶装置及びその製造方法 | |
| KR20010020999A (ko) | 반도체장치 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040525 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040726 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050426 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050608 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051220 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060105 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3759859 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090113 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100113 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110113 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110113 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120113 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130113 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130113 Year of fee payment: 7 |
|
| EXPY | Cancellation because of completion of term |