JP3833887B2 - 強誘電体メモリ及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリに係わり、特に微細，高集積のラダー構造を有する強誘電体メモリ及びその製造方法に関する。
【０００２】
【従来の技術】
近年、強誘電体薄膜を利用した不揮発性メモリである強誘電体メモリの開発が進んでいる。強誘電体メモリの基本的な構造は、ＤＲＡＭのキャパシタ部分の絶縁膜を強誘電体で置き換えたもので、以下のような特徴を持ち次世代メモリとして期待されている。
【０００３】
(1) 書き込み，消去が高速であり、セルを小型化することでＤＲＡＭなみの１００ｎｓ以下の書き込み時間が可能である。
(2) 書き換え可能回数が大きく、強誘電体材料（ＰＺＴ，ＳＢＴなど）、電極材料（Ｐｔ，ＩｒＯx ，ＲｕＯx ，ＳｒＲｕＯ3 など）を工夫することで１０12回以上が可能である。
【０００４】
(3) 高密度・高集積化ができ、ＤＲＡＭと同等の集積度を得ることも原理的に可能である。
(4) 内部の書き込み電圧を２Ｖ程度とすることができ、低消費電力が可能である。
(5) ビット書き換え、ランダムアクセスが可能である。
【０００５】
これらの利点を利用して、多分野，多方面に渡っての応用が実用化或いは検討されている。さらに、高集積，大容量化することにより、ＤＲＡＭ，ＳＲＡＭ或いはＥＥＰＲＯＭ置き換えなども将来的なターゲットとなっている。
【０００６】
強誘電体は自発分極を持ち、その自発分極が電界により向きを反転することが可能である特徴を持つ。自発分極は電界を印加しない状態でも分極値を持ち（残留分極）、その値（分極の向き）が電界を０とする前の状態に依存する。印加する電界の向きで＋，−の電荷を結晶表面に誘起することができ、この状態をメモリ素子の“０”，“１”に対応させる。ＤＲＡＭと同じ１Ｔ／１Ｃ（１トランジスタ／１キャパシタ）の構造を取ることができるが、現状では信頼性を向上させるために２Ｔ／２Ｃ構造のものが採用されている。
【０００７】
ところで、この種の強誘電体メモリの一つとして、一対のトランジスタとキャパシタを並列に配置し、これらを数個直列に配置するはしご型（ラダー構造）とするものが提案されている。この場合のメリットの一つとしては、個々のセルからビット線プラグを取る必要が無いためセル占有面積が小さくなることがあげられる。
【０００８】
しかしながら、このようなラダー構造を有する強誘電体メモリセルにおいても、加工の難しさや特性のばらつきなどの問題のため、微細化，高集積化は容易ではなかった。大容量化を進めるための方法として考えられるキャパシタの立体化配置に関しても、上記の理由に加え加工の難しさから更に難しいと考えられてきた。
【０００９】
即ち、電極，強誘電体材料共にＲＩＥによる加工の際、加工プロセス自体の難しさに加えてＰｔなどに代表される電極材料を加工する際に生じる残さ物によりリーク電流が増大することを防ぐためにも、キャパシタ加工に大きな変換差を余儀なくされることが一因としてあげられる。さらに、立体化によっても十分なキャパシタ面積が確保できず、結果として十分な分極電荷量が確保できないといった問題があった。
【００１０】
このような点を改善するためには従来方法では、プロセス自体が非常に複雑になるといった問題があった。また、同様の理由により、キャパシタ立体化によるセル自体の微細化が必ずしも十分に進まず、高集積化に対するメリットが十分得られないという点も問題であった。
【００１１】
【発明が解決しようとする課題】
このように従来の強誘電体メモリにおいては、微細化に伴うキャパシタ構造の立体化とそれによる高集積化に対し、プロセスが複雑になり、また十分なキャパシタ面積を確保できず、このため十分な利点を引き出すことが出来なかった。
【００１２】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、リソグラフィー或いは微細加工に伴うパターンの変換差やばらつきの問題を低減することができ、微細化と共に高集積化をはかり、且つ信頼性の向上をはかり得る強誘電体メモリ及びその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は次のような構成を採用している。
【００１４】
即ち本発明は、強誘電体メモリにおいて、半導体ウェーハ上に形成されたトランジスタのソース・ドレイン領域の一方に接続され、トランジスタ領域の上方に引き出された第１のプラグと、前記トランジスタのソース・ドレイン領域の他方に接続され、トランジスタ領域の上方に引き出された第２のプラグと、第１のプラグに接続されてトランジスタ領域の上方に形成され、前記ウェーハの表面と垂直な少なくとも２つのキャパシタ面を有する第１のキャパシタ電極と、第１のキャパシタ電極のキャパシタ面に形成された強誘電体膜と、第２のプラグに接続されてトランジスタ領域の上方に形成され、且つ前記強誘電体膜を挟んで第１のキャパシタ電極のキャパシタ面に形成された第２のキャパシタ電極とを具備してなることを特徴とする。
【００１５】
ここで、本発明の望ましい実施態様としては次のものが挙げられる。
【００１６】
(1) トランジスタは複数個が直列に接続され、キャパシタは各々のトランジスタにそれぞれ並列に接続され、第１のキャパシタ電極は隣接するトランジスタ間の１つおきに設けられ、第２のキャパシタ電極は隣接する第１のキャパシタ電極間の領域にそれぞれ形成されていること。
【００１７】
(2) 第１のキャパシタ電極はブロック状に形成され、この電極におけるキャパシタ面は、トランジスタのチャネル長方向と垂直な２つの面であること。
【００１８】
(3) 第２のキャパシタ電極は、断面コ字型に形成されていること。
【００１９】
(4) 第１或いは第２のキャパシタ電極を構成する金属は、Ｐｔ，Ｉｒ，ＩｒＯx ，Ｒｕ，ＲｕＯx ，ＳｒＲｕＯ3 の少なくとも一つを主成分とする材料から構成されること。
【００２０】
(5) 強誘電体膜は、鉛を主原料とするペロブスカイトからなること。
【００２１】
(6) 強誘電体膜は、ビスマスを主原料とする酸化物材料からなること。
【００２２】
また本発明は、強誘電体メモリの製造方法において、半導体ウェーハ上に形成されたトランジスタのソース・ドレイン領域の一方に接続した第１のプラグを形成する工程と、第１のプラグに接続し前記トランジスタのチャネル長方向と垂直な２つのキャパシタ面を有する第１のキャパシタ電極を該チャネル長方向と垂直な方向に延在して形成する工程と、少なくとも第１のキャパシタ電極のキャパシタ面に強誘電体膜を形成する工程と、少なくとも第１のキャパシタ電極のキャパシタ面に前記強誘電体膜を挟んで第２のキャパシタ電極を形成する工程と、第１，第２のキャパシタ電極及び強誘電体膜を選択的にエッチング加工し各セルに分離する工程と、第２のキャパシタ電極と前記トランジスタのソース・ドレイン領域の他方を接続する第２のプラグを形成する工程とを含むことを特徴とする。
【００２３】
ここで、本発明の望ましい実施態様としては次のものが挙げられる。
【００２４】
(1) トランジスタは複数個が直列に接続され、キャパシタは各々のトランジスタにそれぞれ並列に接続され、第１のキャパシタ電極は隣接するトランジスタ間の１つおきに設けられ、第２のキャパシタ電極は隣接する第１のキャパシタ電極間の領域にそれぞれ形成されること。
【００２５】
(2) 第１のキャパシタ電極の加工は、該電極を形成すべき領域に溝を有する薄膜上に電極材料を形成した後に、化学研磨により表面平滑化して溝内のみに電極材料を埋め込むダマシーン法によって行うこと。
【００２６】
(3) 第１のキャパシタ電極の加工は、ＲＩＥによる側壁残しの手法によって行うこと。
【００２７】
（作用）
本発明によれば、トランジスタとキャパシタを並列に配置したセル構造を有するラダー構造型の強誘電体メモリにおいて、ソース・ドレイン領域の一方から引き出された第１のプラグ上にブロック状の第１のキャパシタ電極を配置し、ソース・ドレイン領域の他方に接続された第２のプラグ上に第２のキャパシタ電極を配置し、且つ第１のキャパシタ電極の側面（キャパシタ面）に強誘電体膜を介して第１及び第２のキャパシタ電極を対向配置するようにしているので、第１のキャパシタ電極のそれぞれの側面を隣接する別個のキャパシタとして用いることができる。このようなキャパシタの立体配置により、メモリセルの微細化，高集積化が可能となる。
【００２８】
また本発明では、第１のキャパシタ電極の形成に際して、該電極を一旦トランジスタのチャネル長方向と垂直方向に延在するストライプ状に加工することによって、キャパシタ部となる側壁面を平坦に加工することができる。そして、第２のキャパシタ電極形成後にこのストライプ状のキャパシタを各セル毎に分離加工を行うことにより、予め電極を各セル毎にブロック上に加工した場合比べてリソグラフィーや加工に伴う形状の変換差を極小にすることができる。
【００２９】
本発明における第１のキャパシタ電極の形成加工は、ダマシーン法，ＲＩＥ法いずれを用いても可能である。ダマシーン法の場合には電極金属の成膜にはＣＶＤ法やめっき法などを用いることが可能である。この際のパターンは溝形状であるため電極の埋め込みは比較的容易である。一方、ＲＩＥ法の場合には、スパッタ法，ＣＶＤ法，めっき法など多様な成膜方法を選択できる。
【００３０】
また、第２のキャパシタ電極の加工には自己整合的にＣＭＰ又はＲＩＥによる側壁残しの手法を用いることができ、いずれもリソグラフィー工程を経ずして加工が可能となるため、工程の簡素化においても有効であると同時に、リソグラフィー工程に伴って生じる合せずれの問題がないので、微細化，高集積化に極めて有利である。さらに、第２のキャパシタ電極とトランジスタのソース・ドレイン領域とをつなぐプラグの形成においても、ＲＩＥプロセスを工夫し電極材料に対して高選択にエッチングすることによって自己整合的にプラグ加工をすることが可能になる。
【００３１】
以上のように本発明により、リソグラフィー或いは微細加工に伴うパターンの変換差やばらつきの問題を低減し、さらにそれがキャパシタの分極量に与える影響を最小にすることができ、微細化と共に高集積化をはかり、且つ信頼性の向上をはかることが可能となる。
【００３２】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００３３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる強誘電体メモリの回路構成を示す図である。複数個のスイッチングトランジスタ１が直列に接続され、各々のトランジスタ１に強誘電体キャパシタ２がそれぞれ並列接続され、いわゆるラダー構造となっている。
【００３４】
次に、本実施形態の強誘電体メモリの素子構造及び製造プロセスを、図２及び図３の工程断面図を基に説明する。
【００３５】
まず、ｐ型Ｓｉ基板１００の表面上にトランジスタ活性領域以外の領域に、素子分離のための溝を形成し、該溝内にＳｉＯ2 を埋め込んで素子分離領域を形成する（Sallow Trench Isolation）（図の断面には示されない）。
【００３６】
次いで、図２（ａ）に示すように、スイッチ動作を行うためのトランジスタを形成する。具体的には、まず全面に熱酸化により厚さ６ｎｍ程度の酸化膜１０１を形成し、続いて全面に砒素をドープしたｎ+ 型ポリＳｉ膜１０２を形成し、さらに該ポリＳｉ膜１０２上にＷＳｉx 膜１０３及び窒化膜１０４を形成する。その後、ポリＳｉ膜１０２，ＷＳｉx 膜１０３，窒化膜１０４を通常の光リソグラフィー法及びＲＩＥ法により加工しゲート電極を形成する。しかる後、窒化膜１０５を堆積しＲＩＥによる側壁残しの手法によって該ゲート電極側壁にスペーサ部を設ける。また、プロセス詳細は省くが、イオン注入法及び熱処理によってソース・ドレイン領域１０６を形成する。
【００３７】
次いで、図２（ｂ）に示すように、全面にＣＶＤ酸化膜１０７を堆積した後、ＣＭＰ法により平坦化を行い、トランジスタのソース・ドレイン領域１０６に連通するコンタクトホール１０８，１０９を自己整合的に形成する。この後、スパッタ法或いはＣＶＤ法により薄いチタン膜を堆積しフォーミングガス中で熱処理を行うことによってＴｉＮ膜１１０を形成する。
【００３８】
続いて、ＣＶＤ法によりタングステン１１１を全面に堆積した後、ＣＭＰ法によりコンタクトホール１０８，１０９外の領域からタングステン１１１を除去することにより、コンタクトホール内１０８，１０９にタングステン１１１を埋め込む。その後、全面にＣＶＤ窒化膜１１２を堆積する。ここで、コンタクトホール１０８内に埋め込まれたタングステン１１１が第１のプラグとなり、コンタクトホール１０９内に埋め込まれたタングステン１１１が第２のプラグとなる。
【００３９】
次いで、図２（ｃ）に示すように、厚いＣＶＤ酸化膜１１３を全面に堆積したのち、コンタクトホール１０８に接続するストライプ状の開口部１１４を光リソグラフィーとＲＩＥ法を用いて形成する。続いて、全面に第１のキャパシタ電極となる第１の白金（Ｐｔ）膜１１５を堆積し、ＣＭＰ法を用いて開口部１１４内を残し白金膜１１５を除去する。この際、白金膜１１５の堆積は、例えばＣＶＤ法によって形成しても良いし、めっき法を用いても良い。ここで、開口部１１４内に埋め込まれた白金膜１１５は第１のキャパシタ電極となる。そして、白金膜１１５は隣接するトランジスタ間の１つおきに設けられる。
【００４０】
次いで、図３（ｄ）に示すように、ＣＶＤ酸化膜１１３をエッチング除去した後、強誘電体膜としてのＰＺＴ膜１１６、第２のキャパシタ電極となる白金膜１１７をこの順にＣＶＤ法により全面に堆積し、必要に応じて６００℃程度の熱処理を行いＰＺＴ膜１１６の結晶化を促進する。この後、全面にＣＶＤ酸化膜１１８を堆積し、ＣＭＰ法を用いて第１の白金電極１１５間の溝部内を残し該ＣＶＤ酸化膜１１８、第２の白金膜１１７を除去する。
【００４１】
次いで、図３（ｅ）に示すように、光リソグラフィーとＲＩＥ法を用いて隣接するセル間に溝１１９を形成することにより、キャパシタ部を分離する。続いて、溝１１９内を酸化膜１２０で埋め込んだ後、隣接する第１の白金電極１１５間の領域にコンタクトホール１０９に連通するコンタクトホール１２１を開口し、該コンタクトホール１２１内に例えばタングステン１２２を埋め込む。これにより、第２の白金膜１１７とトランジスタのソース・ドレイン領域１０６とを電気的に接続する。
【００４２】
これ以降は図示しないが、Ａｌ或いはＣｕ配線工程を経て、強誘電体メモリを完成することになる。
【００４３】
このように本実施形態では、トランジスタとキャパシタを並列に配置したセル構造を有するラダー構造型の強誘電体メモリにおいて、ソース・ドレイン領域１０８の一方に連通するコンタクトホール１０８内に形成された第１のプラグ１１１上にブロック状の第１のキャパシタ電極１１５を配置し、ソース・ドレイン領域１０６の他方に連通するコンタクトホール１０９内に形成された第２のプラグ１１１上に第２のキャパシタ電極１１７を配置し、且つ第１のキャパシタ電極１１５の側面（キャパシタ面）に強誘電体膜１１６を介して第２のキャパシタ電極１１７を対向配置するようにしているので、第１のキャパシタ電極１１５のそれぞれの側面に立体型のキャパシタを形成することができ、更にこれらを隣接する別個のキャパシタとして用いることができる。
【００４４】
そして、このようなキャパシタの立体配置をラダー構造型の強誘電体メモリに適用することによって大きな効果が得られる。図４に示すように、高密度に集積されたセル配置においては、スイッチングトランジスタはフィーチャーサイズＦの２倍の間隔で配置される。この各トランジスタに並列して強誘電体キャパシタが配置されるが、図から分かるように一方のソース・ドレイン領域から引き出されたプラグ上に、ブロック状の第１のキャパシタ電極をこのトランジスタの活性領域と垂直方向に配置することによって、この電極のそれぞれの側面を隣接する別個のキャパシタとして用いることができる。
【００４５】
即ち、トランジスタのチャネル方向に対しては、キャパシタを含めてセルを最小ピッチ２Ｆで配置することができる。チャネル方向と直交する方向に対しては原理的には１Ｆの配置でも可能であるが、実用上は２Ｆ〜３Ｆで配置するのが望ましい。従って、２Ｆ×２Ｆ＝４Ｆ2でセルをレイアウトすることができ、セルの占有面積の縮小化をはかることができる。
【００４６】
図５には、本実施形態のようにして形成したキャパシタが電極の高さＨをパラメータにしてどの程度の分極量Ｑを有するかを、Ｆ＝０．１５ミクロンルールの場合を例にとって示している。ここでは、分極密度が３０μＣ／ｃｍ2 のＰＺＴ膜を用いた場合について示してあり、さらに図４におけるキャパシタの奥行き距離を２Ｆ或いは３Ｆとした場合についてそれぞれプロットしてある。図から明らかなように、現実的なキャパシタ高さでも２Ｆ×２Ｆ（４Ｆ2 ）或いは２Ｆ×３Ｆ（６Ｆ2 ）の強誘電体キャパシタセルが実現できることが確認された。
【００４７】
具体的には、例えばＨが０．３μｍでは奥行き量２Ｆの場合に３０ｆＣ近い分極量が得られ、奥行き量３Ｆの場合には４０ｆＣ程度の分極量が得られる。これは、同じデザインルールにおける平面キャパシタの数倍の分極量である。つまり、本実施形態では４Ｆ2 や６Ｆ2 の強誘電体メモリにおいて、現実的なキャパシタ高さでも十分大きな分極量が得られることになる。
【００４８】
また本実施形態では、第１のキャパシタ電極１１５の形成に際して、一旦トランジスタのチャネル長方向と垂直方向に延在するストライプ状に加工することによって、キャパシタ部となる側壁面を平坦に加工することができる。そして、第２のキャパシタ電極１１７の形成後にストライプ状のキャパシタを各セル毎に分離加工しているので、予め電極を各セル毎にブロック上に加工した場合比べてリソグラフィーや加工に伴う形状の変換差を極小にすることができる。
【００４９】
また、第２のキャパシタ電極１１７の加工はＣＭＰの手法を用いて自己整合的に行うことができ、リソグラフィー工程を経ずして加工が可能となるため、工程の簡素化においても有効であると同時にリソグラフィー工程に伴って生じる合せずれの問題がないので、微細化，高集積化に極めて有利である。さらに、第２のキャパシタ電極１１７とトランジスタのソース・ドレイン領域１０６とをつなぐプラグの形成においても、ＲＩＥプロセスを工夫し電極材料に対して高選択にエッチングすることによって自己整合的にプラグ加工をすることが可能になる。
【００５０】
このように本実施形態では、リソグラフィー或いは微細加工に伴うパターンの変換差やばらつきの問題を低減し、さらにそれがキャパシタの分極量に与える影響を最小にすることができ、微細化と共に高集積化をはかり且つ信頼性の向上をはかることができる。
【００５１】
従って、多分野，多方面に渡っての応用（エアコンの温湿度センサ、各種電子機器の製造プロセスのモニター用ＴＡＧ，ＴＶゲームのリジューム機能、アーケードゲームの記憶装置、ＴＶやビデオの設定記憶、コピー、ＦＡＸ、プリンタの感光ドラムの使用状況モニタ、衛星放送、ケーブルＴＶのセットトップボックス、自動車のエンジンコントロール、ラジオの周波数プリセット、ＲＦ−ＩＤを用いた電子キー、ノイズの多い工業用製品のラインの製造プロセスモニタ、電力積算計、工業用液体、気体流量計センサ、大型タンクの液面計、ＡＶパソコン、ＰＣカード、ファイルメモリ、携帯端末機器など）が可能となる。また、ＤＲＡＭ，ＳＲＡＭ，或いはＥＥＰＲＯＭの置き換えも可能となる。
【００５２】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
【００５３】
図６及び図７は、本発明の第２の実施形態に係わる強誘電体メモリの製造工程を示す断面図である。本実施形態は、基本的に第１の実施形態と同様であるが、第１のキャパシタ電極の加工をＣＭＰ法ではなくＲＩＥ法によって行っている。
【００５４】
まず、第１の実施形態の場合と同様にして、トランジスタ等の形成を行う。図６（ａ）は図２（ａ）と同じプロセスによって作成された状態であり、２００はＳｉ基板、２０１はゲート絶縁膜となる酸化膜、２０２はｎ+ 型ポリＳｉ膜、２０３はＷＳｉx 膜、２０４はゲートのカバー層となる窒化膜、２０５は側壁絶縁膜となる窒化膜、２０６はソース・ドレイン領域を示している。
【００５５】
次いで、図６（ｂ）に示すように、全面にＣＶＤ酸化膜２０７を堆積した後、ＣＭＰ法により平坦化を行い、トランジスタのソース・ドレイン領域２０６に連通するコンタクトホール２０９を自己整合的に形成する。この後、スパッタ法或いはＣＶＤ法により薄いチタン膜を堆積しフォーミングガス中で熱処理を行うことによってＴｉＮ膜２１０を形成し、続いてＣＶＤタングステン２１１を全面に堆積しＣＭＰ法によりコンタクトホール２０９外の領域からタングステン２１１を除去し、コンタクトホール内にＴｉＮ膜２１０及びタングステン膜２１１を埋め込む。
【００５６】
その後、全面にＣＶＤ窒化膜２１２を堆積する。続いて、もう一方のソース・ドレイン領域２０６に連通するコンタクトホール２０８を同様に自己整合的に形成し、上記と同様にＴｉＮ膜２１０’とＣＶＤタングステン２１１’をコンタクトホール２０８内に埋め込む。
【００５７】
次いで、図６（ｃ）に示すように、全面に第１のキャパシタ電極となるイリジウム（Ｉｒ）膜２１５を堆積し、ハードマスクとなるＣＶＤ−ＳｉＯ2 膜を堆積し、光リソグラフィー法及びＲＩＥ法により一旦該ＳｉＯ2 膜を加工後、これをマスクにイリジウム膜２１５をＲＩＥ法により加工し、該ＳｉＯ2 膜をエッチング除去することによってイリジウムパターンを形成する。なお、イリジウム膜２１５は、例えばＣＶＤ法或いはめっき法など適当な方法を用いて成膜する。
【００５８】
次いで、図７（ｄ）に示すように、ＰＺＴ膜２１６、第２の電極となるイリジウム膜２１７をこの順にＣＶＤ法により全面に堆積し、必要に応じて６００℃程度の熱処理を行いＰＺＴ膜２１６の結晶化を促進する。この後、一旦全面にＣＶＤ酸化膜２１８を堆積し、ＣＭＰ法を用いて第１のイリジウム電極２１５間の溝部内を残し該ＣＶＤ酸化膜２１８、第２のイリジウム膜２１７を除去する。
【００５９】
これ以降は第１の実施形態と同様であり、図７（ｅ）に示すように、光リソグラフィーとＲＩＥ法を用いて溝２１９を形成することによりキャパシタ部を分離し、続いて溝２１９を酸化膜２２０で埋めた後、コンタクトホール２０９に連通するコンタクトホール２２１を開口し、該コンタクトホール２２１内に例えばタングステン２２２を埋め込むことにより、第２のイリジウム膜２１７とトランジスタのソース・ドレイン領域２０６とを電気的に接続する。そして、後工程においてＡｌ或いはＣｕ配線工程を経て、強誘電体メモリを完成することになる。
【００６０】
このようにして製造された強誘電体メモリにおいても、第１のキャパシタ電極２１５の形成方法が異なるだけで、実質的に第１の実施形態と同様の構成が実現される。従って、第１の実施形態と同様の効果が得られる。また、第１のキャパシタ電極２１５をＲＩＥ法で形成しているので、ＣＭＰ法で形成する第１の実施形態よりも工程が簡略化される利点がある。
【００６１】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
【００６２】
図８及び図９は、本発明の第３の実施形態に係わる強誘電体メモリの製造工程を示す断面図である。本実施形態は、基本的に第１の実施形態と同様であるが、第２のキャパシタ電極の加工をＣＭＰではなくＲＩＥを用いた側壁残しの手法によって行っている。
【００６３】
まず、図８（ａ）〜（ｃ）に示す工程までは第１の実施形態と同様であり、基板３００上にトランジスタの形成を行い、さらにプラグ３１１の形成、第１のキャパシタ電極３１５の形成を行う。ここで、図８中の３００〜３１５は図２中の１００〜１１５に対応している。
【００６４】
次いで、図９（ｄ）に示すように、ＣＶＤ酸化膜３１３をエッチング除去した後、強誘電体膜としてのＰＺＴ膜３１６、第２のキャパシタ電極となる白金膜３１７をこの順にＣＶＤ法により全面に堆積し、必要に応じて６００℃程度の熱処理を行いＰＺＴ膜３１６の結晶化を促進する。この後、ＲＩＥによる側壁残しの手法を用いて白金膜３１７を加工する。即ち、白金膜３１７をその厚さ分だけＲＩＥで全面エッチングすることにより、白金膜３１７を第１のキャパシタ電極３１５の側壁部分のみに残す。
【００６５】
次いで、図９（ｅ）に示すように、全面にＣＶＤ酸化膜３１８を堆積し、ＣＭＰ法を用いてＣＶＤ酸化膜３１８を溝部のみに埋め込む。この後、光リソグラフィーとＲＩＥ法を用いて隣接するセル間に溝３１９を形成することにより、キャパシタ部を分離する。
【００６６】
続いて、溝３１９を酸化膜３２０で埋めた後、隣接する第１の白金電極３１５間の領域にコンタクトホール３０９に連通するコンタクトホール３２１を開口する。この際、白金膜，ＰＺＴ膜に対して選択率の高いＲＩＥ加工法を用いて、自己整合的にコンタクトホール３２１を形成することが可能となる。そして、コンタクトホール３２１内に例えばタングステン３２２を埋め込むことにより、第２の白金膜３１７とトランジスタのソース・ドレイン領域３０６とを電気的に接続する。さらに、後工程においてＡｌ或いはＣｕ配線工程を経て、強誘電体メモリを完成することになる。
【００６７】
このようにして製造された強誘電体メモリにおいても、第２のキャパシタ電極３１７の形成方法が異なるだけで、実質的に第１の実施形態と同様の構成が実現される。従って、第１の実施形態と同様の効果が得られる。また、タングステン３２２が第２の白金膜３１７と広い面積で接触しているので、これらの間のコンタクト抵抗を小さくできる利点がある。
【００６８】
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では強誘電体としてＰＺＴ（ジルコン酸チタン酸鉛）を用いたが、鉛を主原料とするペロブスカイトとしてＰｂＴｉＯ3 などを用いることも可能である。更には、ビスマスを主原料とする酸化物材料（ＳｒＢｉ2 Ｔａ2 Ｏ9 ：ＳＢＴ）やチタン酸バリウム（ＢａＴｉＯ3 ：ＢＴＯ）等を用いることも可能である。また、第１或いは第２のキャパシタ電極を構成する金属は、白金やイリジウムに限るものではなく、ＩｒＯx ，Ｒｕ，ＲｕＯx ，若しくはＳｒＲｕＯ3 、又はこれらの混合物であってもよい。
【００６９】
また、基板材料は必ずしもシリコンに限るものではなく、各種の半導体材料を用いることができる。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００７０】
【発明の効果】
以上詳述したように本発明によれば、トランジスタのソース・ドレイン領域の一方に接続された第１のプラグに接続してトランジスタ領域の上方に、ウェーハの表面と垂直な方向に少なくとも２つのキャパシタ面を有する第１のキャパシタ電極を設け、この第１のキャパシタ電極のキャパシタ面に強誘電体膜を介して第２のキャパシタ電極を設け、この第２のキャパシタ電極を第２のプラグを通してソース・ドレイン領域の他方に接続するようにしているので、リソグラフィー或いは微細加工に伴うパターンの変換差やばらつきの問題を低減し、さらにそれがキャパシタの分極量に与える影響を最小にすることができる。従って、微細化と共に高集積化をはかり、且つ信頼性の向上をはかることが可能となる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる強誘電体メモリの回路構成を示す図。
【図２】第１の実施形態に係わる強誘電体メモリの製造工程の前半を示す断面図。
【図３】第１の実施形態に係わる強誘電体メモリの製造工程の後半を示す断面図。
【図４】本発明の効果を説明するためのもので、強誘電体メモリの設計ルールを示す図。
【図５】本発明の効果を説明するためのもので、強誘電体メモリのキャパシタにおける電極の高さと分極量との関係を示す図。
【図６】第２の実施形態に係わる強誘電体メモリの製造工程の前半を示す断面図。
【図７】第２の実施形態に係わる強誘電体メモリの製造工程の後半を示す断面図。
【図８】第３の実施形態に係わる強誘電体メモリの製造工程の前半を示す断面図。
【図９】第３の実施形態に係わる強誘電体メモリの製造工程の後半を示す断面図。
【符号の説明】
101,107,113,118,120,201,207,218,220,301,307,313,318,320…酸化膜
102,202,302…ポリＳｉ膜
103,203,303…ＷＳｉx 膜
104,105,112,204,205,212,304,305,312…窒化膜
106,206,306…ソース・ドレイン領域
108,109,121,208,209,221,308,309,321…コンタクトホール
110,210,310…ＴｉＮ膜
111,122,211,222,311,322…タングステン
114,314…開口部
115,117,315,317…白金膜
116,216,316…ＰＺＴ膜
119,219,319…溝
215,217…イリジウム膜
【発明の属する技術分野】
本発明は、強誘電体メモリに係わり、特に微細，高集積のラダー構造を有する強誘電体メモリ及びその製造方法に関する。
【０００２】
【従来の技術】
近年、強誘電体薄膜を利用した不揮発性メモリである強誘電体メモリの開発が進んでいる。強誘電体メモリの基本的な構造は、ＤＲＡＭのキャパシタ部分の絶縁膜を強誘電体で置き換えたもので、以下のような特徴を持ち次世代メモリとして期待されている。
【０００３】
(1) 書き込み，消去が高速であり、セルを小型化することでＤＲＡＭなみの１００ｎｓ以下の書き込み時間が可能である。
(2) 書き換え可能回数が大きく、強誘電体材料（ＰＺＴ，ＳＢＴなど）、電極材料（Ｐｔ，ＩｒＯx ，ＲｕＯx ，ＳｒＲｕＯ3 など）を工夫することで１０12回以上が可能である。
【０００４】
(3) 高密度・高集積化ができ、ＤＲＡＭと同等の集積度を得ることも原理的に可能である。
(4) 内部の書き込み電圧を２Ｖ程度とすることができ、低消費電力が可能である。
(5) ビット書き換え、ランダムアクセスが可能である。
【０００５】
これらの利点を利用して、多分野，多方面に渡っての応用が実用化或いは検討されている。さらに、高集積，大容量化することにより、ＤＲＡＭ，ＳＲＡＭ或いはＥＥＰＲＯＭ置き換えなども将来的なターゲットとなっている。
【０００６】
強誘電体は自発分極を持ち、その自発分極が電界により向きを反転することが可能である特徴を持つ。自発分極は電界を印加しない状態でも分極値を持ち（残留分極）、その値（分極の向き）が電界を０とする前の状態に依存する。印加する電界の向きで＋，−の電荷を結晶表面に誘起することができ、この状態をメモリ素子の“０”，“１”に対応させる。ＤＲＡＭと同じ１Ｔ／１Ｃ（１トランジスタ／１キャパシタ）の構造を取ることができるが、現状では信頼性を向上させるために２Ｔ／２Ｃ構造のものが採用されている。
【０００７】
ところで、この種の強誘電体メモリの一つとして、一対のトランジスタとキャパシタを並列に配置し、これらを数個直列に配置するはしご型（ラダー構造）とするものが提案されている。この場合のメリットの一つとしては、個々のセルからビット線プラグを取る必要が無いためセル占有面積が小さくなることがあげられる。
【０００８】
しかしながら、このようなラダー構造を有する強誘電体メモリセルにおいても、加工の難しさや特性のばらつきなどの問題のため、微細化，高集積化は容易ではなかった。大容量化を進めるための方法として考えられるキャパシタの立体化配置に関しても、上記の理由に加え加工の難しさから更に難しいと考えられてきた。
【０００９】
即ち、電極，強誘電体材料共にＲＩＥによる加工の際、加工プロセス自体の難しさに加えてＰｔなどに代表される電極材料を加工する際に生じる残さ物によりリーク電流が増大することを防ぐためにも、キャパシタ加工に大きな変換差を余儀なくされることが一因としてあげられる。さらに、立体化によっても十分なキャパシタ面積が確保できず、結果として十分な分極電荷量が確保できないといった問題があった。
【００１０】
このような点を改善するためには従来方法では、プロセス自体が非常に複雑になるといった問題があった。また、同様の理由により、キャパシタ立体化によるセル自体の微細化が必ずしも十分に進まず、高集積化に対するメリットが十分得られないという点も問題であった。
【００１１】
【発明が解決しようとする課題】
このように従来の強誘電体メモリにおいては、微細化に伴うキャパシタ構造の立体化とそれによる高集積化に対し、プロセスが複雑になり、また十分なキャパシタ面積を確保できず、このため十分な利点を引き出すことが出来なかった。
【００１２】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、リソグラフィー或いは微細加工に伴うパターンの変換差やばらつきの問題を低減することができ、微細化と共に高集積化をはかり、且つ信頼性の向上をはかり得る強誘電体メモリ及びその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は次のような構成を採用している。
【００１４】
即ち本発明は、強誘電体メモリにおいて、半導体ウェーハ上に形成されたトランジスタのソース・ドレイン領域の一方に接続され、トランジスタ領域の上方に引き出された第１のプラグと、前記トランジスタのソース・ドレイン領域の他方に接続され、トランジスタ領域の上方に引き出された第２のプラグと、第１のプラグに接続されてトランジスタ領域の上方に形成され、前記ウェーハの表面と垂直な少なくとも２つのキャパシタ面を有する第１のキャパシタ電極と、第１のキャパシタ電極のキャパシタ面に形成された強誘電体膜と、第２のプラグに接続されてトランジスタ領域の上方に形成され、且つ前記強誘電体膜を挟んで第１のキャパシタ電極のキャパシタ面に形成された第２のキャパシタ電極とを具備してなることを特徴とする。
【００１５】
ここで、本発明の望ましい実施態様としては次のものが挙げられる。
【００１６】
(1) トランジスタは複数個が直列に接続され、キャパシタは各々のトランジスタにそれぞれ並列に接続され、第１のキャパシタ電極は隣接するトランジスタ間の１つおきに設けられ、第２のキャパシタ電極は隣接する第１のキャパシタ電極間の領域にそれぞれ形成されていること。
【００１７】
(2) 第１のキャパシタ電極はブロック状に形成され、この電極におけるキャパシタ面は、トランジスタのチャネル長方向と垂直な２つの面であること。
【００１８】
(3) 第２のキャパシタ電極は、断面コ字型に形成されていること。
【００１９】
(4) 第１或いは第２のキャパシタ電極を構成する金属は、Ｐｔ，Ｉｒ，ＩｒＯx ，Ｒｕ，ＲｕＯx ，ＳｒＲｕＯ3 の少なくとも一つを主成分とする材料から構成されること。
【００２０】
(5) 強誘電体膜は、鉛を主原料とするペロブスカイトからなること。
【００２１】
(6) 強誘電体膜は、ビスマスを主原料とする酸化物材料からなること。
【００２２】
また本発明は、強誘電体メモリの製造方法において、半導体ウェーハ上に形成されたトランジスタのソース・ドレイン領域の一方に接続した第１のプラグを形成する工程と、第１のプラグに接続し前記トランジスタのチャネル長方向と垂直な２つのキャパシタ面を有する第１のキャパシタ電極を該チャネル長方向と垂直な方向に延在して形成する工程と、少なくとも第１のキャパシタ電極のキャパシタ面に強誘電体膜を形成する工程と、少なくとも第１のキャパシタ電極のキャパシタ面に前記強誘電体膜を挟んで第２のキャパシタ電極を形成する工程と、第１，第２のキャパシタ電極及び強誘電体膜を選択的にエッチング加工し各セルに分離する工程と、第２のキャパシタ電極と前記トランジスタのソース・ドレイン領域の他方を接続する第２のプラグを形成する工程とを含むことを特徴とする。
【００２３】
ここで、本発明の望ましい実施態様としては次のものが挙げられる。
【００２４】
(1) トランジスタは複数個が直列に接続され、キャパシタは各々のトランジスタにそれぞれ並列に接続され、第１のキャパシタ電極は隣接するトランジスタ間の１つおきに設けられ、第２のキャパシタ電極は隣接する第１のキャパシタ電極間の領域にそれぞれ形成されること。
【００２５】
(2) 第１のキャパシタ電極の加工は、該電極を形成すべき領域に溝を有する薄膜上に電極材料を形成した後に、化学研磨により表面平滑化して溝内のみに電極材料を埋め込むダマシーン法によって行うこと。
【００２６】
(3) 第１のキャパシタ電極の加工は、ＲＩＥによる側壁残しの手法によって行うこと。
【００２７】
（作用）
本発明によれば、トランジスタとキャパシタを並列に配置したセル構造を有するラダー構造型の強誘電体メモリにおいて、ソース・ドレイン領域の一方から引き出された第１のプラグ上にブロック状の第１のキャパシタ電極を配置し、ソース・ドレイン領域の他方に接続された第２のプラグ上に第２のキャパシタ電極を配置し、且つ第１のキャパシタ電極の側面（キャパシタ面）に強誘電体膜を介して第１及び第２のキャパシタ電極を対向配置するようにしているので、第１のキャパシタ電極のそれぞれの側面を隣接する別個のキャパシタとして用いることができる。このようなキャパシタの立体配置により、メモリセルの微細化，高集積化が可能となる。
【００２８】
また本発明では、第１のキャパシタ電極の形成に際して、該電極を一旦トランジスタのチャネル長方向と垂直方向に延在するストライプ状に加工することによって、キャパシタ部となる側壁面を平坦に加工することができる。そして、第２のキャパシタ電極形成後にこのストライプ状のキャパシタを各セル毎に分離加工を行うことにより、予め電極を各セル毎にブロック上に加工した場合比べてリソグラフィーや加工に伴う形状の変換差を極小にすることができる。
【００２９】
本発明における第１のキャパシタ電極の形成加工は、ダマシーン法，ＲＩＥ法いずれを用いても可能である。ダマシーン法の場合には電極金属の成膜にはＣＶＤ法やめっき法などを用いることが可能である。この際のパターンは溝形状であるため電極の埋め込みは比較的容易である。一方、ＲＩＥ法の場合には、スパッタ法，ＣＶＤ法，めっき法など多様な成膜方法を選択できる。
【００３０】
また、第２のキャパシタ電極の加工には自己整合的にＣＭＰ又はＲＩＥによる側壁残しの手法を用いることができ、いずれもリソグラフィー工程を経ずして加工が可能となるため、工程の簡素化においても有効であると同時に、リソグラフィー工程に伴って生じる合せずれの問題がないので、微細化，高集積化に極めて有利である。さらに、第２のキャパシタ電極とトランジスタのソース・ドレイン領域とをつなぐプラグの形成においても、ＲＩＥプロセスを工夫し電極材料に対して高選択にエッチングすることによって自己整合的にプラグ加工をすることが可能になる。
【００３１】
以上のように本発明により、リソグラフィー或いは微細加工に伴うパターンの変換差やばらつきの問題を低減し、さらにそれがキャパシタの分極量に与える影響を最小にすることができ、微細化と共に高集積化をはかり、且つ信頼性の向上をはかることが可能となる。
【００３２】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００３３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる強誘電体メモリの回路構成を示す図である。複数個のスイッチングトランジスタ１が直列に接続され、各々のトランジスタ１に強誘電体キャパシタ２がそれぞれ並列接続され、いわゆるラダー構造となっている。
【００３４】
次に、本実施形態の強誘電体メモリの素子構造及び製造プロセスを、図２及び図３の工程断面図を基に説明する。
【００３５】
まず、ｐ型Ｓｉ基板１００の表面上にトランジスタ活性領域以外の領域に、素子分離のための溝を形成し、該溝内にＳｉＯ2 を埋め込んで素子分離領域を形成する（Sallow Trench Isolation）（図の断面には示されない）。
【００３６】
次いで、図２（ａ）に示すように、スイッチ動作を行うためのトランジスタを形成する。具体的には、まず全面に熱酸化により厚さ６ｎｍ程度の酸化膜１０１を形成し、続いて全面に砒素をドープしたｎ+ 型ポリＳｉ膜１０２を形成し、さらに該ポリＳｉ膜１０２上にＷＳｉx 膜１０３及び窒化膜１０４を形成する。その後、ポリＳｉ膜１０２，ＷＳｉx 膜１０３，窒化膜１０４を通常の光リソグラフィー法及びＲＩＥ法により加工しゲート電極を形成する。しかる後、窒化膜１０５を堆積しＲＩＥによる側壁残しの手法によって該ゲート電極側壁にスペーサ部を設ける。また、プロセス詳細は省くが、イオン注入法及び熱処理によってソース・ドレイン領域１０６を形成する。
【００３７】
次いで、図２（ｂ）に示すように、全面にＣＶＤ酸化膜１０７を堆積した後、ＣＭＰ法により平坦化を行い、トランジスタのソース・ドレイン領域１０６に連通するコンタクトホール１０８，１０９を自己整合的に形成する。この後、スパッタ法或いはＣＶＤ法により薄いチタン膜を堆積しフォーミングガス中で熱処理を行うことによってＴｉＮ膜１１０を形成する。
【００３８】
続いて、ＣＶＤ法によりタングステン１１１を全面に堆積した後、ＣＭＰ法によりコンタクトホール１０８，１０９外の領域からタングステン１１１を除去することにより、コンタクトホール内１０８，１０９にタングステン１１１を埋め込む。その後、全面にＣＶＤ窒化膜１１２を堆積する。ここで、コンタクトホール１０８内に埋め込まれたタングステン１１１が第１のプラグとなり、コンタクトホール１０９内に埋め込まれたタングステン１１１が第２のプラグとなる。
【００３９】
次いで、図２（ｃ）に示すように、厚いＣＶＤ酸化膜１１３を全面に堆積したのち、コンタクトホール１０８に接続するストライプ状の開口部１１４を光リソグラフィーとＲＩＥ法を用いて形成する。続いて、全面に第１のキャパシタ電極となる第１の白金（Ｐｔ）膜１１５を堆積し、ＣＭＰ法を用いて開口部１１４内を残し白金膜１１５を除去する。この際、白金膜１１５の堆積は、例えばＣＶＤ法によって形成しても良いし、めっき法を用いても良い。ここで、開口部１１４内に埋め込まれた白金膜１１５は第１のキャパシタ電極となる。そして、白金膜１１５は隣接するトランジスタ間の１つおきに設けられる。
【００４０】
次いで、図３（ｄ）に示すように、ＣＶＤ酸化膜１１３をエッチング除去した後、強誘電体膜としてのＰＺＴ膜１１６、第２のキャパシタ電極となる白金膜１１７をこの順にＣＶＤ法により全面に堆積し、必要に応じて６００℃程度の熱処理を行いＰＺＴ膜１１６の結晶化を促進する。この後、全面にＣＶＤ酸化膜１１８を堆積し、ＣＭＰ法を用いて第１の白金電極１１５間の溝部内を残し該ＣＶＤ酸化膜１１８、第２の白金膜１１７を除去する。
【００４１】
次いで、図３（ｅ）に示すように、光リソグラフィーとＲＩＥ法を用いて隣接するセル間に溝１１９を形成することにより、キャパシタ部を分離する。続いて、溝１１９内を酸化膜１２０で埋め込んだ後、隣接する第１の白金電極１１５間の領域にコンタクトホール１０９に連通するコンタクトホール１２１を開口し、該コンタクトホール１２１内に例えばタングステン１２２を埋め込む。これにより、第２の白金膜１１７とトランジスタのソース・ドレイン領域１０６とを電気的に接続する。
【００４２】
これ以降は図示しないが、Ａｌ或いはＣｕ配線工程を経て、強誘電体メモリを完成することになる。
【００４３】
このように本実施形態では、トランジスタとキャパシタを並列に配置したセル構造を有するラダー構造型の強誘電体メモリにおいて、ソース・ドレイン領域１０８の一方に連通するコンタクトホール１０８内に形成された第１のプラグ１１１上にブロック状の第１のキャパシタ電極１１５を配置し、ソース・ドレイン領域１０６の他方に連通するコンタクトホール１０９内に形成された第２のプラグ１１１上に第２のキャパシタ電極１１７を配置し、且つ第１のキャパシタ電極１１５の側面（キャパシタ面）に強誘電体膜１１６を介して第２のキャパシタ電極１１７を対向配置するようにしているので、第１のキャパシタ電極１１５のそれぞれの側面に立体型のキャパシタを形成することができ、更にこれらを隣接する別個のキャパシタとして用いることができる。
【００４４】
そして、このようなキャパシタの立体配置をラダー構造型の強誘電体メモリに適用することによって大きな効果が得られる。図４に示すように、高密度に集積されたセル配置においては、スイッチングトランジスタはフィーチャーサイズＦの２倍の間隔で配置される。この各トランジスタに並列して強誘電体キャパシタが配置されるが、図から分かるように一方のソース・ドレイン領域から引き出されたプラグ上に、ブロック状の第１のキャパシタ電極をこのトランジスタの活性領域と垂直方向に配置することによって、この電極のそれぞれの側面を隣接する別個のキャパシタとして用いることができる。
【００４５】
即ち、トランジスタのチャネル方向に対しては、キャパシタを含めてセルを最小ピッチ２Ｆで配置することができる。チャネル方向と直交する方向に対しては原理的には１Ｆの配置でも可能であるが、実用上は２Ｆ〜３Ｆで配置するのが望ましい。従って、２Ｆ×２Ｆ＝４Ｆ2でセルをレイアウトすることができ、セルの占有面積の縮小化をはかることができる。
【００４６】
図５には、本実施形態のようにして形成したキャパシタが電極の高さＨをパラメータにしてどの程度の分極量Ｑを有するかを、Ｆ＝０．１５ミクロンルールの場合を例にとって示している。ここでは、分極密度が３０μＣ／ｃｍ2 のＰＺＴ膜を用いた場合について示してあり、さらに図４におけるキャパシタの奥行き距離を２Ｆ或いは３Ｆとした場合についてそれぞれプロットしてある。図から明らかなように、現実的なキャパシタ高さでも２Ｆ×２Ｆ（４Ｆ2 ）或いは２Ｆ×３Ｆ（６Ｆ2 ）の強誘電体キャパシタセルが実現できることが確認された。
【００４７】
具体的には、例えばＨが０．３μｍでは奥行き量２Ｆの場合に３０ｆＣ近い分極量が得られ、奥行き量３Ｆの場合には４０ｆＣ程度の分極量が得られる。これは、同じデザインルールにおける平面キャパシタの数倍の分極量である。つまり、本実施形態では４Ｆ2 や６Ｆ2 の強誘電体メモリにおいて、現実的なキャパシタ高さでも十分大きな分極量が得られることになる。
【００４８】
また本実施形態では、第１のキャパシタ電極１１５の形成に際して、一旦トランジスタのチャネル長方向と垂直方向に延在するストライプ状に加工することによって、キャパシタ部となる側壁面を平坦に加工することができる。そして、第２のキャパシタ電極１１７の形成後にストライプ状のキャパシタを各セル毎に分離加工しているので、予め電極を各セル毎にブロック上に加工した場合比べてリソグラフィーや加工に伴う形状の変換差を極小にすることができる。
【００４９】
また、第２のキャパシタ電極１１７の加工はＣＭＰの手法を用いて自己整合的に行うことができ、リソグラフィー工程を経ずして加工が可能となるため、工程の簡素化においても有効であると同時にリソグラフィー工程に伴って生じる合せずれの問題がないので、微細化，高集積化に極めて有利である。さらに、第２のキャパシタ電極１１７とトランジスタのソース・ドレイン領域１０６とをつなぐプラグの形成においても、ＲＩＥプロセスを工夫し電極材料に対して高選択にエッチングすることによって自己整合的にプラグ加工をすることが可能になる。
【００５０】
このように本実施形態では、リソグラフィー或いは微細加工に伴うパターンの変換差やばらつきの問題を低減し、さらにそれがキャパシタの分極量に与える影響を最小にすることができ、微細化と共に高集積化をはかり且つ信頼性の向上をはかることができる。
【００５１】
従って、多分野，多方面に渡っての応用（エアコンの温湿度センサ、各種電子機器の製造プロセスのモニター用ＴＡＧ，ＴＶゲームのリジューム機能、アーケードゲームの記憶装置、ＴＶやビデオの設定記憶、コピー、ＦＡＸ、プリンタの感光ドラムの使用状況モニタ、衛星放送、ケーブルＴＶのセットトップボックス、自動車のエンジンコントロール、ラジオの周波数プリセット、ＲＦ−ＩＤを用いた電子キー、ノイズの多い工業用製品のラインの製造プロセスモニタ、電力積算計、工業用液体、気体流量計センサ、大型タンクの液面計、ＡＶパソコン、ＰＣカード、ファイルメモリ、携帯端末機器など）が可能となる。また、ＤＲＡＭ，ＳＲＡＭ，或いはＥＥＰＲＯＭの置き換えも可能となる。
【００５２】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
【００５３】
図６及び図７は、本発明の第２の実施形態に係わる強誘電体メモリの製造工程を示す断面図である。本実施形態は、基本的に第１の実施形態と同様であるが、第１のキャパシタ電極の加工をＣＭＰ法ではなくＲＩＥ法によって行っている。
【００５４】
まず、第１の実施形態の場合と同様にして、トランジスタ等の形成を行う。図６（ａ）は図２（ａ）と同じプロセスによって作成された状態であり、２００はＳｉ基板、２０１はゲート絶縁膜となる酸化膜、２０２はｎ+ 型ポリＳｉ膜、２０３はＷＳｉx 膜、２０４はゲートのカバー層となる窒化膜、２０５は側壁絶縁膜となる窒化膜、２０６はソース・ドレイン領域を示している。
【００５５】
次いで、図６（ｂ）に示すように、全面にＣＶＤ酸化膜２０７を堆積した後、ＣＭＰ法により平坦化を行い、トランジスタのソース・ドレイン領域２０６に連通するコンタクトホール２０９を自己整合的に形成する。この後、スパッタ法或いはＣＶＤ法により薄いチタン膜を堆積しフォーミングガス中で熱処理を行うことによってＴｉＮ膜２１０を形成し、続いてＣＶＤタングステン２１１を全面に堆積しＣＭＰ法によりコンタクトホール２０９外の領域からタングステン２１１を除去し、コンタクトホール内にＴｉＮ膜２１０及びタングステン膜２１１を埋め込む。
【００５６】
その後、全面にＣＶＤ窒化膜２１２を堆積する。続いて、もう一方のソース・ドレイン領域２０６に連通するコンタクトホール２０８を同様に自己整合的に形成し、上記と同様にＴｉＮ膜２１０’とＣＶＤタングステン２１１’をコンタクトホール２０８内に埋め込む。
【００５７】
次いで、図６（ｃ）に示すように、全面に第１のキャパシタ電極となるイリジウム（Ｉｒ）膜２１５を堆積し、ハードマスクとなるＣＶＤ−ＳｉＯ2 膜を堆積し、光リソグラフィー法及びＲＩＥ法により一旦該ＳｉＯ2 膜を加工後、これをマスクにイリジウム膜２１５をＲＩＥ法により加工し、該ＳｉＯ2 膜をエッチング除去することによってイリジウムパターンを形成する。なお、イリジウム膜２１５は、例えばＣＶＤ法或いはめっき法など適当な方法を用いて成膜する。
【００５８】
次いで、図７（ｄ）に示すように、ＰＺＴ膜２１６、第２の電極となるイリジウム膜２１７をこの順にＣＶＤ法により全面に堆積し、必要に応じて６００℃程度の熱処理を行いＰＺＴ膜２１６の結晶化を促進する。この後、一旦全面にＣＶＤ酸化膜２１８を堆積し、ＣＭＰ法を用いて第１のイリジウム電極２１５間の溝部内を残し該ＣＶＤ酸化膜２１８、第２のイリジウム膜２１７を除去する。
【００５９】
これ以降は第１の実施形態と同様であり、図７（ｅ）に示すように、光リソグラフィーとＲＩＥ法を用いて溝２１９を形成することによりキャパシタ部を分離し、続いて溝２１９を酸化膜２２０で埋めた後、コンタクトホール２０９に連通するコンタクトホール２２１を開口し、該コンタクトホール２２１内に例えばタングステン２２２を埋め込むことにより、第２のイリジウム膜２１７とトランジスタのソース・ドレイン領域２０６とを電気的に接続する。そして、後工程においてＡｌ或いはＣｕ配線工程を経て、強誘電体メモリを完成することになる。
【００６０】
このようにして製造された強誘電体メモリにおいても、第１のキャパシタ電極２１５の形成方法が異なるだけで、実質的に第１の実施形態と同様の構成が実現される。従って、第１の実施形態と同様の効果が得られる。また、第１のキャパシタ電極２１５をＲＩＥ法で形成しているので、ＣＭＰ法で形成する第１の実施形態よりも工程が簡略化される利点がある。
【００６１】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
【００６２】
図８及び図９は、本発明の第３の実施形態に係わる強誘電体メモリの製造工程を示す断面図である。本実施形態は、基本的に第１の実施形態と同様であるが、第２のキャパシタ電極の加工をＣＭＰではなくＲＩＥを用いた側壁残しの手法によって行っている。
【００６３】
まず、図８（ａ）〜（ｃ）に示す工程までは第１の実施形態と同様であり、基板３００上にトランジスタの形成を行い、さらにプラグ３１１の形成、第１のキャパシタ電極３１５の形成を行う。ここで、図８中の３００〜３１５は図２中の１００〜１１５に対応している。
【００６４】
次いで、図９（ｄ）に示すように、ＣＶＤ酸化膜３１３をエッチング除去した後、強誘電体膜としてのＰＺＴ膜３１６、第２のキャパシタ電極となる白金膜３１７をこの順にＣＶＤ法により全面に堆積し、必要に応じて６００℃程度の熱処理を行いＰＺＴ膜３１６の結晶化を促進する。この後、ＲＩＥによる側壁残しの手法を用いて白金膜３１７を加工する。即ち、白金膜３１７をその厚さ分だけＲＩＥで全面エッチングすることにより、白金膜３１７を第１のキャパシタ電極３１５の側壁部分のみに残す。
【００６５】
次いで、図９（ｅ）に示すように、全面にＣＶＤ酸化膜３１８を堆積し、ＣＭＰ法を用いてＣＶＤ酸化膜３１８を溝部のみに埋め込む。この後、光リソグラフィーとＲＩＥ法を用いて隣接するセル間に溝３１９を形成することにより、キャパシタ部を分離する。
【００６６】
続いて、溝３１９を酸化膜３２０で埋めた後、隣接する第１の白金電極３１５間の領域にコンタクトホール３０９に連通するコンタクトホール３２１を開口する。この際、白金膜，ＰＺＴ膜に対して選択率の高いＲＩＥ加工法を用いて、自己整合的にコンタクトホール３２１を形成することが可能となる。そして、コンタクトホール３２１内に例えばタングステン３２２を埋め込むことにより、第２の白金膜３１７とトランジスタのソース・ドレイン領域３０６とを電気的に接続する。さらに、後工程においてＡｌ或いはＣｕ配線工程を経て、強誘電体メモリを完成することになる。
【００６７】
このようにして製造された強誘電体メモリにおいても、第２のキャパシタ電極３１７の形成方法が異なるだけで、実質的に第１の実施形態と同様の構成が実現される。従って、第１の実施形態と同様の効果が得られる。また、タングステン３２２が第２の白金膜３１７と広い面積で接触しているので、これらの間のコンタクト抵抗を小さくできる利点がある。
【００６８】
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では強誘電体としてＰＺＴ（ジルコン酸チタン酸鉛）を用いたが、鉛を主原料とするペロブスカイトとしてＰｂＴｉＯ3 などを用いることも可能である。更には、ビスマスを主原料とする酸化物材料（ＳｒＢｉ2 Ｔａ2 Ｏ9 ：ＳＢＴ）やチタン酸バリウム（ＢａＴｉＯ3 ：ＢＴＯ）等を用いることも可能である。また、第１或いは第２のキャパシタ電極を構成する金属は、白金やイリジウムに限るものではなく、ＩｒＯx ，Ｒｕ，ＲｕＯx ，若しくはＳｒＲｕＯ3 、又はこれらの混合物であってもよい。
【００６９】
また、基板材料は必ずしもシリコンに限るものではなく、各種の半導体材料を用いることができる。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００７０】
【発明の効果】
以上詳述したように本発明によれば、トランジスタのソース・ドレイン領域の一方に接続された第１のプラグに接続してトランジスタ領域の上方に、ウェーハの表面と垂直な方向に少なくとも２つのキャパシタ面を有する第１のキャパシタ電極を設け、この第１のキャパシタ電極のキャパシタ面に強誘電体膜を介して第２のキャパシタ電極を設け、この第２のキャパシタ電極を第２のプラグを通してソース・ドレイン領域の他方に接続するようにしているので、リソグラフィー或いは微細加工に伴うパターンの変換差やばらつきの問題を低減し、さらにそれがキャパシタの分極量に与える影響を最小にすることができる。従って、微細化と共に高集積化をはかり、且つ信頼性の向上をはかることが可能となる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる強誘電体メモリの回路構成を示す図。
【図２】第１の実施形態に係わる強誘電体メモリの製造工程の前半を示す断面図。
【図３】第１の実施形態に係わる強誘電体メモリの製造工程の後半を示す断面図。
【図４】本発明の効果を説明するためのもので、強誘電体メモリの設計ルールを示す図。
【図５】本発明の効果を説明するためのもので、強誘電体メモリのキャパシタにおける電極の高さと分極量との関係を示す図。
【図６】第２の実施形態に係わる強誘電体メモリの製造工程の前半を示す断面図。
【図７】第２の実施形態に係わる強誘電体メモリの製造工程の後半を示す断面図。
【図８】第３の実施形態に係わる強誘電体メモリの製造工程の前半を示す断面図。
【図９】第３の実施形態に係わる強誘電体メモリの製造工程の後半を示す断面図。
【符号の説明】
101,107,113,118,120,201,207,218,220,301,307,313,318,320…酸化膜
102,202,302…ポリＳｉ膜
103,203,303…ＷＳｉx 膜
104,105,112,204,205,212,304,305,312…窒化膜
106,206,306…ソース・ドレイン領域
108,109,121,208,209,221,308,309,321…コンタクトホール
110,210,310…ＴｉＮ膜
111,122,211,222,311,322…タングステン
114,314…開口部
115,117,315,317…白金膜
116,216,316…ＰＺＴ膜
119,219,319…溝
215,217…イリジウム膜
Claims (9)
- 複数個のトランジスタが形成された半導体ウェーハ上を覆うように形成された層間絶縁膜と、前記トランジスタのソース・ドレイン領域の一方に接続され、前記層間絶縁膜を貫通してトランジスタ領域の上方に引き出された第１のプラグと、前記トランジスタのソース・ドレイン領域の他方に接続され、前記層間絶縁膜を貫通してトランジスタ領域の上方に引き出された第２のプラグと、第１のプラグに接続されて前記層間絶縁膜上に形成され、前記ウェーハの表面と垂直な少なくとも２つのキャパシタ面を有する第１のキャパシタ電極と、第１のキャパシタ電極の上面，キャパシタ面，及び前記層間絶縁膜上に連続して形成された強誘電体膜と、第２のプラグに接続されて前記強誘電体膜上に形成され、且つ側面が前記強誘電体膜を挟んで第１のキャパシタ電極のキャパシタ面に対向配置された第２のキャパシタ電極とを具備してなることを特徴とする強誘電体メモリ。
- 前記トランジスタは複数個が直列に接続され、前記キャパシタは各々のトランジスタにそれぞれ並列に接続され、第１のキャパシタ電極は隣接するトランジスタ間の１つおきに設けられ、第２のキャパシタ電極は隣接する第１のキャパシタ電極間の領域にそれぞれ形成されていることを特徴とする請求項１記載の強誘電体メモリ。
- 第１或いは第２のキャパシタ電極を構成する金属は、Ｐｔ，Ｉｒ，ＩｒＯx ，Ｒｕ，ＲｕＯx ，ＳｒＲｕＯ3 のを少なくとも一つを主成分とする材料から構成されることを特徴とする請求項１記載の強誘電体メモリ。
- 前記強誘電体膜は、鉛を主原料とするペロブスカイトからなることを特徴とする請求項１記載の強誘電体メモリ。
- 前記強誘電体膜は、ビスマスを主原料とする酸化物材料からなることを特徴とする請求項１記載の強誘電体メモリ。
- 複数個のトランジスタが形成された半導体ウェーハ上を覆うように層間絶縁膜を形成する工程と、前記トランジスタのソース・ドレイン領域の一方に接続され、前記層間絶縁膜を貫通してトランジスタ領域の上方に引き出すように第１のプラグを形成する工程と、前記層間絶縁膜上に、第１のプラグに接続し前記トランジスタのチャネル長方向と垂直な２つのキャパシタ面を有する第１のキャパシタ電極を該チャネル長方向と垂直な方向に延在してストライプ状に形成する工程と、第１のキャパシタ電極の上面，キャパシタ面，及び前記層間絶縁膜上に連続して強誘電体膜を形成する工程と、前記強誘電体膜上に側面が該強誘電体膜を挟んで第１のキャパシタ電極のキャパシタ面に対向するように第２のキャパシタ電極を形成する工程と、第１，第２のキャパシタ電極及び強誘電体膜を選択的にエッチング加工し各セルに分離する工程と、第２のキャパシタ電極と前記トランジスタのソース・ドレイン領域の他方を接続する第２のプラグを形成する工程とを含むことを特徴とする強誘電体メモリの製造方法。
- 前記トランジスタは複数個が直列に接続され、前記キャパシタは各々のトランジスタにそれぞれ並列に接続され、第１のキャパシタ電極は隣接するトランジスタ間の１つおきに設けられ、第２のキャパシタ電極は隣接する第１のキャパシタ電極間の領域にそれぞれ形成されることを特徴とする請求項６記載の強誘電体メモリの製造方法。
- 半導体ウェーハ上に形成されたトランジスタのソース・ドレイン領域の一方に接続した第１のプラグを形成する工程と、第１のプラグに接続し前記トランジスタのチャネル長方向と垂直な２つのキャパシタ面を有する第１のキャパシタ電極を該チャネル長方向と垂直な方向に延在して形成する工程と、少なくとも第１のキャパシタ電極のキャパシタ面に強 誘電体膜を形成する工程と、少なくとも第１のキャパシタ電極のキャパシタ面に前記強誘電体膜を挟んで第２のキャパシタ電極を形成する工程と、第１，第２のキャパシタ電極及び強誘電体膜を選択的にエッチング加工し各セルに分離する工程と、第２のキャパシタ電極と前記トランジスタのソース・ドレイン領域の他方を接続する第２のプラグを形成する工程とを含む強誘電体メモリの製造方法であって、
第１のキャパシタ電極の加工は、該電極を形成すべき領域に溝を有する薄膜上に電極材料を形成した後に、化学研磨により表面平滑化して溝内のみに電極材料を埋め込むダマシーン法によって行うことを特徴とする強誘電体メモリの製造方法。 - 半導体ウェーハ上に形成されたトランジスタのソース・ドレイン領域の一方に接続した第１のプラグを形成する工程と、第１のプラグに接続し前記トランジスタのチャネル長方向と垂直な２つのキャパシタ面を有する第１のキャパシタ電極を該チャネル長方向と垂直な方向に延在して形成する工程と、少なくとも第１のキャパシタ電極のキャパシタ面に強誘電体膜を形成する工程と、少なくとも第１のキャパシタ電極のキャパシタ面に前記強誘電体膜を挟んで第２のキャパシタ電極を形成する工程と、第１，第２のキャパシタ電極及び強誘電体膜を選択的にエッチング加工し各セルに分離する工程と、第２のキャパシタ電極と前記トランジスタのソース・ドレイン領域の他方を接続する第２のプラグを形成する工程とを含む強誘電体メモリの製造方法であって、
第２のキャパシタ電極の加工は、ＲＩＥによる側壁残しの手法によって行うことを特徴とする強誘電体メモリの製造方法。
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