JP2009267063A

JP2009267063A - 半導体装置

Info

Publication number: JP2009267063A
Application number: JP2008114409A
Authority: JP
Inventors: Soichi Yamazaki; 壮一山崎; Masahiro Kiyotoshi; 正弘清利; Koji Yamakawa; 晃司山川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-04-24
Filing date: 2008-04-24
Publication date: 2009-11-12
Also published as: US20090267123A1

Abstract

【課題】占有面積が小さく、かつ十分な電荷蓄積面積を有するキャパシタを備え、さらにビット線間容量を低く抑えた半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板１と、半導体基板１上に、隣接するもの同士でソース・ドレイン領域３を共有して直列配置された複数のトランジスタ２と、半導体基板１および複数のトランジスタ２上に形成された層間絶縁膜４と、層間絶縁膜４上に、所定の間隔で１列に配置された複数の電極からなるキャパシタ下部電極１２と、キャパシタ下部電極１２の上に、キャパシタ絶縁膜１１を介して所定の間隔で２列に千鳥配置された複数の電極からなるキャパシタ上部電極１０と、キャパシタ上部電極１０とソース・ドレイン領域３の一方を接続するキャパシタコンタクト１３と、キャパシタ下部電極１２とソース・ドレイン領域３の他方を接続するキャパシタコンタクト１４と、を有する。
【選択図】図１

Description

本発明は、半導体装置に関する。

従来の半導体装置として、強誘電体キャパシタとトランジスタを並列接続した構成のメモリセルをチェーン（鎖）状に配列したチェーン構造を有する強誘電体メモリが知られている（例えば、特許文献１参照）。

この特許文献１に記載の半導体装置によれば、キャパシタ駆動線を複数のメモリセル間で共有することができるため、メモリセルの占有面積を縮小することができる。

また、従来の他の半導体装置として、立体キャパシタ構造を採用したＦｅＲＡＭ（強誘電体メモリ）が知られている（例えば、特許文献２参照）。

この特許文献２に記載の半導体装置によれば、キャパシタ構造を立体にすることにより、デバイスの動作に必要な信号量を得るために十分な電荷蓄積面積を確保しつつ、キャパシタセルの占有面積、延いてはメモリセルの占有面積を縮小することができる。
特開２００３−２９８０２６号公報特許第３８３３８８７号公報

本発明の目的は、占有面積が小さく、かつ十分な電荷蓄積面積を有するキャパシタを備え、さらにビット線間容量を低く抑えた半導体装置を提供することにある。

本発明の一態様は、半導体基板と、前記半導体基板上に、隣接するもの同士でソース・ドレイン領域を共有して所定の方向に直列配置された複数のトランジスタと、前記半導体基板および前記複数のトランジスタ上に形成された層間絶縁膜と、前記層間絶縁膜上に、前記所定の方向に略平行な方向に所定の間隔で１列に配置された複数の電極からなる第１のキャパシタ電極と、前記第１のキャパシタ電極の上または下に、キャパシタ絶縁膜を介して前記所定の方向に略平行な方向に所定の間隔で２列に千鳥配置された複数の電極からなる第２のキャパシタ電極と、前記第１のキャパシタ電極と前記ソース・ドレイン領域の一方を接続する第１のキャパシタコンタクトと、前記第２のキャパシタ電極と前記ソース・ドレイン領域の他方を接続する第２のキャパシタコンタクトと、を有し、前記第２のキャパシタ電極の２列のうちの一方の列の各電極は、前記第１のキャパシタ電極のうちの一方の端から２ｎ番目（ｎは正の整数）に配置された電極の一部と、２ｎ−１番目に配置された電極の一部の上または下に形成され、前記第２のキャパシタ電極の２列のうちの他方の列の各電極は、前記第１のキャパシタ電極のうちの前記一方の端から２ｎ番目に配置された電極の一部と、２ｎ＋１番目に配置された電極の一部の上または下に形成された、ことを特徴とする半導体装置を提供する。

本発明によれば、占有面積が小さく、かつ十分な電荷蓄積面積を有するキャパシタを備え、さらにビット線間容量を低く抑えた半導体装置を提供することができる。

〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置のキャパシタ構造を表す上面図である。また、図２〜４は、それぞれ図１の鎖線II−II、III−III、およびIV−IVにおける切断面を図中の矢印の方向に見た断面図である。

本実施の形態に係る半導体装置はチェーン構造を有するＦｅＲＡＭであり、半導体基板１と、隣接するもの同士でソース・ドレイン領域３を共有して所定の方向に直列配置された複数のトランジスタ２と、半導体基板１およびトランジスタ２上に形成された層間絶縁膜４ａと、層間絶縁膜４ａ上に形成されたキャップ層５と、キャップ層５上に形成されたキャパシタ下部電極１２と、キャパシタ下部電極１２上にキャパシタ絶縁膜１１を介して形成されたキャパシタ上部電極１０と、キャパシタ上部電極１０とソース・ドレイン領域３の一方を接続するキャパシタコンタクト１３と、キャパシタ下部電極１２とソース・ドレイン領域３の他方を接続するキャパシタコンタクト１４と、キャップ層５、キャパシタ上部電極１０およびキャパシタ絶縁膜１１上に形成された層間絶縁膜４ｂと、層間絶縁膜４ｂ上に形成され、ソース・ドレイン領域３のドレイン端にビット線コンタクト７を介して接続されたビット線８と、層間絶縁膜４ｂ上のビット線８間に形成された配線間絶縁膜９と、を有する。

半導体基板１は、単結晶Ｓｉ等のＳｉ系単結晶からなる。

トランジスタ２は、半導体基板１上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の上面および側面を覆う絶縁膜と、半導体基板１中のゲート電極の両側に形成されたソース・ドレイン領域３
を含む。

ソース・ドレイン領域３は、例えば、イオン注入法を用いて半導体基板１表面に導電型不純物を注入することにより形成される。導電型不純物は、ｐ型不純物としてＢ、ＢＦ_２、Ｉｎ等が用いられ、ｎ型不純物としてＡｓ、Ｐ等が用いられる。また、ソース・ドレイン領域３は、図４に示すように、素子分離領域６により、隣接する素子領域と分離される。素子分離領域６は、例えば、ＳｉＯ_２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。

層間絶縁膜４ａ、４ｂは、ＳｉＯ_２、ＳｉＮ、Ａｌ_２Ｏ_３等の絶縁膜からなる。また、キャップ層５は、ＳｉＮ等の絶縁膜からなる。また、配線間絶縁膜９は、ＳｉＯ_２、Ａｌ_２Ｏ_３等の絶縁膜からなる。

キャパシタ下部電極１２は、Ｉｒ、ＩｒＯ_２、Ｒｕ、ＲｕＯ_２、Ｐｔ等の導電材料からなり、また、ＩｒとＴｉＡｌＮ、ＩｒとＴｉＳＩＮ、ＩｒとＴａＡｌＮ等の組み合わせからなる積層構造であってもよい。また、キャパシタ下部電極１２は、スパッタ法、ＣＶＤ（Chemical Vapor Deposition）法、めっき法等により材料膜を成膜し、フォトリソグラフィ法とＲＩＥ（Reactive Ion Etching）法等によりこれをパターニングすることにより形成される。

キャパシタ下部電極１２は、トランジスタ２の配列方向に略平行な方向（図１内の上下方向）に所定の間隔で１列に配置される複数の電極からなる。また、キャパシタ下部電極１２の各電極の短手方向は、キャパシタ下部電極１２の配列方向に略等しいことが好ましい。ここで、キャパシタ下部電極１２の隣接する電極同士の間にキャパシタコンタクト１３が形成されるため、上記の所定の間隔（キャパシタ下部電極１２の隣接する電極同士の間隔）は、キャパシタコンタクト１３の直径よりも大きい。

キャパシタ上部電極１０は、Ｐｔ、Ｉｒ、ＩｒＯ_２等の導電材料からなり、また、ＳＲＯ（Strontium Ruthenium Oxide）とＰｔ、ＳＲＯとＩｒ、ＳＲＯとＩｒＯ_２、ＳＲＯとＩｒとＩｒＯ_２等の組み合わせからなる積層構造であってもよい。また、キャパシタ上部電極１０は、スパッタ法、ＣＶＤ（Chemical Vapor Deposition）法、めっき法等により材料膜を成膜し、フォトリソグラフィ法とＲＩＥ法等によりこれをパターニングすることにより形成される。

キャパシタ上部電極１０は、キャパシタ絶縁膜１１を介してキャパシタ下部電極１２上に、トランジスタ２の配列方向に略平行な方向（図１内の上下方向）に所定の間隔で２列に千鳥配置された複数の電極からなる。また、キャパシタ上部電極１０の各電極の長手方向は、キャパシタ上部電極１０の配列方向に略等しいことが好ましい。

キャパシタ上部電極１０の２列のうちの一方の列の各電極は、キャパシタ下部電極１２のうちの一方の端から２ｎ番目（ｎは正の整数）に配置された電極の一部と、２ｎ−１番目に配置された電極の一部の上に形成される。また、キャパシタ上部電極１０の２列のうちの他方の列の各電極は、キャパシタ下部電極１２のうちの一方の端から２ｎ番目に配置された電極の一部と、２ｎ＋１番目に配置された電極の一部の上に形成される。

すなわち、キャパシタ上部電極１０の各電極は、キャパシタ下部電極１２の隣接する２つの電極との間でそれぞれキャパシタセルを形成し、キャパシタ下部電極１２の各電極もまた、キャパシタ上部電極１０の隣接する２つの電極との間でそれぞれキャパシタセルを形成する。これにより、キャパシタセルのアレイ構造は、ジグザグに繋がったチェーン構造となる。

また、キャパシタ上部電極１０の各電極は、少なくとも、キャパシタ下部電極１２の隣接する２つの電極の上面の一部である第１の領域Ｒ１、およびそれら２つの電極の向かい合う側面の一部である第２の領域Ｒ２上に、キャパシタ絶縁膜１１を介して形成される。なお、キャパシタの電荷蓄積面積を大きくとるために、図１〜４に示したように、キャパシタ上部電極１０の各電極は、第１の領域Ｒ１、第２の領域Ｒ２、第２の領域Ｒ２が含まれる側面の反対側の側面の一部である第３の領域Ｒ３、および第１〜第３の領域Ｒ１〜Ｒ３に隣接する側面である第４の領域Ｒ４上に、キャパシタ絶縁膜１１を介して形成されることが好ましい。

キャパシタ絶縁膜１１は、ＰＺＴ（Lead Zirconium Titanate）等の強誘電材料からなり、ＣＶＤ法、スパッタ法等により形成される。また、キャパシタ絶縁膜１１は、キャパシタセル領域においてキャップ層５およびキャパシタ下部電極１２上の全領域に一体に形成される。

キャパシタコンタクト１３、１４およびビット線コンタクト７は、Ｗ、多結晶Ｓｉ等の導電材料からなる。また、キャパシタコンタクト１３、１４およびビット線コンタクト７は、例えば、上部がＷ、下部が多結晶Ｓｉの２層構造のように、異なる材料からなる多層構造であってもよい。なお、Ｗのような金属材料からなる箇所には、Ｔｉ膜、ＴｉとＴｉＮの積層膜等からなるバリア層が周囲に形成されてもよい。

キャパシタコンタクト１３は、キャパシタ下部電極１２の隣接する電極同士の間に位置するキャパシタ上部電極１０の下面に接続される。また、キャパシタコンタクト１４は、キャパシタ下部電極１２の下面に形成される。

ビット線８は、Ｃｕ、Ａｌ、ＡｌとＣｕの合金等の導電材料からなる。

（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、キャパシタ上部電極１０、キャパシタ絶縁膜１１およびキャパシタ下部電極１２からなるキャパシタセルの構造を立体にすることにより、デバイスの動作に必要な信号量を得るために十分な電荷蓄積面積を確保しつつ、キャパシタセルの占有面積を小さくすることができる。その結果、通常の平面構造のキャパシタセルを有するチェーン構造の強誘電体メモリよりもメモリセルの占有面積を縮小することができる。

また、キャパシタ上部電極１０とキャパシタ下部電極１２は、それぞれ長手方向が直角になるように配置され、キャパシタセルのアレイ構造がジグザグのチェーン構造となっている。これにより、直線のチェーン構造をとる場合と比較して、隣接するビット線コンタクト７同士、およびビット線８同士の間隔を小さくし、ビット線間容量を小さく抑えることができる。

なお、図５に示すように、キャパシタ上部電極１０とキャパシタ下部電極１２の配置関係は逆であってもよい。すなわち、キャパシタ下部電極１２を構成する複数の電極は、トランジスタ２の配列方向に略平行な方向（図５内の上下方向）に所定の間隔を置いて２列に千鳥配置され、キャパシタ上部電極１０を構成する複数の電極は、キャパシタ絶縁膜１１を介してキャパシタ上部電極１０上に、トランジスタ２の配列方向に略平行な方向に所定の間隔を置いて１列に並列配置される。なお、図５は図１に対応する上面図である。

また、キャパシタ上部電極１０の各電極は、１枚の膜で形成されなくてもよい。例えば、図６に示すように、キャパシタ下部電極１２の隣接する２つの電極上にそれぞれ形成された導電膜１０ａが、プラグ１０ｂおよび層間絶縁膜４ｃ中の配線１０ｃを介して接続された構成であってもよい。なお、図６に示される断面は、図２に示される断面に対応する。

〔第２の実施の形態〕
第２の実施の形態は、キャパシタ下部電極の形状において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の部分については、説明を省略または簡略化する。

（半導体装置の構成）
図７（ａ）、（ｂ）は、それぞれ本発明の第２の実施の形態に係る半導体装置のキャパシタ構造を表す上面図である。

図７（ａ）に示すキャパシタ下部電極１２ａは、その平面形状が、第１の実施の形態に係るキャパシタ下部電極１２のキャパシタコンタクト１３側の２つの角を落とした形状と等しい六角形となっている。なお、キャパシタコンタクト１３側にスペースを設けるような形状であれば、六角以上の多角形であってもよい。

また、図７（ｂ）に示すキャパシタ下部電極１２ｂは、その平面形状が、キャパシタコンタクト１３側にスペースを設けるように傾いた楕円形状となっている。

（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、キャパシタ下部電極１２ａおよび１２ｂが、キャパシタコンタクト１３側にスペースを設けるような平面形状を有するため、キャパシタ下部電極１２の隣接する電極同士の間隔をキャパシタコンタクト１３の直径よりも小さくすることができる。これにより、キャパシタ下部電極の配置間隔を小さくして、キャパシタセルの占有面積をより小さくすることができる。

〔第３の実施の形態〕
第３の実施の形態は、キャパシタ絶縁膜の形状において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の部分については、説明を省略または簡略化する。

（半導体装置の構成）
図８は、本発明の第３の実施の形態に係る半導体装置の断面図である。なお、図８に示される断面は、図２に示される断面に対応する。

キャパシタ絶縁膜１１ａの下面は、そのほぼ全ての部分においてキャパシタ下部電極１２に接する。すなわち、キャパシタ絶縁膜１１ａは、キャパシタ下部電極１２に接する領域以外のキャップ層５に接する領域には実質的に形成されない。ここで、キャパシタ絶縁膜１１ａのキャパシタ上部電極１０側の面を上面、その反対側のキャパシタ下部電極１２側の面を下面とする。また、図８中でキャップ層５に接している面をキャパシタ絶縁膜１１ａの側面とする。また、キャパシタ絶縁膜１１ａは、フォトリソグラフィ法とＲＩＥ法等により材料膜をパターニングすることにより形成される。

（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、誘電率の高いキャパシタ絶縁膜の形成領域を第１の実施の形態よりも小さくすることにより、キャパシタコンタクト１３に加わる寄生抵抗を低減することができる。

〔第４の実施の形態〕
第４の実施の形態は、キャパシタセルが平面構造を有する点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の部分については、説明を省略または簡略化する。

（半導体装置の構成）
図９は、本発明の第４の実施の形態に係る半導体装置のキャパシタ構造を表す上面図である。また、図１０〜１２は、それぞれ図１の鎖線X−X、XI−XI、およびXII−XIIにおける切断面を図中の矢印の方向に見た断面図である。

本実施の形態に係る半導体装置は、半導体基板１と、隣接するもの同士でソース・ドレイン領域３を共有して所定の方向に直列配置された複数のトランジスタ２と、半導体基板１およびトランジスタ２上に形成された層間絶縁膜４ａと、層間絶縁膜４ａ上に形成されたキャップ層５と、キャップ層５上に形成されたキャパシタ下部電極２２と、キャパシタ下部電極２２上にキャパシタ絶縁膜２１を介して形成されたキャパシタ上部電極２０と、キャパシタ上部電極２０とソース・ドレイン領域３の一方を接続するキャパシタコンタクト２３と、キャパシタ下部電極２２とソース・ドレイン領域３の他方を接続するキャパシタコンタクト２４と、キャップ層５、キャパシタ上部電極２０およびキャパシタ絶縁膜１１上に形成された層間絶縁膜４ｂと、層間絶縁膜４ｂ上に形成され、ソース・ドレイン領域３のドレイン端にビット線コンタクト７を介して接続されたビット線８と、層間絶縁膜４ｂ上のビット線８間に形成された配線間絶縁膜９と、を有する。

キャパシタ下部電極２２は、トランジスタ２の配列方向に略平行な方向（図９内の上下方向）に所定の間隔で１列に配置される複数の電極からなる。また、キャパシタ下部電極２２の各電極の短手方向は、キャパシタ下部電極２２の配列方向に略等しいことが好ましい。ここで、キャパシタ下部電極２２の隣接する電極同士の間にキャパシタコンタクト２３が形成されるため、上記の所定の間隔（キャパシタ下部電極２２の隣接する電極同士の間隔）は、キャパシタコンタクト２３の直径よりも大きい。

キャパシタ上部電極２０は、キャパシタ絶縁膜２１を介してキャパシタ下部電極２２上に、トランジスタ２の配列方向に略平行な方向（図９内の上下方向）に所定の間隔で２列に千鳥配置された複数の電極からなる。また、キャパシタ上部電極２０の各電極の長手方向は、キャパシタ上部電極２０の配列方向に略等しいことが好ましい。

キャパシタ上部電極２０の２列のうちの一方の列の各電極は、キャパシタ下部電極２２のうちの一方の端から２ｎ番目（ｎは正の整数）に配置された電極の一部と、２ｎ−１番目に配置された電極の一部の上に形成される。また、キャパシタ上部電極２０の２列のうちの他方の列の各電極は、キャパシタ下部電極２２のうちの一方の端から２ｎ番目に配置された電極の一部と、２ｎ＋１番目に配置された電極の一部の上に形成される。

すなわち、キャパシタ上部電極２０の各電極は、キャパシタ下部電極２２の隣接する２つの電極との間でそれぞれキャパシタセルを形成し、キャパシタ下部電極２２の各電極もまた、キャパシタ上部電極２０の隣接する２つの電極との間でそれぞれキャパシタセルを形成する。これにより、キャパシタセルのアレイ構造は、ジグザグに繋がったチェーン構造となる。

また、キャパシタ上部電極２０の各電極は、キャパシタ下部電極２２の隣接する２つの電極の上面の一部上に、キャパシタ絶縁膜２１を介して形成される。すなわち、キャパシタ上部電極２０、キャパシタ絶縁膜２１およびキャパシタ下部電極２２は、平面構造のキャパシタセルを構成する。

キャパシタ絶縁膜２１は、キャパシタセル領域においてキャップ層５およびキャパシタ下部電極２２上の全領域に一体に形成される。また、キャパシタ絶縁膜２１は、キャパシタ下部電極２２に接する領域にのみ形成されてもよい。

キャパシタコンタクト２３は、キャパシタ下部電極２２の隣接する電極同士の間に位置するキャパシタ上部電極２０の下面に接続される。また、キャパシタコンタクト２４は、キャパシタ下部電極２２の下面に形成される。

（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、平面構造のキャパシタセルを構成するキャパシタ上部電極２０とキャパシタ下部電極２２が、それぞれの長手方向が直角になるように配置され、キャパシタセルのアレイ構造がジグザグのチェーン構造となっている。これにより、直線のチェーン構造をとる場合と比較して、隣接するビット線コンタクト７同士、およびビット線８同士の間隔を小さくし、ビット線間容量を小さく抑えることができる。

なお、図１３に示すように、キャパシタ上部電極２０とキャパシタ下部電極２２の配置関係は逆であってもよい。すなわち、キャパシタ下部電極２２を構成する複数の電極は、トランジスタ２の配列方向に略平行な方向（図１２内の上下方向）に所定の間隔を置いて２列に千鳥配置され、キャパシタ上部電極２０を構成する複数の電極は、キャパシタ絶縁膜２１を介してキャパシタ上部電極２０上に、トランジスタ２の配列方向に略平行な方向に所定の間隔を置いて１列に並列配置される。なお、図１３は、図９に対応する上面図である。

また、キャパシタ上部電極２０の各電極は、１枚の膜で形成されなくてもよい。例えば、図１４に示すように、キャパシタ下部電極２２の隣接する２つの電極上にそれぞれ形成された導電膜２０ａが、プラグ２０ｂおよび層間絶縁膜４ｃ中の配線２０ｃを介して接続された構成であってもよい。なお、図１４に示される断面は、図１０に示される断面に対応する。

また、キャパシタ下部電極２２は、図７（ａ）、（ｂ）に示した第２の実施の形態に係るキャパシタ下部電極１２ａ、１２ｂと同様に、六角形または楕円形の平面形状を有してもよい。これにより、キャパシタ下部電極２２の隣接する電極同士の間隔をキャパシタコンタクト２３の直径よりも小さくし、キャパシタ下部電極の配置間隔を小さくして、キャパシタセルの占有面積をより小さくすることができる。

〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。

また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。

本発明の第１の実施の形態に係る半導体装置のキャパシタ構造を表す上面図。本発明の第１の実施の形態に係る半導体装置の図１の鎖線II−IIにおける切断面を図中の矢印の方向に見た断面図。本発明の第１の実施の形態に係る半導体装置の図１の鎖線III−IIIにおける切断面を図中の矢印の方向に見た断面図。本発明の第１の実施の形態に係る半導体装置の図１の鎖線IV−IVにおける切断面を図中の矢印の方向に見た断面図。本発明の第１の実施の形態に係る半導体装置の変形例を表す上面図。本発明の第１の実施の形態に係る半導体装置の変形例を表す断面図。（ａ）、（ｂ）は、それぞれ本発明の第２の実施の形態に係る半導体装置のキャパシタ構造を表す上面図。本発明の第３の実施の形態に係る半導体装置の断面図。本発明の第４の実施の形態に係る半導体装置のキャパシタ構造を表す上面図。本発明の第４の実施の形態に係る半導体装置の図１の鎖線X−Xにおける切断面を図中の矢印の方向に見た断面図。本発明の第４の実施の形態に係る半導体装置の図１の鎖線XI−XIにおける切断面を図中の矢印の方向に見た断面図。本発明の第４の実施の形態に係る半導体装置の図１の鎖線XII−XIIにおける切断面を図中の矢印の方向に見た断面図。本発明の第４の実施の形態に係る半導体装置の変形例を表す上面図。本発明の第４の実施の形態に係る半導体装置の変形例を表す断面図。

符号の説明

１半導体基板。２トランジスタ。３ソース・ドレイン領域。４ａ層間絶縁膜。７ビット線コンタクト。８ビット線。１０、２０キャパシタ上部電極。１１、１１ａ、２１キャパシタ絶縁膜。１２、１２ａ、１２ｂ、２２キャパシタ下部電極。

Claims

半導体基板と、
前記半導体基板上に、隣接するもの同士でソース・ドレイン領域を共有して所定の方向に直列配置された複数のトランジスタと、
前記半導体基板および前記複数のトランジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜上に、前記所定の方向に略平行な方向に所定の間隔で１列に配置された複数の電極からなる第１のキャパシタ電極と、
前記第１のキャパシタ電極の上または下に、キャパシタ絶縁膜を介して前記所定の方向に略平行な方向に所定の間隔で２列に千鳥配置された複数の電極からなる第２のキャパシタ電極と、
前記第１のキャパシタ電極と前記ソース・ドレイン領域の一方を接続する第１のキャパシタコンタクトと、
前記第２のキャパシタ電極と前記ソース・ドレイン領域の他方を接続する第２のキャパシタコンタクトと、
を有し、
前記第２のキャパシタ電極の２列のうちの一方の列の各電極は、前記第１のキャパシタ電極のうちの一方の端から２ｎ番目（ｎは正の整数）に配置された電極の一部と、２ｎ−１番目に配置された電極の一部の上または下に形成され、
前記第２のキャパシタ電極の２列のうちの他方の列の各電極は、前記第１のキャパシタ電極のうちの前記一方の端から２ｎ番目に配置された電極の一部と、２ｎ＋１番目に配置された電極の一部の上または下に形成された、
ことを特徴とする半導体装置。
前記第１および第２のキャパシタ電極のうち、上側に位置する方のキャパシタ電極は、隣接する２つの下側に位置する方のキャパシタ電極の上面、および前記隣接する２つの下側に位置する方のキャパシタ電極の向かい合う側面上に、前記キャパシタ絶縁膜を介して形成されることを特徴とする請求項１に記載の半導体装置。
前記ソース・ドレイン領域のドレイン端にビット線コンタクトを介して接続されたビット線を含むことを特徴とする請求項１または２に記載の半導体装置。
前記第１のキャパシタ電極は、平面形状が六角以上の多角形または楕円形である下側に位置する電極であり、
前記第１のキャパシタ電極の前記複数の電極の前記所定の間隔は、前記第２のキャパシタコンタクトの直径よりも小さい、
ことを特徴とする請求項１から３のいずれかに記載の半導体装置。
前記キャパシタ絶縁膜の下面は、そのほぼ全ての部分において前記第１および第２のキャパシタ電極のうちの下側に位置する方のキャパシタ電極に接することを特徴とする請求項１から４のいずれかに記載の半導体装置。