KR20240002974A - 반도체 장치 - Google Patents
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Abstract
본 개시는 반도체 장치에 관한 것으로, 일 실시예에 따른 반도체 장치는 기판, 및 상기 기판 위에 위치하는 커패시터 구조체를 포함하고, 상기 커패시터 구조체는, 서로 이격되어 있는 복수의 하부 전극들, 상기 복수의 하부 전극들 사이에 위치하는 서포터, 상기 복수의 하부 전극들 및 상기 서포터 위에 위치하는 유전층, 및 상기 유전층 위에 위치하는 상부 전극을 포함하고, 상기 상부 전극은, 상기 유전층을 컨포멀하게 덮는 제1 도전층, 상기 제1 도전층 위에 위치하며, SiGe을 포함하는 제2 도전층, 상기 제2 도전층 위에 위치하며, W을 포함하는 제3 도전층, 및 상기 제3 도전층 위에 위치하며, TiN을 포함하는 제4 도전층을 포함한다.
Description
본 개시는 반도체 장치에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라, 커패시터 상부 전극의 경우 후속 식각 공정, 집적 공정 상의 응력 등을 고려하여 금속 물질을 포함하는 층(예: 금속 질화물층) 위에 도핑된 SiGe층을 적층하여 사용하고 있다. 그러나, 도핑된 SiGe층을 형성하는 공정에 따른 B 등의 불순물이 소자 특성을 열화시킬 수 있고, 금속층으로만 형성되는 경우보다 상부 전극의 저항이 높아질 수 있다.
이에, SiGe층의 적층량을 줄이고, SiGe층 위에 그보다 저항이 낮은 금속층을 형성하여 상부 전극의 저항을 개선할 수 있다. 금속층은, 일 예로, W을 포함할 수 있다.
실시예들은 소자 특성을 개선시키고, 제조 공정을 단순화할 수 있는 반도체 장치를 제공하기 위한 것이다.
일 실시예에 따른 반도체 장치는, 기판, 및 상기 기판 위에 위치하는 커패시터 구조체를 포함하고, 상기 커패시터 구조체는, 서로 이격되어 있는 복수의 하부 전극들, 상기 복수의 하부 전극들 사이에 위치하는 서포터, 상기 복수의 하부 전극들 및 상기 서포터 위에 위치하는 유전층, 및 상기 유전층 위에 위치하는 상부 전극을 포함하고, 상기 상부 전극은, 상기 유전층을 컨포멀하게 덮는 제1 도전층, 상기 제1 도전층 위에 위치하며, SiGe을 포함하는 제2 도전층, 상기 제2 도전층 위에 위치하며, W을 포함하는 제3 도전층, 및 상기 제3 도전층 위에 위치하며, TiN을 포함하는 제4 도전층을 포함한다.
일 실시예에 따른 반도체 장치는, 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판, 및 각각 상기 셀 어레이 영역 내에 배치되며, 복수의 메모리 셀들을 포함하는 복수의 뱅크들을 포함하고, 상기 복수의 뱅크들은 각각 커패시터 구조체를 포함하고, 상기 커패시터 구조체는, 서로 이격되어 있는 복수의 하부 전극들, 상기 복수의 하부 전극들 사이에 위치하는 서포터, 상기 복수의 하부 전극들 및 상기 서포터 위에 위치하는 유전층, 및 상기 유전층 위에 위치하는 상부 전극을 포함하고, 상기 상부 전극은, 상기 유전층을 컨포멀하게 덮는 제1 도전층, 상기 제1 도전층을 덮으며 SiGe을 포함하는 제2 도전층, 상기 제2 도전층을 덮으며 W을 포함하는 제3 도전층, 및 상기 제3 도전층을 덮으며 금속 질화물을 포함하는 제4 도전층을 포함하고, 상기 제3 도전층의 상기 복수의 하부 전극들의 상부면 위에 위치하는 부분의 두께가 상기 제3 도전층의 상기 복수의 하부 전극들의 측면 위에 위치하는 부분의 두께보다 두껍고, 상기 제4 도전층의 상기 복수의 하부 전극들의 상부면 위에 위치하는 부분의 두께가 상기 제3 도전층의 상기 복수의 하부 전극들의 측면 위에 위치하는 부분의 두께보다 두껍다.
실시예들에 따르면, 상부 전극의 저항을 낮추고, 셀 트랜지스터의 특성을 개선시킬 수 있다.
또한, 실시예들에 따르면, 반도체 장치의 제조 공정이 단순화될 수 있다.
도 1은 일 실시예에 따른 반도체 장치의 평면도이다.
도 2는 도 1의 A-A'선을 따라 자른 단면도이다.
도 3 내지 도 8은 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도들이다.
도 2는 도 1의 A-A'선을 따라 자른 단면도이다.
도 3 내지 도 8은 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도들이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하, 도 1 및 도 2를 참조하여 일 실시예에 따른 반도체 장치에 대하여 설명한다.
도 1은 일 실시예에 따른 반도체 장치의 평면도이다. 도 2는 도 1의 A-A'선을 따라 자른 단면도이다.
도 1 및 도 2를 참조하면, 반도체 장치는 셀 어레이 영역(CR) 및 주변 회로 영역(PR)을 포함하는 기판(110)을 포함할 수 있다.
셀 어레이 영역(CR)은 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 셀 어레이 영역(CR) 내에 어레이 형태로 배치될 수 있다. 하나의 단위 메모리 셀은 적어도 하나의 트랜지스터 및 적어도 하나의 커패시터를 포함할 수 있다. 하나의 셀 어레이 영역(CR) 내에 위치하는 복수의 메모리 셀들의 집합은 뱅크(bank)로 참조될 수 있다. 복수의 메모리 셀들은 복수의 행들 및 복수의 열들로 배열되어 메모리 셀 어레이를 구성할 수 있다. 뱅크는 복수의 메모리 셀 어레이들을 포함할 수 있다. 이하에서 뱅크들 간에 적용되는 실시예들을 중심으로 설명하였으나, 본 발명은 메모리 셀 어레이들 간에도 적용될 수 있다.
복수의 셀 어레이 영역(CR)들은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 매트릭스 형태로 배열될 수 있다. 제1 방향(DR1) 및 제2 방향(DR2)은 기판(110)에 나란한 방향일 수 있다. 제2 방향(DR2)은 제1 방향(DR1)과 교차할 수 있다. 예를 들어, 제2 방향(DR2)은 제1 방향(DR1)과 수직으로 교차할 수 있다. 복수의 셀 어레이 영역(CR)들은 서로 이격될 수 있으며, 복수의 셀 어레이 영역(CR)들 사이에 주변 회로 영역(PR)이 위치할 수 있다. 각각의 셀 어레이 영역(CR)은 주변 회로 영역(PR)에 의해 둘러싸여 있을 수 있다.
주변 회로 영역(PR)에는 메모리 셀을 구동하는 주변 회로들이 위치할 수 있다. 주변 회로들은, 예를 들어, 페이지 버퍼(page buffer), 칼럼 디코더(column decoder) 또는 로우 디코더(row decoder) 중 적어도 하나를 포함할 수 있다.
도 2에서는 생략되었으나, 주변 회로 영역(PR)에 주변 회로를 구성하는 회로 소자들이 위치할 수 있다.
반도체 장치(100)는 복수의 뱅크들을 포함할 수 있다. 복수의 뱅크들은 각각 기판(110)의 셀 어레이 영역(CR) 내에 배치될 수 있다. 복수의 뱅크들 각각은 복수의 메모리 셀들을 포함할 수 있다. 복수의 뱅크들은 주변 회로 영역(PR)의 양측에 위치하는 셀 어레이 영역(CR)들에 각각 배치되는 제1 뱅크(CB1) 및 제2 뱅크(CB2)를 포함할 수 있다. 예를 들면, 제1 뱅크(CB1) 및 제2 뱅크(CB2)는 복수의 뱅크들 중 인접한 뱅크들일 수 있다. 제1 뱅크(CB1) 및 제2 뱅크(CB2)는 각각 후술하는 기판(110) 내에 또는 기판(110) 위에 형성된 구성들을 포함할 수 있다.
기판(110)은 소자 분리막(112)에 의해 정의되는 활성 영역(AC)을 구비할 수 있다. 몇몇 실시예에서, 기판(110)은 Si, Ge, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 반도체 물질을 포함할 수 있다. 몇몇 실시예에서, 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
소자 분리막(112)은 STI(Shallow Trench Isolation) 구조를 가질 수 있다. 예를 들어, 소자 분리막(112)은 기판(110) 내에 형성된 소자 분리 트렌치(112T)를 채우는 절연 물질을 포함할 수 있다. 상기 절연 물질은 FSG(Fluoride Silicate Glass), USG(Undoped Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), PSG(Phospho-Silicate Glass), FOX(Flowable Oxide), PE-TEOS(Plasma Enhanced Tetra-Ethyl-Ortho-Silicate), 또는 TOSZ(Tonen Silazene)을 포함할 수 있으나, 이에 한정되는 것은 아니며, 다양하게 변경될 수 있다.
몇몇 실시예에서, 활성 영역(AC)에 P형 또는 N형 불순물들이 도핑될 수 있다.
게이트 라인 트렌치(120T)는 활성 영역(AC)과 교차하며, 기판(110)의 상부면으로부터 수직 방향인 제3 방향(DR3)을 향해 소정의 깊이로 형성될 수 있다. 게이트 라인 트렌치(120T)의 일부분은 소자 분리막(112) 내부로 연장될 수 있고, 소자 분리막(112) 내에 형성되는 게이트 라인 트렌치(120T)의 일부분은 활성 영역(AC) 내에 형성되는 게이트 라인 트렌치(120T)의 일부분보다 낮은 레벨에 위치하는 바닥면을 가질 수 있다.
게이트 라인 트렌치(120T) 양측에 위치하는 활성 영역(AC)의 상부 영역에는 제1 소스/드레인 영역(114A) 및 제2 소스/드레인 영역(114B)이 배치될 수 있다. 제1 소스/드레인 영역(114A) 및 제2 소스/드레인 영역(114B)은 게이트 라인 트렌치(120T)를 사이에 두고 교번하며 배치될 수 있다. 제1 소스/드레인 영역(114A)과 제2 소스/드레인 영역(114B)은 활성 영역(AC)에 도핑된 불순물과는 다른 도전형을 갖는 불순물이 도핑된 불순물 영역일 수 있다. 예를 들어, 제1 소스/드레인 영역(114A)과 제2 소스/드레인 영역(114B)에는 N형 또는 P형 불순물들이 도핑될 수 있다.
게이트 라인 트렌치(120T)의 내부에는 게이트 구조물(120)이 위치할 수 있다. 게이트 구조물(120)은 게이트 라인 트렌치(120T)의 내벽 상에 순차적으로 형성된 게이트 절연층(122), 게이트 전극(124), 및 게이트 캡핑층(126)을 포함할 수 있다.
게이트 절연층(122)은 소정의 두께로 게이트 라인 트렌치(120T)의 내벽 상에 컨포멀(conformal)하게 형성될 수 있다. 게이트 절연층(122)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, ONO(Oxide/Nitride/Oxide), 또는 실리콘 산화물보다 높은 유전 상수를 가지는 고유전물질 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 게이트 절연층(122)은 약 10 내지 25의 유전 상수를 가질 수 있다. 몇몇 실시예에서, 게이트 절연층(122)은 HfO2, ZrO2, Al2O3, HfAlO3, Ta2O3, TiO2, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되지 않으며, 다양하게 변경될 수 있다.
게이트 전극(124)은 게이트 절연층(122) 상에서 게이트 라인 트렌치(120T)의 바닥부로부터 수직 방향인 제3 방향(DR3)을 향해 소정의 높이까지 게이트 라인 트렌치(120T)를 채우도록 형성될 수 있다. 몇몇 실시예에서, 게이트 전극(124)은 게이트 절연층(122) 상에 배치되는 일함수 조절층(미도시)과 상기 일함수 조절층 상에서 게이트 라인 트렌치(120T)의 바닥부를 채우는 매립 금속층(미도시)을 포함할 수 있다. 예를 들어, 상기 일함수 조절층은 Ti, TiN, TiAlN, TiAlC, TiAlCN, TiSiCN, Ta, TaN, TaAlN, TaAlCN, 또는 TaSiCN과 같은 금속, 금속 질화물 또는 금속 탄화물을 포함할 수 있고, 상기 매립 금속층은 W, WN, TiN, 또는 TaN 중 적어도 하나를 포함할 수 있다.
게이트 캡핑층(126)은 게이트 전극(124) 상에서 게이트 라인 트렌치(120T)의 나머지 부분을 채울 수 있다. 예를 들어, 게이트 캡핑층(126)은 실리콘 산화물, 실리콘 질산화물, 또는 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
제1 소스/드레인 영역(114A) 상에는 기판(110)의 상부면에 평행하고 제1 방향(DR1)에 수직한 제2 방향(DR2)을 따라 연장되는 비트 라인 구조물(130)이 형성될 수 있다. 비트 라인 구조물(130)은 기판(110) 상에 순차적으로 적층된 비트 라인 콘택(132), 비트 라인(134), 비트 라인 캡핑층(136), 및 비트 라인 스페이서(138)를 포함할 수 있다. 비트 라인 콘택(132)은 비트 라인(134)과 제1 소스/드레인 영역(114A) 사이를 연결할 수 있다. 비트 라인 콘택(132)은 비트 라인(134)과 제1 소스/드레인 영역(114A)의 중첩부에 위치할 수 있다. 비트 라인 콘택(132) 및 비트 라인(134)은 도전성 물질을 포함할 수 있다. 예를 들어, 비트 라인 콘택(132)은 폴리 실리콘을 포함할 수 있고, 비트 라인(134)은 금속 물질을 포함할 수 있다.
비트 라인 캡핑층(136)은 실리콘 질화물 또는 실리콘 질산화물과 같은 절연 물질을 포함할 수 있다. 비트 라인 스페이서(138)는 실리콘 산화물, 실리콘 질산화물, 또는 실리콘 질화물과 같은 절연 물질로 구성된 단일층 구조 또는 다중층 구조를 가질 수 있다.
몇몇 실시예에서, 비트 라인 스페이서(138)는 에어 스페이스(미도시)를 더 포함할 수도 있다. 선택적으로, 비트 라인 콘택(132)과 비트 라인(134) 사이에 비트 라인 중간층(미도시)이 개재될 수 있다. 상기 비트 라인 중간층은 텅스텐 실리사이드와 같은 금속 실리사이드, 또는 텅스텐 질화물과 같은 금속 질화물을 포함할 수 있다.
도 2에서는, 비트 라인 콘택(132)이 기판(110) 상부면과 동일한 레벨의 바닥면을 갖는 것으로 도시되었으나, 이와 달리, 기판(110)의 상부면으로부터 소정의 깊이로 리세스(미도시)가 형성되고 비트 라인 콘택(132)이 상기 리세스 내부까지 연장되어, 비트 라인 콘택(132)의 바닥면이 기판(110) 상부면보다 낮은 레벨에 형성될 수도 있다.
기판(110) 상에는 제1 절연층(142) 및 제2 절연층(144)이 순서대로 배치될 수 있고, 비트 라인 구조물(130)이 제1 절연층(142) 및 제2 절연층(144)을 관통하여 제1 소스/드레인 영역(114A)과 연결될 수 있다.
기판(110) 상에는 커패시터 콘택(150)이 위치할 수 있다. 커패시터 콘택(150)은 제2 소스/드레인 영역(114B) 상에 배치될 수 있다. 커패시터 콘택(150)의 측면은 제1 절연층(142) 및 제2 절연층(144)에 의해 둘러싸일 수 있다. 몇몇 실시예에서, 커패시터 콘택(150)은 기판(110) 상에 순차적으로 적층된 하부 콘택 패턴(미도시), 금속 실리사이드층(미도시), 및 상부 콘택 패턴(미도시)과, 상기 상부 콘택 패턴의 측면과 바닥면을 둘러싸는 배리어층(미도시)을 포함할 수 있다.
또한, 몇몇 실시예에서, 상기 하부 콘택 패턴은 폴리 실리콘을 포함하고, 상기 상부 콘택 패턴은 금속 물질을 포함할 수 있다. 상기 배리어층은 도전성을 갖는 금속 질화물을 포함할 수 있다.
제2 절연층(144) 상에는 제3 절연층(146)이 배치될 수 있고, 제3 절연층(146)을 관통하여 커패시터 콘택(150)과 연결되는 랜딩 패드(152)가 배치될 수 있다. 도 2에 도시된 바와 같이, 랜딩 패드(152)는 커패시터 콘택(150) 전체와 제3 방향(DR3)에서 중첩되며, 커패시터 콘택(150)보다 더 큰 폭을 갖도록 형성될 수 있다.
랜딩 패드(152)는 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W) 등의 금속, 또는 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 텅스텐 질화물(WN) 등의 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 몇몇 실시예에서, 랜딩 패드(152)는 티타늄 질화물(TiN)을 포함할 수 있다.
랜딩 패드(152) 및 제3 절연층(146) 상에는 식각 정지층(162)이 위치할 수 있다. 식각 정지층(162)은 랜딩 패드(152)의 적어도 일부와 중첩하는 개구부(162H)를 포함할 수 있다. 식각 정지층(162)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄화질화물(SiCN), 실리콘 붕소질화물(SiBN), 실리콘 탄산화물(SiCO), 실리콘 질산화물(SiON), 실리콘 산화물(SiO), 또는 실리콘 탄산질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
식각 정지층(162) 상에는 커패시터 구조체(CS)가 배치될 수 있다. 예를 들어, 제1 뱅크(CB1) 및 제2 뱅크(CB2)는 각각 커패시터 구조체(CS)를 포함할 수 있다. 커패시터 구조체(CS)는 제1 뱅크(CB1) 및 제2 뱅크(CB2) 각각에 포함된 복수의 메모리 셀들의 복수의 커패시터들을 포함할 수 있다. 커패시터 구조체(CS)에 대하여는 아래에서 보다 자세히 설명한다.
커패시터 구조체(CS)는 랜딩 패드(152)를 사이에 두고 커패시터 콘택(150)과 전기적으로 연결되는 복수의 하부 전극(170)들, 하부 전극(170)의 양측면 상에 배치되는 서포터(180), 복수의 하부 전극(170)들을 컨포멀하게 덮는 유전층(190), 및 유전층(190) 상에 배치되는 상부 전극(200)을 포함할 수 있다.
복수의 하부 전극(170)들은 서로 이격되어 있을 수 있다. 복수의 하부 전극(170)들은 제1 방향(DR1)을 따라 이격되며 배열될 수 있다. 도시되지는 않았으나, 복수의 하부 전극(170)들은 제2 방향(DR2)을 따라 이격되며 배열될 수 있다. 예를 들어, 복수의 하부 전극(170)들은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 매트릭스 형태로 배열될 수 있으나, 이에 한정되는 것은 아니다.
하부 전극(170)은 랜딩 패드(152) 상에 배치될 수 있고, 하부 전극(170)의 바닥부는 식각 정지층(162)의 개구부(162H) 내에 배치될 수 있다. 하부 전극(170)의 바닥부의 폭은 랜딩 패드(152)의 폭보다 더 작을 수 있고, 이에 따라 하부 전극(170)의 바닥면 전체가 랜딩 패드(152)와 접촉할 수 있다.
하부 전극(170)은 기판(110)에 수직한 제3 방향(DR3)으로 연장되는 필러(pillar) 또는 기둥 형상을 가질 수 있으나, 이에 한정되지 않는다. 몇몇 실시예에서, 하부 전극(170)은 랜딩 패드(152) 상에서 아래가 막힌 실린더 또는 컵 형상으로 형성될 수 있다.
하부 전극(170)은, 예를 들어, 폴리 실리콘, 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W) 등의 금속, 금속 실리사이드, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 텅스텐 질화물(WN) 등의 도전성 금속 질화물, 또는 이리듐 산화물(IrO2), 루테늄 산화물(RuO2), 스트론튬 루테늄 산화물(SrRuO3) 등의 도전성 금속 산화물 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
서포터(180)는 복수의 하부 전극(170)들 사이에 위치할 수 있다. 서포터(180)는 복수의 하부 전극(170)들의 측면 상에 위치할 수 있다. 서포터(180)는 복수의 하부 전극(170)들을 둘러쌀 수 있다. 서포터(180)는 복수의 하부 전극(170)들의 동일한 레벨에 위치한 측면들을 둘러쌀 수 있다. 서포터(180)는 종횡비가 높은 복수의 하부 전극(170)들이 쓰러지지 않도록 지지할 수 있다.
도 2에는 서포터(180)가 1개의 층으로만 도시되었으나, 서포터(180)를 구성하는 층수는 이에 한정되지 않는다. 몇몇 실시예에서, 서포터(180)는 여러 층으로 이루어질 수 있으며, 서포터(180)를 구성하는 복수의 층들은 제3 방향(DR3)으로 이격될 수 있다. 예를 들어, 복수의 층들 중 어느 하나는 복수의 하부 전극(170)들의 상부의 측면 상에 위치할 수 있으며, 다른 하나는 복수의 하부 전극(170)들의 중앙부의 측면 상에 위치할 수 있다.
서포터(180)는 예를 들어, 실리콘 질화물, 실리콘 질산화물, 실리콘 보론 질화물(SiBN), 또는 실리콘 탄화질화물(SiCN)을 포함할 수 있으나, 이에 한정되는 것은 아니며, 서포터(180)가 포함하는 물질은 다양하게 변경될 수 있다.
유전층(190)은 복수의 하부 전극(170)들 및 서포터(180) 위에 위치할 수 있다. 유전층(190)은 복수의 하부 전극(170)들 및 복수의 하부 전극(170)들 사이에 위치한 서포터(180)의 표면을 컨포멀하게 덮을 수 있다. 예를 들어, 유전층(190)은 복수의 하부 전극(170)들의 상부면 및 측면을 덮을 수 있다. 유전층(190)은 서포터(180)의 상부면, 하부면, 및 측면을 덮을 수 있다.
유전층(190)은 식각 정지층(162) 위에 위치할 수 있다. 유전층(190)은 식각 정지층(162)의 상부면을 덮을 수 있다. 유전층(190)은 복수의 하부 전극(170)들의 사이에 위치한 식각 정지층(162)의 상부면을 덮을 수 있다. 유전층(190)은 인접한 뱅크들(CB1, CB2)의 사이에 위치하는 식각 정지층(162)의 상부면을 덮을 수 있으나, 이에 한정되는 것은 아니다. 즉, 제1 뱅크(CB1)에 포함되는 유전층(190)과 제2 뱅크(CB2)에 포함되는 유전층(190)이 연결될 수 있으나, 이에 한정되는 것은 아니다.
몇몇 실시예에서, 유전층(190)은 서로 인접한 제1 뱅크(CB1) 및 제2 뱅크(CB2) 사이에 위치하는 식각 정지층(162)의 상부면을 덮지 않을 수 있다. 즉, 제1 뱅크(CB1)에 포함되는 유전층(190)과 제2 뱅크(CB2)에 포함되는 유전층(190)이 분리될 수 있다.
유전층(190)은 복수의 하부 전극(170)들과 후술될 상부 전극(200) 사이에 위치할 수 있다.
유전층(190)은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 유전층(190)은, 예를 들어, 지르코늄 산화물, 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 란타늄 산화물, 알루미늄 산화물, 이트륨 산화물, 스트론튬 티타늄 산화물, 또는 바륨 스트론튬 티타늄 산화물 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
상부 전극(200)은 유전층(190) 위에 위치할 수 있다. 상부 전극(200)은 유전층(190)에 의해 복수의 하부 전극(170)들로부터 이격될 수 있다.
상부 전극(200)은 유전층(190) 위에 위치하는 제1 도전층(202), 제1 도전층(202) 위에 위치하는 제2 도전층(204), 제2 도전층(204) 위에 위치하는 제3 도전층(206), 및 제3 도전층(206) 위에 위치하는 제4 도전층(208)을 포함할 수 있다. 제1 도전층(202), 제2 도전층(204), 제3 도전층(206) 및 제4 도전층(208)은 유전층(190) 위에 차례대로 적층될 수 있다. 제1 도전층(202), 제2 도전층(204), 제3 도전층(206) 및 제4 도전층(208)은 각각 도전성 물질을 포함할 수 있다.
제1 도전층(202)은 유전층(190)을 컨포멀하게 덮을 수 있다. 일 실시예에서, 제1 도전층(202)은 티타늄 질화물(TiN)을 포함할 수 있다.
제2 도전층(204)은 제1 도전층(202)을 덮을 수 있다. 제2 도전층(204)은 실리콘 게르마늄(SiGe)을 포함할 수 있다. 제2 도전층(204)은 화학 기상 증착(chemical vapor deposition, CVD) 공정에 의해 형성될 수 있다. 제2 도전층(204)에 요구되는 특성에 따라, CVD 공정에서 실리콘과 게르마늄의 조성이 제어될 수 있다.
제2 도전층(204)은 복수의 하부 전극(170)들의 측면들 사이의 공간을 채울 수 있다. 제2 도전층(204)은 유전층(190) 및 제1 도전층(202)이 형성되고 남은 복수의 하부 전극(170)들의 측면들 사이의 공간을 채울 수 있다.
제2 도전층(204)은 복수의 하부 전극(170)들의 상부면을 덮을 수 있다. 제2 도전층(204)은 복수의 하부 전극(170)들의 측면을 덮을 수 있다. 예를 들면, 복수의 하부 전극(170)들 중 뱅크의 가장자리에 위치하는 하부 전극(170)들의 측면을 덮는 제2 도전층(204)의 부분은 제3 방향(DR3)으로 연장되는 부분 및 상기 제3 방향(DR3)으로 연장되는 부분으로부터 기판(110)과 나란한 방향으로 구부러진 부분을 포함할 수 있다.
제3 도전층(206)은 제2 도전층(204)을 덮을 수 있다. 제3 도전층(206)은 제2 도전층(204)의 상부면을 덮을 수 있다. 제3 도전층(206)은 제2 도전층(204)의 측면을 덮을 수 있다. 제2 도전층(204)의 측면을 덮는 제3 도전층(206)의 부분은 제3 방향(DR3)으로 연장되는 부분 및 상기 제3 방향(DR3)으로 연장되는 부분으로부터 기판(110)과 나란한 방향으로 구부러진 부분을 포함할 수 있다. 제3 도전층(206)의 상기 구부러진 부분은 제2 도전층(204)의 상기 구부러진 부분의 상부면 위에 위치할 수 있다.
제3 도전층(206)은 텅스텐(W)을 포함할 수 있다. 제3 도전층(206)은 물리 기상 증착(physical vapor deposition, PVD) 공정에 의해 형성될 수 있다. 제3 도전층(206)이 PVD 공정에 의해 형성됨에 따라, 제3 도전층(206)의 복수의 하부 전극(170)들의 상부면 위에 위치하는 부분의 제1 두께(w1)가 제3 도전층(206)의 복수의 하부 전극(170)들의 측면 위에 위치하는 부분의 제2 두께(w2)보다 두꺼울 수 있다. 이때, 제1 두께(w1)는 제3 방향(DR3)에 따른 두께일 수 있고, 제2 두께(w2)는 제1 방향(DR1)에 따른 두께일 수 있다. 예를 들면, 제1 두께(w1)는 약 300 옹스트롬 내지 1000 옹스트롬이고, 제2 두께(w2)는 약 100 옹스트롬 내지 500 옹스트롬일 수 있다.
도 2에 도시된 바와 같이, 제3 도전층(206)이 제2 도전층(204) 바로 위에 위치할 수 있으나, 이에 한정되는 것은 아니다. 몇몇 실시예에서, 제2 도전층(204)과 제3 도전층(206) 사이에 WN, WSi2, Ti, 또는 TiN을 포함하는 추가 도전층(미도시)이 더 위치할 수 있다.
제4 도전층(208)은 제3 도전층(206)을 덮을 수 있다. 제4 도전층(208)은 제3 도전층(206)의 상부면을 덮을 수 있다. 제4 도전층(208)은 제3 도전층(206)의 측면을 덮을 수 있다. 제3 도전층(206)의 측면을 덮는 제4 도전층(208)의 부분은 제3 도전층(206)의 상기 구부러진 부분의 상부면 위에 위치할 수 있다.
제4 도전층(208)은 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 텅스텐 질화물(WN), 또는 텅스텐 실리콘 질화물(WSiN)을 포함하는 금속 질화물을 포함할 수 있다. 몇몇 실시예에서, 제4 도전층(208)은 TiN을 포함할 수 있다.
제4 도전층(208)은 PVD 공정에 의해 형성될 수 있다. 제4 도전층(208)이 PVD 공정에 의해 형성됨에 따라, 제4 도전층(208)의 복수의 하부 전극(170)들의 상부면 위에 위치하는 부분의 제3 두께(w3)가 제4 도전층(208)의 복수의 하부 전극(170)들의 측면 위에 위치하는 부분의 제4 두께(w4)보다 두꺼울 수 있다. 이때, 제3 두께(w3)는 제3 방향(DR3)에 따른 두께일 수 있고, 제4 두께(w4)는 제1 방향(DR1)에 따른 두께일 수 있다. 예를 들면, 제3 두께(w3)는 약 100 옹스트롬 내지 500 옹스트롬이고, 제4 두께(w4)는 약 30 옹스트롬 내지 200 옹스트롬일 수 있다.
도 2에서는 제4 도전층(208)이 단일층 구조인 것으로 도시되었으나, 이에 한정되지 않는다. 몇몇 실시예에서, 제4 도전층(208)은 다층 구조일 수 있으며, 제4 도전층(208)의 복수의 층들은 각각 TiN, TiSiN, WN, 또는 WSiN를 포함하는 금속 질화물을 포함할 수 있다. 예를 들면, 제4 도전층(208)은 TiN을 포함하는 층과 TiSiN, WN, 또는 WSiN을 포함하는 층을 포함할 수 있다.
제3 도전층(206) 및 제4 도전층(208)은 제2 도전층(204)의 상부면 및 측면 위에 차례로 적층될 수 있다. 상술한 실시예에 따르면, 제3 도전층(206) 및 제4 도전층(208)은 PVD 공정에 의해 형성될 수 있다. 제3 도전층(206) 및 제4 도전층(208)은 타겟 물질(또는, 소스)만 변경하여 동일한 PVD 설비에서 연속적인 공정(In situ)으로 형성될 수 있다.
일 실시예에 따르면, 금속 질화물을 포함하는 제4 도전층(208)이 PVD 공정을 통해 금속 물질을 포함하는 제3 도전층(206) 위에 증착될 수 있다. 이 경우, 금속 물질을 포함하는 층의 일부를 플라즈마 질화 처리하여 금속 물질층 위에 금속 질화 물질층을 형성하는 비교예보다 금속 물질층의 동일한 면 상에 금속 질화 물질층이 컨포멀하게 형성될 수 있다. 또한, 실시예의 제4 도전층(208)이 비교예의 금속 질화 물질층보다 두껍게 형성될 수 있다.
제4 도전층(208)은 후술될 층간 절연층(ILD)의 화학 기계적 연마(chemical mechanical polishing, CMP) 공정에서 식각 정지층으로 사용될 수 있다. 이와 관련된 내용은 도 7을 참조하여 보다 상세히 설명한다.
층간 절연층(ILD)은 상부 전극(200) 위에 위치할 수 있다. 층간 절연층(ILD)은 상부 전극(200)의 상부면 및 측면 위에 위치할 수 있다. 상부 전극(200)의 상부면은 제4 도전층(208)의 상부면일 수 있다. 상부 전극(200)의 측면은 제1 도전층(202)의 측면, 제2 도전층(204)의 측면, 제3 도전층(206)의 측면, 및 제4 도전층(208)의 측면을 포함할 수 있다.
한편, 도 2에는 상부 전극(200)의 측면이 기판(110)에 수직한 면인 것으로 도시되어 있으나, 이에 한정되지 않는다. 몇몇 실시예에서, 상부 전극(200)의 측면은 기판(110)에 수직한 제3 방향(DR3)에 대하여 기울어진 경사면을 가질 수 있다.
층간 절연층(ILD)은 복수의 뱅크들에 각각 포함된 복수의 상부 전극(200)들의 상부면 위에 위치할 수 있다. 층간 절연층(ILD)은 인접한 뱅크들(CB1, CB2)에 각각 포함된 상부 전극(200)들의 상부면을 덮으며, 인접한 뱅크들(CB1, CB2)에 각각 포함된 상부 전극(200)들의 측면 사이에 위치할 수 있다. 예를 들면, 층간 절연층(ILD)은 제1 뱅크(CB1)에 포함된 상부 전극(200)의 상부면과 제2 뱅크(CB2)에 포함된 상부 전극(200)의 상부면을 덮을 수 있다. 층간 절연층(ILD)은 제1 뱅크(CB1)에 포함된 상부 전극(200)의 측면과 제2 뱅크(CB2)에 포함된 상부 전극(200)의 측면 사이에 위치할 수 있다.
층간 절연층(ILD)은 기판(110) 위에 배치되는 복수의 뱅크들 중 인접한 뱅크들(CB1, CB2)의 상부 전극(200)들 사이의 공간에 채워질 수 있다. 예를 들면, 층간 절연층(ILD)은 제1 뱅크(CB1)에 포함된 상부 전극(200)과 제2 뱅크(CB2)에 포함된 상부 전극(200) 사이의 공간에 채워질 수 있다. 제1 뱅크(CB1)에 포함된 상부 전극(200)과 제2 뱅크(CB2)에 포함된 상부 전극(200)은 층간 절연층(ILD)에 의해 분리될 수 있다.
층간 절연층(ILD)은 유전층(190)의 상부면을 덮을 수 있다. 상술한 바에 따르면, 제1 뱅크(CB1)에 포함되는 유전층(190)과 제2 뱅크(CB2)에 포함되는 유전층(190)이 연결될 수 있다. 층간 절연층(ILD)은 제1 뱅크(CB1)와 제2 뱅크(CB2) 사이를 연결하는 유전층(190)의 상부면을 덮을 수 있다.
몇몇 실시예에서, 제1 뱅크(CB1)에 포함된 유전층(190)과 제2 뱅크(CB2)에 포함된 유전층(190)이 층간 절연층(ILD)에 의해 분리될 수도 있다.
층간 절연층(ILD)의 상부면은 평평할 수 있다. 셀 어레이 영역(CR) 상에 배치되는 층간 절연층(ILD)의 상부면과 주변 회로 영역(PR) 상에 배치되는 층간 절연층(ILD)의 상부면은 실질적으로 동일한 레벨에 위치할 수 있다.
일 실시예에 따른 반도체 장치(100)는 실리콘 게르마늄을 포함하는 제2 도전층(204)과 텅스텐을 포함하는 제3 도전층(206) 위에 TiN과 같은 금속 질화물을 포함하는 제4 도전층(208)을 포함할 수 있다. 제2 도전층(204) 및 제3 도전층(206) 위에 SiON층을 포함하는 비교예에 따르면, 수소(H2) 확산도(diffusivity)가 낮아져서 메모리 셀의 수소(H2) 패시베이션(passivation) 효과가 감소하고, 셀 트렌지스터의 특성이 열화될 수 있다. 반면에, 제4 도전층(208)이 TiN과 같은 금속 질화물을 포함하는 실시예에 따르면, 수소(H2) 확산도(diffusivity)가 높아지고, 메모리 셀의 수소(H2) 패시베이션(passivation) 효과가 증가할 수 있다.
또한, 층간 절연층(ILD)이 제3 도전층(206) 바로 위에 위치하는 비교예에 따르면, 제3 도전층(206)을 증착한 이후 공정에서 텅스텐을 포함하는 제3 도전층(206)의 상부면 위에 포토 레지스트가 도포될 수 있다. 이 경우, 노광 공정에서 난반사가 발생하여, 포토 레지스트의 원하지 않는 영역에도 노광되거나, 포토 레지스트의 원하는 영역에 제대로 노광되지 않을 수 있다. 이에 따라, 현상 공정 이후, 뱅크의 가장자리 부분에 포토 레지스트 잔여물이 생길 수 있다. 일 실시예에 따르면, 제3 도전층(206)과 층간 절연층(ILD) 사이에 TiN과 같은 금속 질화물을 포함하는 제4 도전층(208)이 위치할 수 있고, 제4 도전층(208) 위에 포토 레지스트가 도포될 수 있다. 제4 도전층(208)은 노광 공정에서 난반사를 방지하므로, 제4 도전층(208) 위에 도포되는 포토 레지스트의 원하는 영역에만 제대로 노광이 이루어질 수 있고, 현상 시에 잔여물이 남지 않을 수 있다.
일 실시예에 따르면, 텅스텐을 포함하는 제3 도전층(206) 위에 TiN과 같은 금속 질화물을 포함하는 제4 도전층(208)을 형성함에 따라, 제3 도전층(206)의 산화를 줄여 저항을 줄일 수 있다.
이하, 도 3 내지 도 8을 참조하여 일 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
도 3 내지 도 8은 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도들이다. 도 3 내지 도 8에 도시된 공정들에 의해 도 1 및 도 2의 실시예에 따른 반도체 장치가 제조될 수 있다. 도 3 내지 도 8에서는 편의상 도 2의 식각 정지층(162) 이하의 층들을 생략하였다.
도 3을 참조하면, 복수의 하부 전극(170)들이 기판(도 2의 기판(110))의 셀 어레이 영역(CR) 내에 형성될 수 있다. 복수의 하부 전극(170)들은 기판에 수직한 제3 방향(DR3)으로 연장될 수 있다. 복수의 하부 전극(170)들은 서로 이격되어 있을 수 있다. 예를 들면, 복수의 하부 전극(170)들은 제1 방향(DR1)으로 이격되며 배열될 수 있다.
서포터(180)는 동일한 셀 어레이 영역(CR) 내에 위치하는 복수의 하부 전극(170)들의 측면 상에 형성될 수 있다. 서포터(180)는 복수의 하부 전극(170)들의 동일한 레벨에 위치한 측면들을 둘러쌀 수 있다.
유전층(190)은 복수의 하부 전극(170)들과 서포터(180)의 표면을 컨포멀하게 덮도록 형성될 수 있다. 유전층(190)은 셀 어레이 영역(CR) 내에 위치하는 복수의 하부 전극(170)들 및 서포터(180)를 덮을 수 있다. 유전층(190)은 복수의 셀 어레이 영역(CR)들에 대하여 하나의 층으로 형성될 수 있다. 복수의 셀 어레이 영역(CR)들 내에 각각 위치하는 복수의 하부 전극(170)들 및 서포터(180)를 하나의 유전층(190)이 덮을 수 있다.
또한, 인접한 셀 어레이 영역(CR)들 사이에 위치하는 주변 회로 영역(PR) 내에도 유전층(190)이 배치될 수 있다. 유전층(190)은 인접한 셀 어레이 영역(CR)들로부터, 인접한 셀 어레이 영역(CR)들 사이에 위치하는 주변 회로 영역(PR)으로 연장될 수 있다.
유전층(190) 위에 제1 도전 물질층(202_L)이 형성될 수 있다. 제1 도전 물질층(202_L)은 유전층(190)을 컨포멀하게 덮도록 형성될 수 있다. 예를 들어, 제1 도전 물질층(202_L)은 원자층 증착(atomic layer deposition, ALD) 공정에 의해 형성될 수 있다. 제1 도전 물질층(202_L)은, 예를 들어, TiN을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 도전 물질층(202_L) 위에 제2 도전 물질층(204_L)이 형성될 수 있다. 일 실시예에서, 제2 도전 물질층(204_L)은 실리콘 게르마늄을 포함할 수 있다. 제2 도전 물질층(204_L)은 CVD 공정에 의해 증착될 수 있다. 제2 도전 물질층(204_L)이 원하는 특성을 갖도록 CVD 공정 시 실리콘과 게르마늄의 조성은 조절될 수 있다.
제2 도전 물질층(204_L)은 셀 어레이 영역(CR) 내에서 복수의 하부 전극(170)들의 상부면 및 측면을 덮을 수 있다. 제2 도전 물질층(204_L)은 유전층(190) 및 제1 도전 물질층(202_L)이 형성되고 남은 복수의 하부 전극(170)들의 측면들 사이의 공간을 채울 수 있다.
또한, 인접한 셀 어레이 영역(CR)들 사이에 위치하는 주변 회로 영역(PR) 내에도 제2 도전 물질층(204_L)이 배치될 수 있다. 제2 도전 물질층(204_L)은 인접한 셀 어레이 영역(CR)들로부터, 인접한 셀 어레이 영역(CR)들 사이에 위치하는 주변 회로 영역(PR)으로 연장될 수 있다.
제2 도전 물질층(204_L) 위에 제3 도전 물질층(206_L)이 형성될 수 있다. 일 실시예에서, 제3 도전 물질층(206_L)은 텅스텐을 포함할 수 있다. 일 실시예에서, 제3 도전 물질층(206_L)은 PVD 공정에 의해 증착될 수 있다. 제3 도전 물질층(206_L)은 제2 도전 물질층(204_L)의 상부면 및 측면을 덮도록 증착될 수 있다. 제2 도전 물질층(204_L)의 상부면 상에 증착되는 제3 도전 물질층(206_L)의 두께가 제2 도전 물질층(204_L)의 측면 상에 증착되는 두께는 제3 도전 물질층(206_L)의 두께보다 두꺼울 수 있다.
제3 도전 물질층(206_L) 위에 제4 도전 물질층(208_L)이 형성될 수 있다. 일 실시예에서, 제4 도전 물질층(208_L)은 TiN, TiSiN, WN, 또는 WSiN을 포함하는 금속 질화물을 포함할 수 있다. 일 실시예에서, 제4 도전 물질층(208_L)은 TiN을 포함할 수 있다. 몇몇 실시예에서, 제4 도전 물질층(208_L)은 TiN, TiSiN, WN, 또는 WSiN 중 적어도 두 개를 각각 포함하는 다층 구조로 형성될 수도 있다.
일 실시예에서, 제4 도전 물질층(208_L)은 PVD 공정에 의해 증착될 수 있다. 제4 도전 물질층(208_L)은 제3 도전 물질층(206_L)의 상부면 및 측면을 덮도록 증착될 수 있다. 제3 도전 물질층(206_L)의 상부면 상에 증착되는 제4 도전 물질층(208_L))의 두께가 제3 도전 물질층(206_L)의 측면 상에 증착되는 두께는 제4 도전 물질층(208_L)의 두께보다 두꺼울 수 있다.
제3 도전 물질층(206_L) 및 제4 도전 물질층(208_L)은 제2 도전 물질층(204_L) 위에 차례로 적층될 수 있다. 제3 도전 물질층(206_L) 및 제4 도전 물질층(208_L)은 인접한 셀 어레이 영역(CR)들 및 상기 인접한 셀 어레이 영역(CR)들 사이에 위치하는 주변 회로 영역(PR)에 배치될 수 있다.
도 4를 참조하면, 제4 도전 물질층(208_L) 위에 포토 레지스트 패턴(PR)이 형성될 수 있다. 예를 들어, 스핀 코팅(spin coating) 공정에 의해 제4 도전 물질층(208_L) 위에 포토 레지스트 층을 도포한 후, 포토 레지스트 층을 노광 및 현상하여 포토 레지스트 패턴(PR)을 형성할 수 있다. 포토 레지스트 패턴(PR)은 셀 어레이 영역(CR) 내에 배치되는 제4 도전 물질층(208_L)의 상부면 위에 위치할 수 있다. 주변 회로 영역(PR) 내에 배치되는 제4 도전 물질층(208_L)의 상부면 위에는 포토 레지스트 패턴(PR)이 위치하지 않을 수 있다.
도 5를 참조하면, 도 4의 포토 레지스트 패턴(PR)을 식각 마스크로 하여 식각 공정을 수행하여, 제1 도전층(202), 제2 도전층(204), 제3 도전층(206), 및 제4 도전층(208)을 형성할 수 있다.
식각 공정에 의해, 도 4의 제1 도전 물질층(202_L)의 부분, 제2 도전 물질층(204_L), 제3 도전 물질층(206_L), 및 제4 도전 물질층(208_L)의 주변 회로 영역(PR) 내에 배치되는 부분들이 제거될 수 있다. 즉, 제1 도전 물질층(202_L), 제2 도전 물질층(204_L), 제3 도전 물질층(206_L), 및 제4 도전 물질층(208_L)은 셀 어레이 영역(CR)들 사이에서 분리될 수 있다. 이에 따라, 복수의 셀 어레이 영역(CR)들에 각각 배치되는 복수의 상부 전극(200)들은 서로 절연될 수 있다. 상부 전극(200)은 제1 도전층(202), 제2 도전층(204), 제3 도전층(206), 및 제4 도전층(208)을 포함할 수 있다.
도 5에서는 유전층(190)은 식각되지 않는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 몇몇 실시예에서는, 식각 공정으로 제1 도전 물질층(202_L), 제2 도전 물질층(204_L), 제3 도전 물질층(206_L), 및 제4 도전 물질층(208_L)뿐만 아니라, 유전층(190)도 식각할 수 있다. 이 경우, 주변 회로 영역(PR) 내에 배치되는 유전층(190)의 부분이 제거되어, 유전층(190)이 셀 어레이 영역(CR)들 사이에서 분리될 수도 있다.
도 6을 참조하면, 복수의 상부 전극(200)들 위에 층간 절연 물질층(ILD_L)을 형성할 수 있다. 층간 절연 물질층(ILD_L)은, 예를 들어, CVD 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
층간 절연 물질층(ILD_L)은 복수의 상부 전극(200)들의 상부면을 덮을 수 있다. 상부 전극(200)의 상부면은 제4 도전층(208)의 상부면일 수 있다. 층간 절연 물질층(ILD_L)은 복수의 셀 어레이 영역(CR)들 내에 각각 배치되는 제4 도전층(208)들의 상부면을 덮을 수 있다.
층간 절연 물질층(ILD_L)은 인접한 상부 전극(200)들 사이의 공간에 채워질 수 있다. 층간 절연 물질층(ILD_L)은 인접한 셀 어레이 영역(CR)들 내에 각각 배치되는 상부 전극(200)들의 측면들 사이에 위치할 수 있다. 상부 전극(200)의 측면은 제1 도전층(202)의 측면, 제2 도전층(204)의 측면, 제3 도전층(206)의 측면, 및 제4 도전층(208)의 측면을 포함할 수 있다. 층간 절연 물질층(ILD_L)은 인접한 셀 어레이 영역(CR)들 내에 각각 배치되는 제1 도전층(202)들의 측면들 사이에 위치할 수 있다. 층간 절연 물질층(ILD_L)은 인접한 셀 어레이 영역(CR)들 내에 각각 배치되는 제2 도전층(204)들의 측면들 사이에 위치할 수 있다. 층간 절연 물질층(ILD_L)은 인접한 셀 어레이 영역(CR)들 내에 각각 배치되는 제3 도전층(206)들의 측면들 사이에 위치할 수 있다. 층간 절연 물질층(ILD_L)은 인접한 셀 어레이 영역(CR)들 내에 각각 배치되는 제4 도전층(208)들의 측면들 사이에 위치할 수 있다.
인접한 셀 어레이 영역(CR)들 내에 각각 배치되는 상부 전극(200)들의 측면들 사이에 위치하는 층간 절연 물질층(ILD_L)의 부분은 인접한 셀 어레이 영역(CR)들 사이에 위치하는 주변 회로 영역(PR) 내에 배치될 수 있다. 주변 회로 영역(PR) 내에 배치되는 층간 절연 물질층(ILD_L)의 부분은 유전층(190)의 상부면 위에 위치할 수 있다.
주변 회로 영역(PR)에 배치되는 층간 절연 물질층(ILD_L)의 부분의 상부면은 셀 어레이 영역(CR)에 배치되는 층간 절연 물질층(ILD_L)의 부분의 상부면보다 낮은 레벨에 위치할 수 있다.
층간 절연 물질층(ILD_L)은, 예를 들어, TEOS(Tetra-Ethyl-Ortho-Silicate)를 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 7을 참조하면, 층간 절연 물질층(ILD_L)의 상부면을 평탄화할 수 있다. 예를 들어, CMP 공정에 의해 층간 절연 물질층(ILD_L)의 상부면을 평탄화할 수 있다. 층간 절연 물질층(ILD_L)의 CMP 공정에서, 제4 도전층(208)은 식각 정지층으로 이용될 수 있다. 층간 절연 물질층(ILD_L)의 상부면은 상부 전극(200)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
도 8을 참조하면, 복수의 상부 전극(200)들의 상부면을 덮도록 층간 절연층(ILD)을 형성할 수 있다. 예를 들어, 도 7의 층간 절연 물질층(ILD_L)과 동일한 물질을 CVD 공정으로 증착할 수 있다. 층간 절연층(ILD)은, 예를 들어, TEOS를 포함할 수 있다. 층간 절연층(ILD)의 상부면은 상부 전극(200)의 상부면보다 높은 레벨에 위치할 수 있다.
층간 절연층(ILD)의 상부면은 평평할 수 있다. 층간 절연 물질층 (ILD_L)의 1차로 증착하여 인접한 상부 전극(200)들 사이의 공간을 채우고, 상부 전극(200)의 상부면과 동일한 레벨로 평탄화한 이후에, 층간 절연 물질층(ILD_L)을 2차로 증착함으로써, 층간 절연층(ILD)의 상부면이 평평하게 형성될 수 있다.
도 3 내지 도 8에 도시된 반도체 장치의 제조 방법에 따르면, TiN과 같은 금속 질화물을 포함하는 제4 도전층(208)이 층간 절연 물질층(ILD_L)의 CMP 공정에서 식각 정지층의 역할을 할 수 있다. 이에 따라, 식각 정지층을 형성하는 별도의 공정이 생략될 수 있어, 공정에 소요되는 시간과 비용이 절감될 수 있다.
제3 도전층(206) 위에 SiON층을 형성하는 비교예에 따르면, SiON층을 CMP 공정의 식각 정지층으로 이용할 수 있다. 한편, 텅스텐을 포함하는 제3 도전층(206)은 PVD 공정으로 증착하고, SiON층은 CVD 공정으로 증착하므로, 별도의 설비를 이용한 공정이 추가될 수 있다. 일 실시예에 따르면, 제3 도전층(206) 위에 TiN과 같은 금속 질화물을 포함하는 제4 도전층(208)을 형성할 수 있다. TiN과 같은 금속 질화물을 포함하는 제4 도전층(208)은 CMP 공정의 식각 정지층으로 이용될 수 있다. 또한, 텅스텐을 포함하는 제3 도전층(206)과 TiN과 같은 금속 질화물을 포함하는 제4 도전층(208)은 모두 PVD 공정으로 증착하므로, 동일한 설비를 이용하여 타겟 물질(또는, 소스)만 변경하여 제3 도전층(206) 및 제4 도전층(208)을 형성할 수 있다. 즉, 제4 도전층(208)을 제3 도전층(206)과 연속적인 공정으로 형성함으로써, 공정이 단순화되고 공정 비용이 절감될 수 있다.
또한, 별도의 식각 정지층을 형성하지 않고, 제4 도전층(208)을 층간 절연 물질층(ILD_L)의 CMP 공정에서 식각 정지층으로 이용할 수 있음으로써, CMP 공정 시 발생하는 단차 불량을 줄여 반도체 장치의 제조 공정에서의 수율을 높일 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
CR: 셀 어레이 영역
PR: 주변 회로 영역
CS: 커패시터 구조체
ILD: 층간 절연층
110: 기판
120: 게이트 구조물
130: 비트 라인 구조물
170: 하부 전극
180: 서포터
190: 유전층
200: 상부 전극
202: 제1 도전층
204: 제2 도전층
206: 제3 도전층
208: 제4 도전층
PR: 주변 회로 영역
CS: 커패시터 구조체
ILD: 층간 절연층
110: 기판
120: 게이트 구조물
130: 비트 라인 구조물
170: 하부 전극
180: 서포터
190: 유전층
200: 상부 전극
202: 제1 도전층
204: 제2 도전층
206: 제3 도전층
208: 제4 도전층
Claims (10)
- 기판, 및
상기 기판 위에 위치하는 커패시터 구조체를 포함하고,
상기 커패시터 구조체는,
서로 이격되어 있는 복수의 하부 전극들,
상기 복수의 하부 전극들 사이에 위치하는 서포터,
상기 복수의 하부 전극들 및 상기 서포터 위에 위치하는 유전층, 및
상기 유전층 위에 위치하는 상부 전극을 포함하고,
상기 상부 전극은,
상기 유전층을 컨포멀하게 덮는 제1 도전층,
상기 제1 도전층 위에 위치하며, SiGe을 포함하는 제2 도전층,
상기 제2 도전층 위에 위치하며, W을 포함하는 제3 도전층, 및
상기 제3 도전층 위에 위치하며, TiN을 포함하는 제4 도전층을 포함하는 반도체 장치. - 제1항에 있어서,
상기 제2 도전층은, 상기 복수의 하부 전극들의 측면들 사이의 공간을 채우는 반도체 장치. - 제2항에 있어서,
상기 제3 도전층 및 상기 제4 도전층은 상기 제2 도전층의 상부면 및 측면 위에 차례로 적층되는 반도체 장치. - 제1항에 있어서,
상기 제4 도전층은 제1 물질을 포함하는 층 및 제2 물질을 포함하는 층을 포함하고,
상기 제1 물질은 TiN을 포함하고, 상기 제2 물질은 TiN과는 다른 금속 질화물을 포함하며,
상기 금속 질화물은 TiN, TiSiN, WN, 또는 WSiN을 포함하는 반도체 장치. - 제1항에 있어서,
상기 상부 전극 위에 층간 절연층이 더 위치하고,
상기 층간 절연층은, 복수의 뱅크들 중 인접한 뱅크들의 상부 전극들 사이의 공간에 채워지는 반도체 장치. - 제5항에 있어서,
제1 뱅크에 포함된 상기 상부 전극의 측면과 상기 제1 뱅크에 인접한 제2 뱅크에 포함된 상기 상부 전극의 측면 사이에 상기 층간 절연층이 위치하고,
상기 상부 전극의 측면은 상기 제1 도전층의 측면, 상기 제2 도전층의 측면, 상기 제3 도전층의 측면 및 상기 제4 도전층의 측면을 포함하는 반도체 장치. - 제5항에 있어서,
상기 층간 절연층의 상부면이 평평한 반도체 장치. - 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판, 및
각각 상기 셀 어레이 영역 내에 배치되며, 복수의 메모리 셀들을 포함하는 복수의 뱅크들을 포함하고,
상기 복수의 뱅크들은 각각 커패시터 구조체를 포함하고,
상기 커패시터 구조체는,
서로 이격되어 있는 복수의 하부 전극들,
상기 복수의 하부 전극들 사이에 위치하는 서포터,
상기 복수의 하부 전극들 및 상기 서포터 위에 위치하는 유전층, 및
상기 유전층 위에 위치하는 상부 전극을 포함하고,
상기 상부 전극은,
상기 유전층을 컨포멀하게 덮는 제1 도전층,
상기 제1 도전층을 덮으며 SiGe을 포함하는 제2 도전층,
상기 제2 도전층을 덮으며 W을 포함하는 제3 도전층, 및
상기 제3 도전층을 덮으며 금속 질화물을 포함하는 제4 도전층을 포함하고,
상기 제3 도전층의 상기 복수의 하부 전극들의 상부면 위에 위치하는 부분의 두께가 상기 제3 도전층의 상기 복수의 하부 전극들의 측면 위에 위치하는 부분의 두께보다 두껍고,
상기 제4 도전층의 상기 복수의 하부 전극들의 상부면 위에 위치하는 부분의 두께가 상기 제3 도전층의 상기 복수의 하부 전극들의 측면 위에 위치하는 부분의 두께보다 두꺼운 반도체 장치. - 제8항에 있어서,
상기 금속 질화물은, TiN을 포함하는 반도체 장치. - 제8항에 있어서,
상기 반도체 장치는, 상기 상부 전극 위에 위치하는 층간 절연층을 더 포함하고,
상기 층간 절연층은, 상기 복수의 뱅크들에 각각 포함된 복수의 상부 전극들의 상부면을 덮으며, 인접한 뱅크들에 각각 포함된 상부 전극들의 측면 사이에 위치하는 반도체 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020230187538A KR20240002974A (ko) | 2023-12-20 | 2023-12-20 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020230187538A KR20240002974A (ko) | 2023-12-20 | 2023-12-20 | 반도체 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20240002974A true KR20240002974A (ko) | 2024-01-08 |
Family
ID=89533381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020230187538A KR20240002974A (ko) | 2023-12-20 | 2023-12-20 | 반도체 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20240002974A (ko) |
-
2023
- 2023-12-20 KR KR1020230187538A patent/KR20240002974A/ko unknown
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