TWI788106B - 半導體裝置 - Google Patents

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朴在花
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Abstract

一種半導體裝置及一種製作半導體裝置的方法，所述裝置包括：基板，包括元件隔離膜及由所述元件隔離膜界定的主動區；字元線，在第一方向上與所述主動區交叉；以及位元線結構，位於所述基板上且連接至所述主動區，所述位元線結構在與所述第一方向交叉的第二方向上延伸，其中所述位元線結構包括：第一單元內連膜，包含非晶材料或釕；第二單元內連膜，位於所述第一單元內連膜上且沿著所述第一單元內連膜延伸並且包含釕；以及單元頂蓋膜，位於所述第二單元內連膜上且沿著所述第二單元內連膜延伸。

Description

半導體裝置 [相關申請案的交叉參考]
於2020年12月1日在韓國智慧財產局提出申請且名稱為「半導體裝置及其製作方法(Semiconductor Device and Method of Fabricating the Same)」之韓國專利申請案第10-2020-0165802號以引用方式全文併入本文中。
實施例是有關於一種半導體裝置及其製作方法。
隨著半導體裝置的積體度越來越高，為了在相同的面積中實施更多的半導體裝置，單個電路圖案正在進一步微型化。即，隨著半導體裝置的積體度增加，半導體裝置的組件的設計規則正在減小。
在高度規模化的半導體裝置中，隨著電極的臨界尺寸(critical dimension，CD)變小，已在考量新的積體技術。
實施例可藉由提供一種半導體裝置來達成，所述半導體裝置包括：基板，包括元件隔離膜及由所述元件隔離膜界定的主 動區；字元線，在第一方向上與所述主動區交叉；以及位元線結構，位於所述基板上且連接至所述主動區，所述位元線結構在與所述第一方向交叉的第二方向上延伸，其中所述位元線結構包括：第一單元內連膜，包含非晶材料或釕；第二單元內連膜，位於所述第一單元內連膜上且沿著所述第一單元內連膜延伸並且包含釕；以及單元頂蓋膜，位於所述第二單元內連膜上且沿著所述第二單元內連膜延伸。
實施例可藉由提供一種半導體裝置來達成，所述半導體裝置包括：基板，包括單元區及圍繞所述單元區的周邊區；位元線結構，在所述基板的所述單元區上在第一方向上延伸，所述位元線結構包括第一單元內連膜、與所述第一單元內連膜接觸的第二單元內連膜、及位於所述第二單元內連膜上的單元頂蓋膜；以及周邊閘極結構，包括在所述基板上位於所述周邊區中的第一周邊內連膜、與所述第一周邊內連膜接觸的第二周邊內連膜及位於所述第二周邊內連膜上的周邊頂蓋膜，其中所述第一單元內連膜及所述第一周邊內連膜各自包含非晶材料或釕，且所述第二單元內連膜及所述第二周邊內連膜各自包含釕。
實施例可藉由提供一種製作半導體裝置的方法來達成，所述方法包括：在基板的主動區上形成溝渠，所述基板包括元件隔離膜及由所述元件隔離膜界定的所述主動區；在所述溝渠中形成位元線接觸件，所述位元線接觸件填充所述溝渠；在第一溫度下在所述位元線接觸件及所述基板上形成第一單元內連膜，使得 所述第一單元內連膜包含氮化釕；在第二溫度下在所述第一單元內連膜上形成第二單元內連膜，使得所述第二單元內連膜包含釕；對所述第二單元內連膜執行退火製程；以及在已經被執行所述退火製程的所述第二單元內連膜上形成單元頂蓋膜，其中所述第二溫度高於所述第一溫度。
實施例可藉由提供一種半導體裝置來達成，所述半導體裝置包括：基板，包括元件隔離膜及由所述元件隔離膜界定的主動區；位元線接觸件，在所述基板的所述主動區上配置於第一方向上；以及位元線結構，在所述第一方向上與所述主動區交叉且藉由所述位元線接觸件電性連接至所述基板，其中所述位元線結構包括：第一單元內連膜，位於所述位元線接觸件上，所述第一單元內連膜在所述第一方向上延伸且包含釕；第二單元內連膜，與所述第一單元內連膜接觸，所述第二單元內連膜沿著所述第一單元內連膜延伸且包含釕；單元頂蓋膜，位於所述第二單元內連膜上且沿著所述第二單元內連膜延伸；以及第三單元內連膜，在所述基板與所述第一單元內連膜之間沿著所述第一單元內連膜延伸，所述第三單元內連膜包含經摻雜的半導體材料，其中所述第三單元內連膜的上表面位於與所述位元線接觸件的上表面實質上相同的平面上，且其中所述第二單元內連膜包含定向於[002]方向上的晶粒且不包含定向於[101]方向上的晶粒。
[002]、[101]:方向
14:退火製程
20:單元區
22:單元區隔離膜
24:周邊區
26:周邊元件隔離膜
100:基板
105:元件隔離膜
110:閘極結構
111:閘極絕緣膜
112、440:閘極電極
113:閘極頂蓋圖案
114:閘極溝渠
120:儲存接觸件
120_t:第二溝渠
130:單元絕緣膜
130p:前體單元絕緣膜
131:第一單元絕緣膜
131p:第一前體單元絕緣膜
132:第二單元絕緣膜
132p:第二前體單元絕緣膜
140:單元內連結構
140p:前體單元內連結構
140ST:位元線結構
141:第三單元內連膜
141p:第三前體單元內連膜
143:第一單元內連膜
143p:第一前體單元內連膜
145:第二單元內連膜
145p:第二前體單元內連膜
146:位元線接觸件
146p:前體位元線接觸件
146_t:第一溝渠
147:單元金屬矽化物膜
147p:前體金屬矽化物膜
148:單元障壁膜
148p:前體單元障壁膜
149:單元頂蓋膜
149p:前體單元頂蓋膜
150:間隔件結構
150p:前體間隔件結構
151:第一間隔件/第一前體間隔件
152:第二間隔件/第二前體間隔件
160:儲存接墊
180:層間絕緣膜
190:電容器結構
191:下部電極
192:電容器絕緣膜
193:上部電極
230:周邊閘極絕緣膜
240:周邊內連結構
240ST:周邊閘極結構
241:第三周邊內連膜
243:第一周邊內連膜
244:周邊頂蓋膜
245:第二周邊內連膜
247:周邊金屬矽化物膜
248:周邊障壁膜
250:周邊間隔件
412:下部絕緣層
412A:第一元件隔離圖案
414A:第二元件隔離圖案
420、420A:第一導電線
420_1:第一內連膜
420_2:第二內連膜
422:第一絕緣圖案
430:通道層
430A:通道結構
430A1:第一主動柱
430A2:第二主動柱
430L:連接部
432:第二絕緣圖案
434:第一掩埋層
436:第二掩埋層
440A:接觸件閘極電極
440P1:第一子閘極電極
440P2:第二子閘極電極
442A:第二導電線
450:閘極絕緣膜
450A:第四閘極絕緣膜
460、460A:電容器接觸件
462:上部絕緣膜
470:第三蝕刻停止膜
480:電容器
482:第二下部電極
484:第二電容器介電層
486:第二上部電極
(A):點劃線
A-A、B-B、C-C、F-F、G-G:線
AC:第二主動區
ACT:主動區
(B)、(C):實線
BC:掩埋接觸件
BL:位元線
(D):虛線
D1:第一方向
D2:第二方向
D3:第三方向
D4:第四方向
DC:直接接觸件
LP:導電搭接接墊/搭接接墊
R:部分
SD1:第五源極/汲極區
SD2:第六源極/汲極區
WL:字元線
藉由參照附圖詳細描述示例性實施例，各特徵對於本領 域技術人員而言將顯而易見，其中：圖1是根據一些示例性實施例的半導體裝置的佈局圖；圖2是圖1中的部分R的放大示意性佈局圖；圖3是沿著圖2中的線A-A截取的剖面圖；圖4是沿著圖2中的線B-B截取的剖面圖；圖5及圖6是根據一些示例性實施例的半導體裝置的視圖；圖7至圖9是根據一些示例性實施例的半導體裝置的視圖；圖10是示出根據一些實施例的半導體裝置中的第二單元內連膜的電阻率的曲線圖；圖11是示出根據一些實施例的半導體裝置中的第二單元內連膜的X射線繞射(X-ray diffraction，XRD)分析結果的曲線圖；圖12是根據一些示例性實施例的半導體記憶體裝置的示意性佈局圖；圖13是根據一些示例性實施例的半導體記憶體裝置的示意性透視圖；圖14是沿著圖12中的線F-F及G-G截取的剖面圖；圖15是根據一些示例性實施例的半導體裝置的示意性佈局圖；圖16是根據一些示例性實施例的半導體裝置的示意性透視圖；圖17至圖24是根據一些示例性實施例的製作半導體裝置的方法中的各階段的視圖。
圖1是根據一些示例性實施例的半導體裝置的示例性佈局圖。
參照圖1，根據一些示例性實施例的半導體裝置可包括單元區20、單元區隔離膜22及周邊區24。
單元區20可為例如其中設置有記憶單元的區。單元區隔離膜22可沿著單元區20的周邊。單元區隔離膜22可將單元區20與周邊區24隔開。周邊區24可被定義為圍繞單元區20的區。周邊區24可為例如其中設置有用於操作記憶單元的電路的區。
圖2是圖1中的部分R的放大示意性佈局圖。圖3是沿著圖2中的線A-A截取的剖面圖。圖4是沿著圖2中的線B-B截取的剖面圖。
作為參照，圖2示出除電容器結構190之外的動態隨機存取記憶體(dynamic random access memory，DRAM)的示例性佈局圖。
參照圖2，根據一些示例性實施例的半導體裝置可包括多個主動區ACT。主動區ACT可由基板100(圖3中)中的元件隔離膜105(圖3中)界定。
隨著半導體裝置的設計規則減小，主動區ACT中的每一者可具有如圖所示的為對角線或斜線的條形狀。主動區ACT可具有在第三方向D3(例如，縱向)上延伸的條形狀。
多個閘極電極可位於主動區ACT上，並且可在第一方向 D1上跨越主動區ACT延伸。所述多個閘極電極可彼此平行地延伸。所述多個閘極電極可為例如多條字元線WL。
字元線WL可具有相等的間隔。字元線WL中的每一者的寬度或字元線WL之間的間隔可根據設計規則來確定或選擇。
在與字元線WL正交的第二方向D2上延伸的多條位元線BL可位於字元線WL上。所述多條位元線BL可在第二方向D2上跨越主動區ACT延伸。
所述多條位元線BL可彼此平行地延伸。位元線BL可具有相等的間隔。位元線BL中的每一者的寬度或位元線BL之間的間隔可根據設計規則來確定或選擇。
根據一些示例性實施例的半導體裝置可在主動區ACT上包括各種接觸件佈置形式。所述各種接觸佈置形式可包括例如直接接觸件DC、掩埋接觸件BC或搭接接墊LP。
在實施方案中，直接接觸件DC可指將主動區ACT電性連接至位元線BL的接觸件。掩埋接觸件BC可指將主動區ACT連接至電容器結構190(圖3中)的下部電極191(圖3中)的接觸件。
由於佈置結構，掩埋接觸件BC與主動區ACT之間的接觸面積可為小。在實施方案中，可包括導電搭接接墊LP以擴大掩埋接觸件BC與主動區ACT之間的接觸面積並擴大掩埋接觸件BC與電容器結構190(圖3中)的下部電極191(圖3中)之間的接觸面積。
搭接接墊LP可位於主動區ACT與掩埋接觸件BC之間，或者可位於掩埋接觸件BC與電容器結構190(圖3中)的下部電極191(圖3中)之間。在根據本揭露的一些示例性實施例的半導體裝置中，搭接接墊LP可位於掩埋接觸件BC與電容器結構190的下部電極191(圖3中)之間。可藉由引入搭接接墊LP以擴大接觸面積來減小主動區ACT與電容器結構190(圖3中)的下部電極191(圖3中)之間的接觸電阻。
在根據一些示例性實施例的半導體裝置中，直接接觸件DC可位於主動區ACT的中心部分中。掩埋接觸件BC可位於主動區ACT的兩個端部處。
由於掩埋接觸件BC位於主動區ACT的兩個端部處，因而搭接接墊LP可與主動區ACT的兩個端部相鄰，以與掩埋接觸件BC部分地交疊。
在實施方案中，掩埋接觸件BC可在相鄰字元線WL之間及相鄰位元線BL之間與主動區ACT及元件隔離膜105(圖3中)交疊。
字元線WL可呈掩埋於基板100中的結構形式。字元線WL可在直接接觸件DC或掩埋接觸件BC之間跨越主動區ACT。
在實施方案中，兩條字元線WL可與一個主動區ACT交叉。在實施方案中，主動區ACT可具有對角線形狀或佈置形式，並且字元線WL可相對於主動區ACT而言具有或形成小於90度的角度。
直接接觸件DC與掩埋接觸件BC可對稱設置。在實施方案中，直接接觸件DC及掩埋接觸件BC可位於第一方向D1及第二方向D2上的直線上。
在實施方案中，與直接接觸件DC及掩埋接觸件BC不同，搭接接墊LP可在位元線BL進行延伸的第二方向D2上以之字形形狀設置。在實施方案中，搭接接墊LP可在字元線WL進行延伸的第一方向D1上與每條位元線BL的相同側表面部分交疊。
在實施方案中，第一條線的搭接接墊LP中的每一者可與對應的位元線BL的左側表面交疊，且第二條線的搭接接墊LP中的每一者可與對應的位元線BL的右側表面交疊。
參照圖2至圖4，根據一些示例性實施例的半導體裝置可包括元件隔離膜105、多個閘極結構110、多個位元線結構140ST、位元線接觸件146、儲存接觸件120、儲存接墊160及電容器結構190。
基板100可為矽基板或絕緣體上矽(silicon-on-insulator，SOI)。在實施方案中，基板100可包含矽鍺、絕緣體上矽鍺(silicon germanium on insulator，SGOI)、銻化銦、鉛碲化合物、銦砷、磷化銦、砷化鎵或銻化鎵。如本文所用，用語「或」不是排他性用語，例如，「A或B」將包括A、B、或A及B。
元件隔離膜105可位於基板100中。元件隔離膜105可具有具有優異的元件隔離特性的淺溝渠隔離(shallow trench isolation，STI)結構。元件隔離膜105可在基板100中界定主動 區ACT。元件隔離膜105可包括於基板100中。
如圖2所示，由元件隔離膜105界定的主動區ACT可具有包括短軸及長軸的長(例如，長方形)的島形狀。主動區ACT可具有對角線形狀或佈置形式，以相對於字元線WL(例如，在元件隔離膜105中)而言具有或形成小於90度的角度。
在實施方案中，主動區ACT可具有對角線佈置形式，以在元件隔離膜105上相對於位元線BL而言具有小於90度的角度。在實施方案中，主動區ACT可在相對於第一方向D1及第二方向D2而言具有預定角度的第三方向D3上延伸。
元件隔離膜105可包括例如氧化矽膜、氮化矽膜或氮氧化矽膜。在實施方案中，元件隔離膜105可為單個膜。在實施方案中，元件隔離膜105可包括絕緣襯墊及用於填充由絕緣襯墊界定的溝渠的填充絕緣膜。
在實施方案中，如圖3所示，元件隔離膜105的上表面與和主動區ACT對應的基板100的上表面可位於同一平面上，或者可位於不同平面上。
閘極結構110可位於基板100及元件隔離膜105中或位於基板100及元件隔離膜105上。閘極結構110可延伸跨越元件隔離膜105及主動區ACT(由元件隔離膜105界定)。在實施方案中，一個閘極結構110可位於基板100及元件隔離膜105中或位於基板100及元件隔離膜105上，元件隔離膜105定位於閘極結構110進行延伸的第一方向D1上。
閘極結構110可包括位於基板100及元件隔離膜105中或位於基板100及元件隔離膜105上的閘極溝渠114、閘極絕緣膜111、閘極電極112及閘極頂蓋圖案113。在實施方案中，閘極電極112可對應於字元線WL。
閘極絕緣膜111可沿著閘極溝渠114的側壁及底表面延伸。閘極絕緣膜111可沿著閘極溝渠114的輪廓的至少一部分延伸。
閘極絕緣膜111可包含例如氧化矽、氮化矽、氮氧化矽或介電常數大於氧化矽的高介電常數(high dielectric constant)材料。高介電常數材料可包括例如氮化硼、氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮酸鉛鋅或其組合。
在實施方案中，高介電常數材料可包含上述金屬材料(例如，鉿)的氮化物(例如，氮化鉿)或氮氧化物(例如，氮氧化鉿)。
閘極電極112可位於閘極絕緣膜111上。閘極電極112可填充閘極溝渠114的一部分。
閘極電極112可包含例如金屬(例如，非複合金屬)、導電金屬氮化物、導電金屬碳氮化物、導電金屬碳化物、金屬矽化物、經摻雜的半導體材料、導電金屬氮氧化物或導電金屬氧化物。閘極電極112可包含例如氮化鈦(TiN)、碳化鉭(TaC)、氮化鉭 (TaN)、氮化鈦矽(TiSiN)、氮化鉭矽(TaSiN)、氮化鉭鈦(TaTiN)、氮化鈦鋁(TiAlN)、氮化鉭鋁(TaAlN)、氮化鎢(WN)、釕(Ru)、鈦鋁(TiAl)、碳氮化鈦鋁(TiAlC-N)、碳化鈦鋁(TiAlC)、碳化鈦(TiC)、碳氮化鉭(TaCN)、鎢(W)、鋁(Al)、銅(Cu)、鈷(Co)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉑(Pt)、鎳鉑(Ni-Pt)、鈮(Nb)、氮化鈮(NbN)、碳化鈮(NbC)、鉬(Mo)、氮化鉬(MoN)、碳化鉬(MoC)、碳化鎢(WC)、銠(Rh)、鈀(Pd)、銥(Ir)、鋨(Os)、銀(Ag)、金(Au)、鋅(Zn)、釩(V)或其組合。
閘極頂蓋圖案113可位於閘極電極112上。閘極頂蓋圖案113可填充除了其中形成閘極電極112的部分之外的剩餘的閘極溝渠114。閘極頂蓋圖案113可包含例如氮化矽(SiN)、氮氧化矽(SiON)、氧化矽(SiO2)、碳氮化矽(SiCN)、碳氮氧化矽(SiOCN)或其組合。
在實施方案中，如圖3所示，閘極頂蓋圖案113的上表面與元件隔離膜105的上表面可位於同一平面上，或者可位於不同平面上。
在實施方案中，閘極絕緣膜111可不延伸至閘極頂蓋圖案113的上表面，或者可延伸至閘極頂蓋圖案113的上表面。
在實施方案中，雜質摻雜區可位於閘極結構110的至少一側上。所述雜質摻雜區可為電晶體的源極/汲極區。
位元線結構140ST可包括單元內連結構140及單元頂蓋 膜149。
單元內連結構140可位於基板100及元件隔離膜105(其上形成有閘極結構110)上。單元內連結構140可與元件隔離膜105及由元件隔離膜105界定的主動區ACT交叉。
在實施方案中，一個單元內連結構140可位於基板100及元件隔離膜105上，元件隔離膜105定位於單元內連結構140進行延伸的第二方向D2上。單元內連結構140可與閘極結構110交叉。在實施方案中，單元內連結構140可對應於位元線BL。
在實施方案中，如圖所示，單元內連結構140可為單個膜，或者可為多個膜。在與位元線接觸件146的上表面交疊的區中，單元內連結構140可包括依序堆疊於基板100上的第一單元內連膜143及第二單元內連膜145。在不與位元線接觸件146的上表面交疊的區中，單元內連結構140可包括依序堆疊於基板100上的第三單元內連膜141、第一單元內連膜143及第二單元內連膜145。在製作製程中，在基板100上形成第三單元內連膜141之後，當形成穿過第三單元內連膜141的位元線接觸件146時，單元內連結構140可具有與上述相同的結構。
在實施方案中，在與位元線接觸件146的上表面交疊的區中，單元內連結構140可包括第三單元內連膜141、第一單元內連膜143及第二單元內連膜145。在製作製程中，在形成位元線接觸件146之後，當在基板100及位元線接觸件146上形成第三單元內連膜141時，可形成與圖3所示不同的形狀。
第一單元內連膜143可位於基板100及元件隔離膜105上。第一單元內連膜143可在第二方向D2上伸長(例如，可具有沿其延伸的長軸)。
第一單元內連膜143可包含非晶材料或釕(Ru)。所述非晶材料可包含例如矽化釕(RuSix)、氮化釕(RuN)、氧化釕(RuO2)、氧化鎂(MgO2)、氧化鈦(TiO2)或石墨烯。在實施方案中，第一單元內連膜143可由例如以下材料形成或包含以下材料：釕、矽化釕、氮化釕、氧化釕、氧化鎂、氧化鈦或石墨烯。
第一單元內連膜143可包含自氮化釕或氧化釕還原的釕。可在半導體裝置的製作製程期間藉由退火製程對氮化釕或氧化釕進行還原。在此種情形中，第一單元內連膜143可僅包含釕(例如，非複合釕)，或者亦可包含低濃度或可忽略不計的濃度的氮或氧。
當第一單元內連膜143包含釕時，根據一些示例性實施例的第一單元內連膜143可包含定向於與第二單元內連膜145不同方向上的晶粒或者定向於與第二單元內連膜145相同方向上的晶粒。在實施方案中，第一單元內連膜143亦可包含非晶材料的釕。
第二單元內連膜145可位於第一單元內連膜143上。第二單元內連膜145可在第二方向D2上伸長，或者可沿第一單元內連膜143在第二方向D2上延伸。第二單元內連膜145可與第一單元內連膜143接觸(例如，直接接觸)。在實施方案中，第二單元 內連膜145的厚度(例如，在第四方向D4上)可大於第一單元內連膜143的厚度。
第二單元內連膜145可包含例如釕(Ru)、銠(Rh)、銥(Ir)、鉬(Mo)、RuAl、NiAl、NbB2、MoB2、TaB2、V2AlC或CrAlC。
在根據一些示例性實施例的半導體裝置中，第二單元內連膜145可由釕形成或包含釕(例如，非複合釕)。在實施方案中，第一單元內連膜143可有助於增加第二單元內連膜145的晶粒的大小。
當第二單元內連膜145包含釕時，第一單元內連膜143上的第二單元內連膜145的晶粒的大小可大於在沒有第一單元內連膜143時形成的第二單元內連膜145的晶粒的大小。隨著晶粒大小的增大，晶粒之間的晶界可能減小。晶界可發揮抵抗電子轉移的作用，並且隨著第二單元內連膜145的晶粒大小的增大，第二單元內連膜145的電阻可能減小。在實施方案中，第一單元內連膜143可有助於降低第二單元內連膜145的電阻。
在根據一些示例性實施例的半導體裝置中，第一單元內連膜143可包含釕，且第二單元內連膜145可由釕形成。在實施方案中，第一單元內連膜143可由釕或氮化釕形成，且第二單元內連膜145可由釕形成。在實施方案中，第二單元內連膜145可包含定向於[002]方向上的晶粒，並且可不包含定向於[101]方向上的晶粒。第一單元內連膜143的至少一部分可包含沿第二單元內 連膜145的晶粒定向的晶粒。在實施方案中，第一單元內連膜143可包含定向於[002]方向上的晶粒。
第三單元內連膜141可位於基板100與第一單元內連膜143之間。第三單元內連膜141可沿第一單元內連膜143在第二方向D2上延伸。第三單元內連膜141可與第一單元內連膜143接觸(例如，直接接觸)。
第三單元內連膜141可包含例如摻雜有雜質的半導體材料。第三單元內連膜141可包含例如經雜質摻雜的矽、經雜質摻雜的矽鍺或經雜質摻雜的鍺。
位元線接觸件146可位於基板100與單元內連結構140之間。在實施方案中，單元內連結構140可位於位元線接觸件146上。
在實施方案中，位元線接觸件146可位於其中單元內連結構140與具有橢圓形島形狀的主動區ACT的中心部分交叉的點處。位元線接觸件146可在主動區ACT的中心部分中位於基板100與單元內連結構140之間。
位元線接觸件146可電性連接單元內連結構140與基板100。位元線接觸件146可電性連接單元內連結構140與主動區ACT。在實施方案中，位元線結構140ST可藉由位元線接觸件146連接至主動區ACT。
在實施方案中，位元線接觸件146可電性連接相鄰的閘極結構110與單元內連結構140之間的基板100的雜質摻雜區。 在實施方案中，位元線接觸件146可對應於直接接觸件DC。
在實施方案中，位元線接觸件146的底表面可位於閘極電極112的上表面上方(例如，在第四方向D4上較閘極電極112的上表面距離基板100更遠)。自閘極頂蓋圖案113的上表面至位元線接觸件146的底表面的深度可小於自閘極頂蓋圖案113的上表面至閘極電極112的上表面的深度。
位元線接觸件146可包含例如摻雜有雜質的半導體材料、導電矽化物化合物、導電金屬氮化物或金屬。在根據一些示例性實施例的半導體裝置中，位元線接觸件146可包含摻雜有雜質的半導體材料。
單元頂蓋膜149可位於單元內連結構140上。單元頂蓋膜149可在第二單元內連膜145上或沿著第二單元內連膜145在第二方向D2上延伸。單元頂蓋膜149可包含例如氮化矽、氮氧化矽或氧化矽。在實施方案中，單元頂蓋膜149可為單個膜，或者可為多個膜。在實施方案中，當構成所述多個膜的膜中的每一者皆由相同的材料製成時，單元頂蓋膜149可被視為單個膜。
單元絕緣膜130可位於基板100及元件隔離膜105上。在實施方案中，單元絕緣膜130可位於基板100及元件隔離膜105上(例如，位於沒有形成位元線接觸件146的區域上或位於所述區域處)。
在實施方案中，單元絕緣膜130可為單個膜，或者單元絕緣膜130可為包括第一單元絕緣膜131及第二單元絕緣膜132 的多個膜。在實施方案中，第一單元絕緣膜131可包括氧化物膜，且第二單元絕緣膜132可包括氮化物膜。
間隔件結構150可位於單元內連結構140的側壁及單元頂蓋膜149的側壁上。間隔件結構150可在基板100及元件隔離膜105上位於單元內連結構140的其中形成有位元線接觸件146的部分中。間隔件結構150可在單元內連結構140的側壁及單元頂蓋膜149的側壁上在第二方向D2上延伸。
在實施方案中，在單元內連結構140的其中未形成位元線接觸件146的其餘部分中，間隔件結構150可位於單元絕緣膜130上。間隔件結構150可在單元內連結構140的側壁及單元頂蓋膜149的側壁上在第二方向D2上延伸。
在實施方案中，間隔件結構150可為單個膜，或者間隔件結構150可為包括第一間隔件151及第二間隔件152的多個膜。在實施方案中，第一間隔件151及第二間隔件152可包括例如氧化矽膜、氮化矽膜、氮氧化矽(SiON)膜、碳氮氧化矽(SiOCN)膜、空氣或其組合。
儲存接觸件120可位於相鄰的單元內連結構140之間。儲存接觸件120可與位於相鄰的單元內連結構140之間的基板100及元件隔離膜105交疊。此處，儲存接觸件120可對應於掩埋接觸件BC。
儲存接觸件120可包含例如摻雜有雜質的半導體材料、導電矽化物化合物、導電金屬氮化物或金屬。
儲存接墊160可位於儲存接觸件120上。所述儲存接墊160可電性連接至儲存接觸件120。此處，儲存接墊160可對應於搭接接墊LP。
儲存接墊160可與位元線結構140ST的上表面的一部分交疊。儲存接墊160可包含例如摻雜有雜質的半導體材料、導電矽化物化合物、導電金屬氮化物或金屬。
層間絕緣膜180可位於儲存接墊160及位元線結構140ST上。在實施方案中，層間絕緣膜180可位於單元頂蓋膜149上。
層間絕緣膜180可界定形成多個隔離的區的儲存接墊160的區。在實施方案中，層間絕緣膜180可被圖案化以暴露出儲存接墊160的上表面的一部分。
層間絕緣膜180可包含絕緣材料，以將多個儲存接墊160彼此電隔離。在實施方案中，層間絕緣膜180可包含例如氧化矽膜、氮化矽膜、氮氧化矽膜或其組合。
電容器結構190可位於層間絕緣膜180及儲存接墊160上。電容器結構190可連接至儲存接墊160的上表面的由於未形成層間絕緣膜180而暴露出的一部分。在實施方案中，電容器結構190可電性連接至儲存接觸件120。
在實施方案中，電容器結構190可包括下部電極191、電容器絕緣膜192及上部電極193。電容器結構190可利用下部電極191與上部電極193之間產生的電位差將電荷存儲於電容器絕緣膜192中。
下部電極191可位於儲存接墊160上。在實施方案中，如圖所示，下部電極191可具有柱形狀。在實施方案中，下部電極191可具有圓柱形狀。
電容器絕緣膜192可位於下部電極191上。電容器絕緣膜192可沿著下部電極191的輪廓。
上部電極193可位於電容器絕緣膜192上。所述上部電極193可圍繞下部電極191的外壁。
下部電極191與上部電極193中的每一者可包含例如經摻雜的半導體材料、導電金屬氮化物(例如，氮化鈦、氮化鉭、氮化鈮、氮化鎢或類似物)、金屬(例如，釕、銥、鈦、鉭或類似物)或導電金屬氧化物(例如，氧化銥、氧化鈮或類似物)。
電容器絕緣膜192可包含例如氧化矽、氮化矽、氮氧化矽、氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮酸鉛鋅或其組合。
圖5及圖6是根據一些示例性實施例的半導體裝置的視圖。為便於描述，將著重於描述與參照圖1至圖4所描述者的不同之處。作為參照，圖5是沿著圖2中的線A-A截取的剖面圖，圖6是沿著圖2中的線B-B截取的剖面圖。
參照圖5及圖6，在根據一些示例性實施例的半導體裝置中，單元內連結構140可更包括單元金屬矽化物膜147。
在與位元線接觸件146的上表面交疊的區中，單元內連 結構140可包括依序堆疊於基板100上的單元金屬矽化物膜147、第一單元內連膜143及第二單元內連膜145。在不與位元線接觸件146的上表面交疊的區中，單元內連結構140可包括依序堆疊於基板100上的第三單元內連膜141、單元金屬矽化物膜147、第一單元內連膜143及第二單元內連膜145。
單元金屬矽化物膜147可位於第三單元內連膜141與第一單元內連膜143之間。單元金屬矽化物膜147可沿第一單元內連膜143在第二方向D2上延伸。單元金屬矽化物膜147可與第一單元內連膜143接觸(例如，直接接觸)。
單元金屬矽化物膜147可位於位元線接觸件146上。單元金屬矽化物膜147可沿第三單元內連膜141在第二方向D2上延伸。單元金屬矽化物膜147可與第三單元內連膜141及位元線接觸件146接觸(例如，直接接觸)。
單元金屬矽化物膜147可包含例如矽化鈦(Ti)、矽化鈷(Co)、矽化鎳(Ni)、矽化鉬(Mo)、矽化釕(Ru)或矽化鎢(W)。
圖7至圖9是根據一些示例性實施例的半導體裝置的視圖。為便於描述，將著重於描述與參照圖5及圖6所描述者的不同之處。作為參照，圖7是沿著圖2中的線A-A截取的剖面圖，圖8是沿著圖2中的線B-B截取的剖面圖，且圖9是沿著圖1中的線C-C截取的剖面圖。
參照圖7及圖8，在根據一些示例性實施例的半導體裝置中，單元內連結構140可更包括單元障壁膜148。
在與位元線接觸件146的上表面交疊的區中，單元內連結構140可包括依序堆疊於基板100上的單元金屬矽化物膜147、單元障壁膜148、第一單元內連膜143及第二單元內連膜145。在不與位元線接觸件146的上表面交疊的區中，單元內連結構140可包括依序堆疊於基板100上的第三單元內連膜141、單元金屬矽化物膜147、單元障壁膜148、第一單元內連膜143及第二單元內連膜145。
單元障壁膜148可位於單元金屬矽化物膜147與第一單元內連膜143之間。單元障壁膜148可沿單元金屬矽化物膜147在第二方向D2上延伸。單元障壁膜148可與單元金屬矽化物膜147接觸(例如，直接接觸)。單元障壁膜148可沿第一單元內連膜143在第二方向D2上延伸。單元障壁膜148可與第一單元內連膜143接觸(例如，直接接觸)。
單元障壁膜148可包含例如鉭(Ta)、氮化鉭(TaN)、氮化鉭矽(TaSiN)、鈦(Ti)、氮化鈦(TiN)、氮化鈦矽(TiSiN)、鎢(W)、氮化鎢(WN)、氮化鎢矽(WSiN)或石墨烯。
在實施方案中，如圖所示，單元障壁膜148可為單個膜，或者可為多個膜。在實施方案中，當構成所述多個膜的每一個膜皆由相同的材料製成時，可將單元障壁膜148示出為單個膜。
在實施方案中，單元金屬矽化物膜147的厚度可為10埃(Å)至30埃。單元障壁膜148的厚度可為20埃至50埃。第一單元內連膜143的厚度可為10埃至30埃。第二單元內連膜145 的厚度可為150埃或大於150埃。端視單元金屬矽化物膜147、單元障壁膜148、第一單元內連膜143及第二單元內連膜145中所包含的材料而定，單元金屬矽化物膜147的厚度、單元障壁膜148的厚度、第一單元內連膜143的厚度及第二單元內連膜145的厚度可彼此不同。
參照圖9，根據一些示例性實施例的半導體裝置可更包括周邊閘極結構240ST。
周邊閘極結構240ST可在基板100上位於周邊區24處。周邊閘極結構240ST可位於由周邊元件隔離膜26界定的周邊主動區上。在實施方案中，如圖所示，兩個周邊閘極結構240ST可位於彼此相鄰的周邊元件隔離膜26之間。
周邊閘極結構240ST可包括依序堆疊於基板100上的周邊閘極絕緣膜230、周邊內連結構240及周邊頂蓋膜244。周邊閘極結構240ST可包括位於周邊內連結構240的側壁及周邊頂蓋膜244的側壁上的周邊間隔件250。
周邊閘極絕緣膜230可包含例如氧化矽、氮氧化矽、氮化矽或介電常數大於氧化矽的介電常數的高介電常數(high-k)材料。在實施方案中，周邊閘極絕緣膜230可與單元絕緣膜130處於相同的水平高度。
周邊內連結構240可包括依序堆疊於周邊閘極絕緣膜230上的第三周邊內連膜241、周邊金屬矽化物膜247、周邊障壁膜248、第一周邊內連膜243及第二周邊內連膜245。
第三周邊內連膜241可位於周邊閘極絕緣膜230上。周邊金屬矽化物膜247可位於第三周邊內連膜241上。周邊金屬矽化物膜247可沿著第三周邊內連膜241延伸。
周邊障壁膜248可位於周邊金屬矽化物膜247上。周邊障壁膜248可沿著周邊金屬矽化物膜247延伸。周邊障壁膜248可與周邊金屬矽化物膜247接觸(例如，直接接觸)。
第一周邊內連膜243可位於周邊障壁膜248上。第一周邊內連膜243可沿著周邊障壁膜248延伸。第一周邊內連膜243可與周邊障壁膜248接觸(例如，直接接觸)。
第二周邊內連膜245可位於第一周邊內連膜243上。第二周邊內連膜245可沿著第一周邊內連膜243延伸。第二周邊內連膜245可與第一周邊內連膜243接觸(例如，直接接觸)。
在實施方案中，周邊金屬矽化物膜247、周邊障壁膜248、第一周邊內連膜243及第二周邊內連膜245可分別處於與單元金屬矽化物膜147、單元障壁膜148、第一單元內連膜143及第二單元內連膜145相同的水平高度(例如藉由相同的製作製程)。在實施方案中，周邊金屬矽化物膜247、周邊障壁膜248、第一周邊內連膜243及第二周邊內連膜245可分別包含與單元金屬矽化物膜147、單元障壁膜148、第一單元內連膜143及第二單元內連膜145相同的材料。
圖10是示出根據一些示例性實施例及比較性實施例的半導體裝置中的第二單元內連膜的電阻率的曲線圖。
參照圖2、圖3及圖10，點劃線(A)示出了當在沒有第一單元內連膜的情況下形成有第二單元內連膜時第二單元內連膜的電阻率，且實線(B)示出了當在第一單元內連膜143上形成第二單元內連膜145時第二單元內連膜145的電阻率。部分(1)示出了在執行退火製程之前的電阻率，且部分(2)示出了在執行退火製程之後的電阻率。在(1)中，第一單元內連膜143包含氮化釕(RuN)，且在(2)中，第一單元內連膜143被還原為包含釕，並且可更包含低濃度或可忽略不計的濃度的氮。第二單元內連膜145包含釕。
當在第一單元內連膜上形成第二單元內連膜時在執行退火製程之前的第二單元內連膜的電阻率小於當在沒有第一單元內連膜的情況下形成第二單元內連膜時在執行退火製程之前的第二單元內連膜的電阻率。
當在第一單元內連膜上形成第二單元內連膜時在執行退火製程之後的第二單元內連膜的電阻率可小於當在沒有第一單元內連膜的情況下形成第二單元內連膜時在執行退火製程之後的第二單元內連膜的電阻率。
圖11是示出根據一些示例性實施例及比較性實施例的半導體裝置中的第二單元內連膜的X射線繞射(XRD)分析結果的曲線圖。
參照圖11，實線(C)示出了其中在沒有第一單元內連膜的情況下形成第二單元內連膜的情形，且虛線(D)示出了其中 在第一單元內連膜上形成第二單元內連膜的情形。第一單元內連膜可在對半導體裝置執行退火製程之前包含氮化釕(RuN)，可在執行退火製程之後被還原成包含釕，並且可更包含低濃度或可忽略不計的濃度的氮。第二單元內連膜可包含釕。
當在沒有第一單元內連膜的情況下形成第二單元內連膜時(實線C)，第二單元內連膜可包含定向於[002]方向上的晶粒及定向於[101]方向上的晶粒。
另一方面，當在第一單元內連膜上形成第二單元內連膜時(虛線D)，第二單元內連膜可包含定向於[002]方向上的晶粒，並且可不包含定向於[101]方向上的晶粒。
圖12是根據一些示例性實施例的半導體記憶體裝置的示意性佈局圖。圖13是根據一些示例性實施例的半導體記憶體裝置的示意性透視圖。圖14是沿著圖12中的線F-F及G-G截取的剖面圖。作為參照，圖12可為圖2中的部分R的放大視圖。
參照圖12至圖14，根據一些示例性實施例的半導體記憶體裝置可包括基板100、多條第一導電線420、通道層430、閘極電極440、閘極絕緣膜450及電容器480。根據一些示例性實施例的半導體記憶體裝置可為包括垂直通道電晶體(vertical channel transistor，VCT)的記憶體裝置。垂直通道電晶體可指其中通道層430的通道長度在垂直方向上自基板100延伸的結構。
下部絕緣層412可位於基板100上。所述多條第一導電線420可在第一方向D1上彼此間隔開，並且可在下部絕緣層412 上在第二方向D2上延伸。多個第一絕緣圖案422可位於下部絕緣層412上，以填充所述多條第一導電線420之間的空間。所述多個第一絕緣圖案422可在第二方向D2上延伸。所述多個第一絕緣圖案422的上表面可與所述多條第一導電線420的上表面處於相同的水平高度。所述多條第一導電線420可用作位元線。
在實施方案中，第一導電線420可包括第一內連膜420_1及第二內連膜420_2。
第一內連膜420_1可位於第一絕緣圖案422上。第二內連膜420_2可位於第一內連膜420_1上。第二內連膜420_2可沿第一內連膜420_1在第二方向D2上延伸。第二內連膜420_2可與第一內連膜420_1接觸(例如，直接接觸)。
第一內連膜420_1可對應於上述第一單元內連膜143，且第二內連膜420_2可對應於上述第二單元內連膜145。
在實施方案中，第一導電線420在第一方向D1上的寬度可隨著距基板100的距離增加而減小。此可藉由形成第一導電線420的製程來達成。
通道層430可佈置成矩陣形式，例如，在所述多條第一導電線420上在第一方向D1及第二方向D2上間隔開。通道層430可在第一方向D1上具有第一寬度，且在第四方向D4上具有第一高度，並且第一高度可大於第一寬度。此處，第四方向D4與第一方向D1及第二方向D2交叉，且可為例如垂直於基板100的上表面的方向。在實施方案中，第一高度可為第一寬度的約2倍至10 倍。通道層430的底部可用作第三源極/汲極區，通道層430的上部可用作第四源極/汲極區，並且通道層430的位於第三源極/汲極區與第四源極/汲極區之間的部分可用作通道區。
在實施方案中，通道層430可包括氧化物半導體。在實施方案中，氧化物半導體可包含InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或其組合。通道層430可包括單層氧化物半導體或多層氧化物半導體。在實施方案中，通道層430可具有較矽的帶隙能量(bandgap energy)大的帶隙能量。在實施方案中，通道層430可具有約1.5電子伏特(electron volt，eV)至5.6電子伏特的帶隙能量。在實施方案中，當通道層430具有約2.0電子伏特至4.0電子伏特的帶隙能量時，通道層430可具有最佳的通道效能。在實施方案中，通道層430可為多晶的或非晶的。在實施方案中，通道層430可包含石墨烯、碳奈米管或其組合。
閘極電極440可在通道層430的兩個側壁上在第一方向D1上延伸。閘極電極440可包括面對通道層430的第一側壁的第一子閘極電極440P1及面對通道層430的與第一側壁相對的第二側壁的第二子閘極電極440P2。在實施方案中，一個通道層430可位於第一子閘極電極440P1與第二子閘極電極440P2之間，並且半導體裝置可具有雙閘極電晶體結構。在實施方案中，可省略第二子閘極電極440P2，並且可僅形成面對通道層430的第一側壁 的第一子閘極電極440P1，以達成單閘極電晶體結構。閘極電極440中所包含的材料可與對閘極電極112的材料的描述相同。
閘極絕緣膜450可圍繞通道層430的側壁，並且可位於通道層430與閘極電極440之間。在實施方案中，如圖12所示，通道層430的整個側壁可被閘極絕緣膜450圍繞，並且閘極電極440的側壁的一部分可與閘極絕緣膜450接觸。在實施方案中，閘極絕緣膜450可在閘極電極440的延伸方向(即，第一方向D1)上延伸，並且在通道層430的側壁之中僅有面對閘極電極440的兩個側壁可與閘極絕緣膜450接觸。在實施方案中，閘極絕緣膜450可包括氧化矽膜、氮氧化矽膜、介電常數大於氧化矽膜的介電常數的高介電常數材料或其組合。
多個第二絕緣圖案432可在所述多個第一絕緣圖案422上在第二方向D2上延伸。通道層430可位於所述多個第二絕緣圖案432中的兩個相鄰的第二絕緣圖案432之間。在實施方案中，第一掩埋層434及第二掩埋層436可位於所述兩個相鄰的第二絕緣圖案432之間的兩個相鄰的通道層430之間的空間中。第一掩埋層434可位於兩個相鄰的通道層430之間的空間的底部處。第二掩埋層436可填充第一掩埋層434上的兩個相鄰的通道層430之間的其餘空間。第二掩埋層436的上表面可與通道層430的上表面處於相同的水平高度，且第二掩埋層436可覆蓋閘極電極440的上表面。在實施方案中，所述多個第二絕緣圖案432可被形成為與所述多個第一絕緣圖案422連續的材料層，或者第二掩埋層 436亦可被形成為與第一掩埋層434連續的材料層。
電容器接觸件460可位於通道層430上。電容器接觸件460可與通道層430垂直交疊，並且可佈置成矩陣形式，例如，在第一方向D1及第二方向D2上彼此間隔開。電容器接觸件460中的每一者可由以下材料形成：經摻雜的多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合。上部絕緣膜462可在所述多個第二絕緣圖案432及第二掩埋層436上圍繞電容器接觸件460的側壁。
第三蝕刻停止膜470可位於上部絕緣膜462上。電容器480可位於第三蝕刻停止膜470上。電容器480可包括第二下部電極482、第二電容器介電層484及第二上部電極486。第二下部電極482可穿過第三蝕刻停止膜470，以電性連接至電容器接觸件460的上表面。第二下部電極482可為在第四方向D4上延伸的柱型。在實施方案中，第二下部電極482可與電容器接觸件460垂直交疊，且可佈置成矩陣形式，例如，在第一方向D1及第二方向D2上彼此間隔開。在實施方案中，搭接接墊可位於電容器接觸件460與第二下部電極482之間，使得第二下部電極482可被佈置成六邊形形狀。
圖15是根據一些示例性實施例的半導體裝置的示意性佈局圖。圖16是根據一些示例性實施例的半導體裝置的示意性透視圖。作為參照，圖15是圖2中的部分R的放大視圖。
參照圖15及圖16，根據一些示例性實施例的半導體裝置可包括基板100、多條第一導電線420A、通道結構430A、接觸件閘極電極440A、多條第二導電線442A及第二電容器480。根據一些示例性實施例的半導體裝置可為包括垂直通道電晶體(VCT)的記憶體裝置。
可由第一元件隔離圖案412A及第二元件隔離圖案414A於基板100上界定多個第二主動區AC。通道結構430A可位於第二主動區AC中的每一者中。通道結構430A可包括各自在垂直方向上延伸的第一主動柱430A1及第二主動柱430A2、以及連接至第一主動柱430A1的底部部分及第二主動柱430A2的底部部分的連接部430L。第五源極/汲極區SD1可位於連接部430L中。第六源極/汲極區SD2可位於第一主動柱430A1及第二主動柱430A2中的每一者的上部部分處。第一主動柱430A1及第二主動柱430A2可各自形成獨立的單位記憶單元。
所述多條第一導電線420A可分別在與所述多個第二主動區AC交叉的方向上延伸，例如，可在第二方向D2上延伸。所述多條第一導電線420A中的一條第一導電線420A可位於第一主動柱430A1與第二主動柱430A2之間的連接部430L上。一條第一導電線420A可位於第五源極/汲極區SD1上。與一條第一導電線420A相鄰的另一條第一導電線420A可位於兩個通道結構430A之間。所述多條第一導電線420A中的一條第一導電線420A可用作包括於兩個單位記憶單元中的共用位元線，所述兩個單位記憶 單元由位於所述一條第一導電線420A兩側上的第一主動柱430A1及第二主動柱430A2形成。
在實施方案中，第一導電線420A可包括上述的第一單元內連膜143及第二單元內連膜145。
一個接觸件閘極電極440A可在第二方向D2上位於兩個相鄰的通道結構430A之間。在實施方案中，接觸件閘極電極440A可位於一個通道結構430A中所包括的第一主動柱430A1與和所述一個通道結構430A相鄰的通道結構430A的第二主動柱430A2之間。一個接觸件閘極電極440A可由位於接觸件閘極電極440A的兩個側壁上的第一主動柱430A1與第二主動柱430A2共享。第四閘極絕緣膜450A可位於接觸件閘極電極440A與第一主動柱430A1之間以及接觸件閘極電極440A與第二主動柱430A2之間。所述多條第二導電線442A可在接觸件閘極電極440A的上表面上在第一方向D1上延伸。所述多條第二導電線442A可用作半導體裝置的字元線。
電容器接觸件460A可位於通道結構430A上。電容器接觸件460A可位於第六源極/汲極區SD2上，並且第二電容器480可位於電容器接觸件460A上。
圖17至圖24是根據一些示例性實施例的一種製作半導體裝置的方法的各階段的視圖。作為參照，圖17至圖24是沿著圖2中的線A-A截取的剖面圖。
參照圖17，根據一些示例性實施例，可在基板100中形 成元件隔離膜105。基板100可包括由元件隔離膜105界定的主動區ACT。
在實施方案中，可在基板100中形成元件隔離溝渠。可使用絕緣材料填充所述元件隔離溝渠，以在基板100中形成元件隔離膜105。
參照圖18，可在基板100上依序形成前體單元絕緣膜130p、第三前體單元內連膜141p、連接至基板100的前體位元線接觸件146p、前體金屬矽化物膜147p及前體單元障壁膜148p。
在實施方案中，前體單元絕緣膜130p可形成於基板100及元件隔離膜105上。前體單元絕緣膜130p可包括第一前體單元絕緣膜131p及第二前體單元絕緣膜132p。第三前體單元內連膜141p可形成於前體單元絕緣膜130p上。
隨後，可形成暴露出基板100的主動區ACT的一部分的第一溝渠146_t。在實施方案中，第一溝渠146_t可暴露出主動區ACT的中心。隨後，可形成填充第一溝渠146_t的前體位元線接觸件146p。
前體金屬矽化物膜147p及前體單元障壁膜148p可依序形成於前體位元線接觸件146p及第三前體單元內連膜141p上。
參照圖19，可在前體單元障壁膜148p上形成第一前體單元內連膜143p。
在實施方案中，第一前體單元內連膜143p可包含氮化釕(RuN)。在此種情形中，第一前體單元內連膜143p可藉由物理氣 相沈積(physical vapor deposition，PVD)製程形成。第一前體單元內連膜143p可藉由將氮氣在第一溫度下注入其中設置有包含釕的靶的PVD製程腔室內來形成。包含氮化釕的第一前體單元內連膜143p可由包含釕的靶的過渡金屬及氮氣形成。第一溫度可為200℃或低於200℃的溫度。
參照圖20，可在第一前體單元內連膜143p上形成第二前體單元內連膜145p。因此，可形成包括前體金屬矽化物膜147p、前體單元障壁膜148p、第一前體單元內連膜143p及第二前體單元內連膜145p的前體單元內連結構140p。
在實施方案中，第二前體單元內連膜145p可由釕形成。在實施方案中，第二前體單元內連膜145p可藉由物理氣相沈積(PVD)製程形成於第一前體單元內連膜143p上。第二前體單元內連膜145p可在第二溫度下形成。第二溫度可高於第一溫度。第二溫度可為400℃或高於400℃的溫度。第二前體單元內連膜145p可形成於第一前體單元內連膜143p上，並且可包含定向於[002]方向上的晶粒，且可不包含定向於[101]方向上的晶粒。
隨後，可執行退火製程14。退火製程14可在第三溫度下執行。第三溫度可為高於第一溫度與第二溫度中的每一者的溫度。第三溫度可為550℃或高於550℃的溫度。
在實施方案中，當第一前體單元內連膜143p由氮化釕形成時，氮化釕可藉由加熱而分離成釕與氮。在實施方案中，氮可被吸收至第一前體單元內連膜143p下方的前體單元障壁膜148p 中。在實施方案中，至少一些氮可保留於第一前體單元內連膜143p中。因此，第一前體單元內連膜143p可包含釕。此外，第一前體單元內連膜143p的電阻可降低。
此外，第一前體單元內連膜143p(其被還原並包含釕)的至少一部分可被定向於第二前體單元內連膜145p的晶粒所定向的方向上。在實施方案中，第一前體單元內連膜143p可包含定向於第二前體單元內連膜145p所定向的方向上的晶粒。在實施方案中，最初由非晶材料形成的第一前體單元內連膜143p可包含晶粒。
參照圖21，可在前體單元內連結構140p上形成前體單元頂蓋膜149p。
參照圖22，可藉由對前體單元內連結構140p及前體單元頂蓋膜149p進行蝕刻來形成在基板100及前體單元絕緣膜130p上在第二方向(圖1的D2)上延伸的單元金屬矽化物膜147、單元障壁膜148、第一單元內連膜143、第二單元內連膜145及單元頂蓋膜149。
此外，可藉由對前體位元線接觸件146p進行圖案化而在單元金屬矽化物膜147與基板100之間形成位元線接觸件146。
在實施方案中，第二單元內連膜145可由釕形成。在蝕刻製程之後，可在第二單元內連膜145的側壁上形成包括於第二單元內連膜145中的金屬氧化物。形成於第二單元內連膜145的側壁上的金屬氧化物會使第二單元內連膜145的特性劣化。
為防止第二單元內連膜145的特性劣化，在形成第二單 元內連膜145的蝕刻製程之後，可執行對第二單元內連膜145的表面進行還原的還原製程。
對第二單元內連膜145的表面進行還原的還原製程可包括例如使用還原氣體的熱處理製程(heat treatment process)、使用還原氣體的高溫電漿製程(high temperature plasma process)或使用還原氣體的自由基製程(radical process)。在實施方案中，還原氣體可包括氫氣(H2)。
在實施方案中，形成第二單元內連膜145的蝕刻製程及對第二單元內連膜145的表面進行還原的還原製程可原位(in-situ)執行。在實施方案中，形成第二單元內連膜145的蝕刻製程及對第二單元內連膜145的表面進行還原的還原製程可異位(ex-situ)執行。
參照圖23，可在位元線結構140ST的側壁上形成前體間隔件結構150p。
前體間隔件結構150p可在基板100及元件隔離膜105上形成於單元內連結構140的其中形成有位元線接觸件146的一部分中。前體間隔件結構150p可沿位元線結構140ST的側壁在第二方向(圖1的D2)上延伸。
前體間隔件結構150p可在單元絕緣膜130上形成於單元內連結構140的其中未形成位元線接觸件146的一部分中。前體間隔件結構150p可沿位元線結構140ST的側壁在第二方向(圖1的D2)上延伸。
在實施方案中，前體間隔件結構150p可包括第一前體間隔件151及第二前體間隔件152。第一前體間隔件151可沿前體單元絕緣膜130p的上表面形成。
參照圖24，可在位元線結構140ST之間形成第二溝渠120_t。第二溝渠120_t的下表面可被形成為低於基板100的上表面。因此，基板100及元件隔離膜105可暴露於位元線結構140ST之間。
在形成第二溝渠120_t的製程中，可移除不與位元線結構140ST及第二間隔件152交疊的前體單元絕緣膜130p及第一間隔件151。相應地，可形成單元絕緣膜130。
隨後，參照圖7，可形成填充第二溝渠120_t的儲存接觸件120。隨後，可在儲存接觸件120上形成儲存接墊160及電容器結構190。
可移除不與位元線結構140ST及間隔件結構150交疊的前體單元絕緣膜130p。基板100及元件隔離膜105可暴露於位元線結構140ST之間。
一或多個實施例可提供具有改善的電性特性及可靠性的半導體裝置。
本文中已揭露各種示例性實施例，且儘管採用特定用語，然而該些用語僅以一般性及描述性意義加以使用及解釋，而並非用於限制目的。在一些情況下，對於在本申請案提出申請之前此項技術中具有通常知識者而言顯而易見，除非另外明確地指 明，否則結合具體實施例闡述的特徵、特性及/或元件可單獨使用或與結合其他實施例闡述的特徵、特性及/或元件組合使用。因此，熟習此項技術者應理解，在不背離以下申請專利範圍中所述的本發明的精神及範圍的條件下，可進行形式及細節上的各種改變。
100:基板
105:元件隔離膜
120:儲存接觸件
130:單元絕緣膜
131:第一單元絕緣膜
132:第二單元絕緣膜
140:單元內連結構
140ST:位元線結構
141:第三單元內連膜
143:第一單元內連膜
145:第二單元內連膜
146:位元線接觸件
149:單元頂蓋膜
150:間隔件結構
151:第一間隔件/第一前體間隔件
152:第二間隔件/第二前體間隔件
160:儲存接墊
180:層間絕緣膜
190:電容器結構
191:下部電極
192:電容器絕緣膜
193:上部電極
A-A:線
ACT:主動區

Claims (20)

  1. 一種半導體裝置，包括： 基板，包括元件隔離膜及由所述元件隔離膜界定的主動區； 字元線，在第一方向上與所述主動區交叉；以及 位元線結構，位於所述基板上且連接至所述主動區，所述位元線結構在與所述第一方向交叉的第二方向上延伸， 其中所述位元線結構包括： 第一單元內連膜，包含非晶材料或釕， 第二單元內連膜，位於所述第一單元內連膜上且沿著所述第一單元內連膜延伸並且包含釕，以及 單元頂蓋膜，位於所述第二單元內連膜上且沿著所述第二單元內連膜延伸。
  2. 如請求項1所述的半導體裝置，其中： 所述位元線結構更包括第三單元內連膜，所述第三單元內連膜位於所述基板與所述第一單元內連膜之間且沿著所述第一單元內連膜延伸，且 所述第三單元內連膜包含經摻雜的半導體材料。
  3. 如請求項1所述的半導體裝置，其中所述第一單元內連膜包含所述非晶材料，所述非晶材料包括矽化釕、氮化釕、氧化釕、氧化鎂、氧化鈦或石墨烯。
  4. 如請求項1所述的半導體裝置，其中所述位元線結構更包括單元障壁膜，所述單元障壁膜位於所述基板與所述第一單元內連膜之間且沿著所述第一單元內連膜延伸。
  5. 如請求項4所述的半導體裝置，其中所述單元障壁膜包含含金屬材料或石墨烯。
  6. 如請求項4所述的半導體裝置，更包括位於所述基板的所述主動區上的位元線接觸件， 其中所述位元線結構位於所述位元線接觸件上且經由所述位元線接觸件電性連接至所述基板。
  7. 如請求項6所述的半導體裝置，其中所述位元線結構更包括單元金屬矽化物膜，所述單元金屬矽化物膜位於所述位元線接觸件與所述單元障壁膜之間且沿著所述單元障壁膜延伸。
  8. 如請求項1所述的半導體裝置，其中： 所述第一單元內連膜包含釕，且 所述第二單元內連膜包含定向於[002]方向上的晶粒且不包含定向於[101]方向上的晶粒。
  9. 如請求項8所述的半導體裝置，其中所述第一單元內連膜包含定向於所述[002]方向上的所述晶粒。
  10. 如請求項1所述的半導體裝置，其中所述第二單元內連膜的厚度大於所述第一單元內連膜的厚度。
  11. 如請求項1所述的半導體裝置，更包括： 溝渠，在所述位元線結構的至少一個側上位於所述元件隔離膜及所述主動區中； 儲存接觸件，填充所述溝渠； 搭接接墊，位於所述儲存接觸件上；以及 電容器結構，位於所述搭接接墊上且電性連接至所述搭接接墊及所述儲存接觸件。
  12. 一種半導體裝置，包括： 基板，包括單元區及圍繞所述單元區的周邊區； 位元線結構，在所述基板的所述單元區上在第一方向上延伸，所述位元線結構包括第一單元內連膜、與所述第一單元內連膜接觸的第二單元內連膜、及位於所述第二單元內連膜上的單元頂蓋膜；以及 周邊閘極結構，包括在所述基板上位於所述周邊區中的第一周邊內連膜、與所述第一周邊內連膜接觸的第二周邊內連膜及位於所述第二周邊內連膜上的周邊頂蓋膜， 其中： 所述第一單元內連膜及所述第一周邊內連膜各自包含非晶材料或釕，且 所述第二單元內連膜及所述第二周邊內連膜各自包含釕。
  13. 如請求項12所述的半導體裝置，其中： 所述位元線結構更包括單元障壁膜，所述單元障壁膜在所述單元區中的所述基板與所述第一單元內連膜之間沿著所述第一單元內連膜延伸， 所述周邊閘極結構更包括周邊障壁膜，所述周邊障壁膜在所述周邊區中的所述基板與所述第一周邊內連膜之間沿著所述第一周邊內連膜延伸，且 所述單元障壁膜及所述周邊障壁膜各自包含含金屬材料或石墨烯。
  14. 如請求項13所述的半導體裝置，其中： 所述位元線結構更包括單元金屬矽化物膜，所述單元金屬矽化物膜在所述單元區中的所述基板與所述單元障壁膜之間沿著所述單元障壁膜延伸，且 所述周邊閘極結構更包括周邊金屬矽化物膜，所述周邊金屬矽化物膜在所述周邊區中的所述基板與所述周邊障壁膜之間沿著所述周邊障壁膜延伸。
  15. 如請求項12所述的半導體裝置，其中所述第一單元內連膜及所述第一周邊內連膜各自包含所述非晶材料，所述非晶材料包括矽化釕、氮化釕、氧化釕、氧化鎂、氧化鈦或石墨烯。
  16. 如請求項12所述的半導體裝置，其中： 所述第一單元內連膜及所述第一周邊內連膜各自包含釕或氮化釕，且 所述第二單元內連膜及所述第二周邊內連膜各自包含定向於[002]方向上的晶粒且不包含定向於[101]方向上的晶粒。
  17. 如請求項12所述的半導體裝置，其中所述單元區中的所述基板更包括： 閘極溝渠； 閘極電極，填充所述閘極溝渠的一部分且在與所述第一方向交叉的第二方向上延伸；以及 源極/汲極區，位於所述閘極電極的側表面上。
  18. 一種半導體裝置，包括： 基板，包括元件隔離膜及由所述元件隔離膜界定的主動區； 位元線接觸件，在所述基板的所述主動區上配置於第一方向上；以及 位元線結構，在所述第一方向上與所述主動區交叉且藉由所述位元線接觸件電性連接至所述基板， 其中所述位元線結構包括： 第一單元內連膜，位於所述位元線接觸件上，所述第一單元內連膜在所述第一方向上延伸且包含釕， 第二單元內連膜，與所述第一單元內連膜接觸，所述第二單元內連膜沿著所述第一單元內連膜延伸且包含釕， 單元頂蓋膜，位於所述第二單元內連膜上且沿著所述第二單元內連膜延伸，以及 第三單元內連膜，在所述基板與所述第一單元內連膜之間沿著所述第一單元內連膜延伸，所述第三單元內連膜包含經摻雜的半導體材料， 其中所述第三單元內連膜的上表面位於與所述位元線接觸件的上表面實質上相同的平面上，且 其中所述第二單元內連膜包含定向於[002]方向上的晶粒且不包含定向於[101]方向上的晶粒。
  19. 如請求項18所述的半導體裝置，更包括單元障壁膜，所述單元障壁膜在所述第三單元內連膜與所述第一單元內連膜之間沿著所述第一單元內連膜延伸，所述單元障壁膜包含鈦。
  20. 如請求項18所述的半導體裝置，其中所述位元線結構更包括： 單元障壁膜，在所述第三單元內連膜與所述第一單元內連膜之間沿著所述第一單元內連膜延伸，以及 單元金屬矽化物膜，在所述單元障壁膜與所述第一單元內連膜之間沿著所述單元障壁膜延伸。
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