KR102401180B1 - 반도체 소자 및 그 형성 방법 - Google Patents

반도체 소자 및 그 형성 방법 Download PDF

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Abstract

반도체 소자 및 반도체 형성 방법을 제공한다. 이 반도체 소자는 활성 영역을 한정하는 소자분리 영역을 포함한다. 상기 활성 영역 및 상기 소자분리 영역 상에 제1 및 제2 셀 배선 구조체들이 배치된다. 상기 제1 및 제2 셀 배선 구조체들은 서로 평행한 라인 모양이다. 상기 활성 영역 및 상기 소자분리 영역 상에 분리 패턴이 배치된다. 상기 분리 패턴은 상기 제1 및 제2 셀 배선 구조체들 사이에 배치된다. 상기 제1 및 제2 셀 배선 구조체들 사이에 콘택 구조체들이 배치된다. 상기 콘택 구조체들은 상기 분리 패턴 양 옆에 배치되고 상기 활성 영역과 중첩한다. 상기 제1 및 제2 셀 배선 구조체들 사이에 절연 패턴들이 배치된다. 상기 절연 패턴들은 상기 분리 패턴 양 옆에 배치되고 상기 소자분리 영역과 중첩한다. 상기 제1 및 제2 셀 배선 구조체들 하부에 공통 소스 영역들이 배치된다. 상기 공통 소스 영역들은 상기 활성 영역 내에 배치된다. 상기 분리 패턴 하부에 라인 모양의 아이솔레이팅 게이트 패턴이 배치된다.

Description

반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
본 발명의 기술적 사상은 반도체 소자 및 그 형성 방법에 관한 것이다.
집적도가 점점 높아질수록 MRAM 등과 같은 반도체 소자를 구성하는 구성요소들은 점점 크기가 작아지고 있다. 이러한 구성요소들을 형성하기 위한 패터닝 공정은 일반적으로 사진 및 식각 공정을 이용하여 진행된다. 크기가 작아진 구성요소들의 배치 밀도를 점점 높일수록, 일반적인 패터닝 공정을 진행하여 구성요소들을 형성할 때, 크기가 작아지고 고밀도로 배치되는 구성요소들 사이에 브릿지 불량 등이 발생할 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 콘택 구조체를 갖는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 반도체 소자 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상기 반도체 소자들을 갖는 전자 장치 및 전자 시스템을 제공하는데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제공한다. 이 반도체소자는 제1 방향으로 연장하는 라인 모양의 제1 및 제2 아이솔레이팅 게이트 패턴들을 포함한다. 상기 제1 및 제2 아이솔레이팅 게이트 패턴들 사이에 제1 및 제2 셀 트랜지스터들이 배치된다. 상기 제1 및 제2 셀 트랜지스터들은 공통 소스 영역을 공유한다. 상기 제1 셀 트랜지스터는 상기 공통 소스 영역, 제1 셀 드레인 영역, 및 제1 셀 게이트 라인를 포함하고, 상기 제2 셀 트랜지스터는 상기 공통 소스 영역, 제2 셀 드레인 영역 및 제2 셀 게이트 라인을 포함한다. 상기 제1 아이솔레이팅 게이트 패턴 상에 제1 분리 패턴이 배치된다. 상기 제1 분리 패턴은 상기 제1 방향으로 연장하는 라인 모양이다. 상기 제2 아이솔레이팅 게이트 패턴 상에 제2 분리 패턴이 배치된다. 상기 제2 분리 패턴은 상기 제1 방향으로 연장하는 라인 모양이다. 상기 제1 및 제2 분리 패턴들 사이에 셀 배선 구조체가 배치된다. 상기 셀 배선 구조체는 상기 공통 소스 영역 상에 배치되고 상기 제1 방향으로 연장하는 라인 모양이다. 상기 제1 드레인 영역 상에 제1 콘택 구조체가 배치된다. 상기 제2 드레인 영역 상에 제2 콘택 구조체가 배치된다.
일 실시예에서, 상기 제1 방향과 수직한 제2 방향으로 연장하는 라인 모양의 활성 영역을 더 포함할 수 있다.
일 실시예에서, 상기 제1 및 제2 셀 게이트 라인들은 상기 활성 영역 내에 매립될 수 있다.
일 실시예에서, 상기 제1 및 제2 아이솔레이팅 게이트 패턴들의 각각은 상기 활성 영역 내에 매립되는 아이솔레이팅 게이트 라인을 포함할 수 있다.
일 실시예에서, 상기 제1 및 제2 셀 게이트 라인들은 상기 제1 방향으로 연장하는 라인 모양일 수 있다.
일 실시예에서, 상기 제1 아이솔레이팅 게이트 패턴은 차례로 적층된 제1 아이솔레이팅 게이트 라인 및 상기 제1 아이솔레이팅 게이트 캐핑 패턴을 포함하고, 상기 제1 아이솔레이팅 게이트 패턴은 차례로 적층된 제1 아이솔레이팅 게이트 라인 및 상기 제1 아이솔레이팅 게이트 캐핑 패턴을 포함할 수 있다.
일 실시예에서, 상기 제1 분리 패턴은 상기 제1 아이솔레이팅 게이트 캐핑 패턴과 접촉하고, 상기 제2 분리 패턴은 상기 제2 아이솔레이팅 게이트 캐핑 패턴과 접촉할 수 있다.
일 실시예에서, 상기 제1 셀 게이트 라인 상의 제1 셀 게이트 캐핑 패턴을 더 포함하되, 상기 제1 셀 게이트 캐핑 패턴의 상부 끝 부분(upper end portion)은 상기 제1 아이솔레이팅 캐핑 패턴의 상부 끝 부분 보다 높을 수 있다.
일 실시예에서, 상기 제1 콘택 구조체 상의 제1 정보 저장 요소 및 상기 제2 콘택 구조체 상의 제2 정보 저장 요소를 더 포함할 수 있다.
일 실시예에서, 상기 제1 및 제2 정보 저장 요소들 상에 배치되며 상기 제1 방향으로 연장하는 라인 모양의 비트라인을 더 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 활성 영역을 한정하는 소자분리 영역을 포함한다. 상기 활성 영역 및 상기 소자분리 영역 상에 제1 및 제2 셀 배선 구조체들이 배치된다. 상기 제1 및 제2 셀 배선 구조체들은 서로 평행한 라인 모양이다. 상기 활성 영역 및 상기 소자분리 영역 상에 분리 패턴이 배치된다. 상기 분리 패턴은 상기 제1 및 제2 셀 배선 구조체들 사이에 배치된다. 상기 제1 및 제2 셀 배선 구조체들 사이에 콘택 구조체들이 배치된다. 상기 콘택 구조체들은 상기 분리 패턴 양 옆에 배치되고 상기 활성 영역과 중첩한다. 상기 제1 및 제2 셀 배선 구조체들 사이에 절연 패턴들이 배치된다. 상기 절연 패턴들은 상기 분리 패턴 양 옆에 배치되고 상기 소자분리 영역과 중첩한다. 상기 제1 및 제2 셀 배선 구조체들 하부에 공통 소스 영역들이 배치된다. 상기 공통 소스 영역들은 상기 활성 영역 내에 배치된다. 상기 분리 패턴 하부에 라인 모양의 아이솔레이팅 게이트 패턴이 배치된다.
일 실시예에서, 상기 제1 및 제2 셀 배선 구조체들, 상기 분리 패턴 및 상기 아이솔레이팅 게이트 패턴은 제1 방향으로 연장하는 라인 모양이고, 상기 활성 영역 및 상기 소자분리 영역은 상기 제1 방향과 수직한 제2 방향으로 연장하는 라인 모양일 수 있다.
일 실시예에서, 상기 아이솔레이팅 게이트 패턴은 상기 활성 영역 및 상기 소자분리 영역을 가로지르는 아이솔레이팅 게이트 트렌치 내에 배치될 수 있다.
일 실시예에서, 상기 아이솔레이팅 게이트 트렌치 양 옆의 셀 게이트 트렌치들 내에 배치되는 셀 게이트 라인들; 및 상기 콘택 구조체들 하부의 상기 활성 영역 내에 배치되는 드레인 영역들을 더 포함할 수 있다.
일 실시예에서, 상기 콘택 구조체들의 패드 부분들 상에 배치되는 가변 저항 구조체들(variable resistance structures); 및 상기 가변 저항 구조체들 상에 배치되며 상기 활성 영역과 중첩하는 비트라인을 더 포함하되, 상기 콘택 구조체들의 패드 부분들 중 하나는 상기 분리 패턴과 적어도 일부가 중첩하고, 다른 하나는 상기 분리 패턴과 중첩하지 않을 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 셀 활성 영역들을 한정하는 셀 소자분리 영역들을 포함한다. 상기 셀 활성 영역들 및 상기 셀 소자분리 영역들을 가로지르는 한 쌍의 아이솔레이팅 게이트 트렌치들 내에 한 쌍의 아이솔레이팅 게이트 라인들이 배치된다. 상기 셀 활성 영역들 및 상기 셀 소자분리 영역들을 가로지르는 한 쌍의 셀 게이트 트렌치들 내에 한 쌍의 셀 게이트 라인들이 배치된다. 상기 한 쌍의 게이트 라인들은 상기 한 쌍의 아이솔레이팅 게이트 라인들 사이에 배치된다. 상기 한 쌍의 아이솔레이팅 게이트 라인들 상에 한 쌍의 분리 패턴들이 배치된다. 상기 한 쌍의 절연성 분리 패턴들 사이에 셀 배선 구조체가 배치된다. 상기 셀 배선 구조체는 상기 셀 활성 영역들 및 상기 셀 소자분리 영역들 상에 배치된다. 상기 한 쌍의 절연성 분리 패턴들과 상기 셀 배선 구조체 사이에 셀 콘택 구조체들이 배치된다. 상기 셀 콘택 구조체들은 상기 셀 활성 영역들 상에 배치된다. 상기 한 쌍의 절연성 분리 패턴들과 상기 셀 배선 구조체 사이에 절연 패턴들이 배치된다. 상기 절연 패턴들은 상기 셀 소자분리 영역들 상에 배치된다.
일 실시예에서, 상기 한 쌍의 아이솔레이팅 게이트 라인들 및 상기 한 쌍의 셀 게이트 라인들은 제1 방향으로 연장하는 라인 모양이고, 상기 셀 활성 영역들 및 상기 셀 소자분리 영역들은 상기 제1 방향과 수직한 제2 방향으로 연장하는 라인 모양일 수 있다.
일 실시예에서, 상기 셀 배선 구조체 및 상기 한 쌍의 분리 패턴들은 상기 제1 방향으로 연장하는 라인 모양일 수 있다.
일 실시예에서, 상기 셀 배선 구조체는 상기 한 쌍의 셀 게이트 라인들 사이의 상기 활성 영역과 접촉하는 콘택 부분과 상기 콘택 부분 상의 배선 부분을 포함하되, 상기 셀 배선 구조체의 상기 콘택 부분은 상기 제1 방향으로 연장하는 라인 모양일 수 있다.
일 실시예에서, 주변 활성 영역을 한정하는 주변 소자분리 영역; 상기 주변 활성 영역을 가로지르는 주변 게이트 구조체; 상기 주변 게이트 구조체 양 옆의 상기 주변 활성 영역 내에 배치되는 주변 소스/드레인 영역들; 상기 주변 소스/드레인 영역들 상의 주변 콘택 구조체들; 및 상기 셀 콘택 구조체들 하부의 상기 셀 활성 영역들 내에 배치되는 셀 드레인 영역들을 더 포함하되, 상기 주변 콘택 구조체들은 상기 주변 소스/드레인 영역들 상의 주변 콘택 실리사이드 층 및 상기 주변 콘택 실리사이드 층 상의 주변 콘택 도전 패턴을 포함하고, 상기 셀 콘택 구조체들은 상기 셀 드레인 영역들 상의 셀 하부 콘택 패턴, 상기 셀 하부 콘택 패턴 상의 셀 콘택 실리사이드 층, 및 상기 셀 콘택 실리사이드 층 상의 셀 상부 콘택 패턴을 포함하고, 상기 셀 콘택 실리사이드 층 및 상기 주변 콘택 실리사이드 층은 동일 물질로 형성되고, 상기 셀 상부 콘택 패턴 및 상기 주변 콘택 도전 패턴은 동일 물질로 형성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법을 제공한다. 이 방법은 반도체 기판 내에 활성 영역을 한정하는 소자분리 영역을 형성하는 것을 포함한다. 상기 활성 영역 및 상기 소자분리 영역을 가로지르는 게이트 트렌치들을 형성하되, 상기 게이트 트렌치들은 아이솔레이팅 게이트 트렌치들 및 셀 게이트 트렌치들을 포함한다. 상기 아이솔레이팅 게이트 트렌치들 내에 아이솔레이팅 게이트 라인들을 형성함과 동시에 상기 셀 게이트 트렌치들 내에 셀 게이트 라인들을 형성한다. 상기 아이솔레이팅 게이트 라인들 상에 아이솔레이팅 게이트 캐핑 패턴들을 형성함과 동시에 상기 셀 게이트 라인들 상에 셀 게이트 캐핑 패턴들을 형성한다. 상기 셀 게이트 트렌치들 사이의 상기 활성 영역 및 상기 소자분리 영역 상에 차례로 적층된 셀 배선 구조체들 및 셀 배선 마스크 패턴들을 형성한다. 상기 셀 배선 구조체들 및 상기 셀 배선 마스크 패턴들의 측면들 상에 콘택 스페이서 라인들을 형성한다. 상기 아이솔레이팅 게이트 캐핑 패턴들 상에 분리 패턴들을 형성한다. 상기 콘택 스페이서 라인들을 패터닝하여 콘택 스페이서 패턴들을 형성한다.
일 실시예에서, 상기 셀 배선 구조체 및 상기 배선 마스크 패턴을 형성하는 것은 상기 한 쌍의 셀 트랜지스터들을 갖는 반도체 기판 상에 버퍼 층 및 상기 버퍼 층 상에 하부 층을 형성하고, 상기 버퍼 층 및 상기 하부 층을 관통하며 상기 소스 영역을 노출시키는 콘택 그루브를 형성하고, 상기 콘택 그루브를 채우는 배선 하부 라인을 형성하고, 상기 배선 하부 라인 및 상기 하부 층 상에 배선 상부 층을 형성하고, 상기 배선 상부 층 상에 배선 마스크 패턴을 형성하고, 상기 배선 마스크 패턴을 식각 마스크로 이용하여 상기 배선 마스크 패턴 하부의 상기 배선 상부 층, 상기 하부 층 및 상기 배선 하부 라인을 식각하여 차례로 적층된 배선 하부 패턴 및 배선 상부 패턴을 형성하는 것을 포함할 수 있다.
일 실시예에서, 상기 한 쌍의 셀 트랜지스터들의 상기 셀 게이트 라인들을 형성하면서 상기 활성 영역 및 상기 소자분리 영역을 가로지르는 한 쌍의 아이솔레이팅 게이트 트렌치들 내에 한 쌍의 아이솔레이팅 게이트 라인들을 형성하고, 상기 셀 게이트 라인들 상에 셀 게이트 캐핑 패턴들을 형성하면서 상기 아이솔레이팅 게이트 라인들 상에 아이솔레이팅 게이트 캐핑 패턴들을 형성하는 것을 더 포함하되, 상기 한 쌍의 셀 게이트 트랜지스터들의 상기 셀 게이트 라인들은 상기 한 쌍의 아이솔레이팅 게이트 라인들 사이에 형성될 수 있다.
일 실시예에서, 상기 콘택 스페이서 라인들을 형성한 후에, 상기 아이솔레이팅 게이트 캐핑 패턴들을 노출시키는 식각 공정을 진행하고, 상기 콘택 스페이서 라인들을 패터닝하기 전에, 상기 노출된 상기 아이솔레이팅 게이트 캐핑 패턴들 상에 분리 패턴들을 형성하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 콘택 스페이서 패턴들을 제거하면서 상기 한 쌍의 상기 셀 트랜지스터들의 상기 드레인 영역들을 노출시키는 제 2 홀들을 형성하고, 상기 제2 홀들을 부분적으로 채우는 하부 콘택 패턴들을 형성하고, 상기 하부 콘택 패턴들 상에 상부 콘택 패턴들을 형성하고, 상기 상부 콘택 패턴들 상에 가변 저항 구조체들을 형성하고, 상기 가변 저항 구조체들 상에 비트라인을 형성하는 것을 더 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법을 제공한다. 이 방법은 셀 활성 영역을 한정하는 셀 소자분리 영역을 형성하는 것을 포함한다. 상기 셀 활성 영역 및 상기 셀 소자분리 영역을 가로지르는 게이트 트렌치들 내에 게이트 라인들을 형성하되, 상기 게이트 라인들은 한 쌍의 아이솔레이팅 게이트 라인들 및 상기 한 쌍의 아이솔레이팅 게이트 라인들 사이의 한 쌍의 셀 게이트 라인들을 포함한다. 상기 한 쌍의 아이솔레이팅 게이트 라인들 상에 아이솔레이팅 게이트 캐핑 패턴들을 형성하면서 상기 한 쌍의 셀 게이트 라인들 상에 셀 게이트 캐핑 패턴들을 형성한다. 상기 한 쌍의 셀 게이트 라인들 사이의 상기 활성 영역 및 상기 소자분리 영역 상에 차례로 적층된 셀 배선 구조체 및 셀 배선 마스크 패턴을 형성한다. 상기 셀 배선 구조체의 측면들 상에 콘택 스페이서 라인들을 형성한다. 상기 아이솔레이티트 게이트 캐핑 패턴들 상에 분리 패턴들을 형성한다. 상기 콘택 스페이서 라인들을 패터닝하여 제1 홀들을 형성하면서 콘택 스페이서 패턴들을 형성한다. 상기 제1 홀들 내에 절연 패턴들을 형성한다.
일 실시예에서, 상기 콘택 스페이서 패턴들은 상기 활성 영역 상에 형성되고, 상기 제1 홀들은 상기 소자분리 영역 상에 형성될 수 있다.
일 실시예에서, 상기 절연 패턴들을 형성한 후에, 상기 콘택 스페이서 패턴들을 제거하여 상기 활성 영역을 노출시키는 제2 홀들을 형성하고, 상기 제2 홀들 내에 콘택 구조체들을 형성하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 콘택 스페이서 라인들을 형성하기 전에, 상기 셀 배선 구조체의 측면들 상에 배선 스페이서들을 형성하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 셀 소자분리 영역을 형성하는 동안에, 주변 활성 영역을 한정하는 주변 소자분리 영역을 형성하고, 상기 셀 배선 구조체 및 상기 셀 배선 마스크 패턴을 형성하는 동안에, 상기 주변 활성 영역 상에 차례로 적층된 주변 게이트 전극 및 주변 게이트 마스크 패턴을 형성하는 것을 더 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법을 제공한다. 이 방법은 반도체 기판 내에 활성 영역을 한정하는 소자분리 영역을 형성하는 것을 포함한다. 상기 활성 영역 및 상기 소자분리 영역을 가로지르는 게이트 트렌치들을 형성하되, 상기 게이트 트렌치들은 아이솔레이팅 게이트 트렌치들 및 셀 게이트 트렌치들을 포함한다. 상기 아이솔레이팅 게이트 트렌치들 내에 아이솔레이팅 게이트 라인들을 형성함과 동시에 상기 셀 게이트 트렌치들 내에 셀 게이트 라인들을 형성한다. 상기 아이솔레이팅 게이트 라인들 상에 아이솔레이팅 게이트 캐핑 패턴들을 형성함과 동시에 상기 셀 게이트 라인들 상에 셀 게이트 캐핑 패턴들을 형성한다. 상기 셀 게이트 트렌치들 사이의 상기 활성 영역 및 상기 소자분리 영역 상에 차례로 적층된 셀 배선 구조체들 및 셀 배선 마스크 패턴들을 형성한다. 상기 셀 배선 구조체들 및 상기 셀 배선 마스크 패턴들의 측면들 상에 콘택 스페이서 라인들을 형성한다. 상기 아이솔레이팅 게이트 캐핑 패턴들 상에 분리 패턴들을 형성한다. 상기 콘택 스페이서 라인들을 패터닝하여 콘택 스페이서 패턴들을 형성한다.
일 실시예에서, 상기 콘택 스페이서 패턴들은 상기 활성 영역 상에 형성되고, 상기 콘택 스페이서 패턴들 사이의 상기 소자분리 영역 상에 제1 홀들이 형성될 수 있다.
일 실시예에서, 상기 제1 홀들 내에 절연 패턴들을 형성하고, 상기 콘택 스페이서 패턴들을 제거하면서 상기 활성 영역을 노출시키는 제2 홀들을 형성하고, 상기 제2 홀들 내에 콘택 구조체들을 형성하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 콘택 구조체들 상에 정보 저장 요소들을 형성하고, 상기 정보 저장 요소들 상에 비트라인을 형성하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 콘택 스페이서 라인들을 형성하기 전에, 상기 셀 배선 구조체들 및 상기 셀 배선 마스크 패턴들의 측면들 상에 배선 스페이서들을 형성하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 콘택 스페이서 라인들을 형성하기 전에, 상기 셀 배선 구조체들 양 옆의 활성 영역을 노출시키는 식각 공정을 진행하고, 상기 제1 홀들을 형성한 후에, 상기 제1 홀들 내에 절연 패턴들을 형성하고, 상기 절연 패턴들을 형성한 후에, 상기 콘택 스페이서 패턴들을 부분 식각하여 하부 콘택 패턴들을 형성하고, 상기 하부 콘택 패턴들 상에 상부 콘택 패턴들을 형성하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 분리 패턴들은 라인 모양으로 형성될 수 있다.
일 실시예에서, 상기 아이솔레이팅 게이트 라인들 및 상기 셀 게이트 라인들을 형성하기 전에, 상기 게이트 트렌치들에 의해 노출되는 상기 활성 영역의 표면 상에 게이트 유전체들을 형성하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 셀 배선 구조체들 및 상기 셀 배선 마스크 패턴들을 형성하는 것은 상기 아이솔레이팅 게이트 캐핑 패턴들 및 상기 셀 게이트 캐핑 패턴들을 갖는 반도체 기판 상에 절연성의 버퍼 층을 형성하고, 상기 버퍼 층 상에 하부 층을 형성하고, 상기 하부 층 및 상기 버퍼 층을 관통하며 상기 아이솔레이팅 게이트 캐핑 패턴들을 노출시키는 콘택 그루브들을 형성하고, 상기 콘택 그루브들 내에 배선 하부 라인들을 형성하고, 상기 배선 하부 라인들 및 상기 하부 층 상에 배선 중간 층 및 배선 상부 층을 형성하고, 상기 배선 상부 층 상에 배선 마스크 패턴들을 형성하고, 상기 배선 마스크 패턴들을 식각 마스크로 이용하여 상기 배선 상부 층, 상기 배선 중간 층, 상기 하부 층, 및 상기 배선 하부 라인들을 식각하는 것을 포함할 수 있다.
일 실시예에서, 상기 배선 마스크 패턴들은 상기 배선 하부 라인들과 중첩하며 상기 배선 하부 라인들 보다 작은 폭을 가질 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시예들에 따르면, 패턴들 사이의 전기적 쇼트 또는 브릿지 불량을 방지하면서 집적도를 형상시킬 수 있는 반도체 소자 및 그 형성 방법을 제공할 수 있다.
도 1은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 나타낸 탑 뷰이다.
도 2a 및 도 2b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 단면도들이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 다른 예를 나타낸 단면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 예를 나타낸 탑 뷰이다.
도 5a 및 도 5b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도들이다.
도 6a 내지 도 19b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 나타낸 단면도들이다.
도 20a 및 도 20b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 다른 예에 나타낸 단면도들이다.
도 21a 내지 도 26b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 또 다른 예를 나타낸 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
또한, "상부", "중간" 및 "하부" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다.
"제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 나타낸 탑 뷰이고, 도 2a 및 도 2b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 단면도들이고, 도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 다른 예를 나타낸 단면도이다. 도 2a 및 도 2b에서, 도 2a는 도 1의 I-I'선을 따라 취해진 영역을 나타내고, 도 2b는 도 1의 II-II'선, III-III'선 및 IV-IV'선을 따라 취해진 영역을 나타낸다. 도 3은 도 1의 I-I'선을 따라 취해진 영역을 나타낸다.
우선, 도 1, 도 2a 및 도 2b를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예에 대하여 설명하기로 한다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체 기판(3) 내에 활성영역들을 한정하는 소자분리 영역이 배치될 수 있다. 상기 반도체 기판(3)은 실리콘 등과 같은 반도체 물질을 이용하여 형성된 기판일 수 있다. 상기 활성 영역들은 상기 반도체 기판(3)의 셀 어레이 영역(CA) 상에 배치되는 셀 활성 영역들(7c) 및 상기 반도체 기판(3)의 주변 회로 영역(PA) 상에 배치되는 주변 활성 영역(7p)을 포함할 수 있다.
상기 소자분리 영역은 상기 셀 활성 영역들(7c)을 한정하는 셀 소자분리 영역들(5c) 및 상기 주변 활성 영역(7p)을 한정하는 주변 소자분리 영역(5p)을 포함할 수 있다. 상기 소자분리 영역은 얕은 트렌치 아이솔레이션 공정(shallow trench isolation process)을 이용하여 형성될 수 있다. 상기 셀 활성 영역들(7c)은 서로 평행한 라인 모양으로 형성될 수 있다. 상기 셀 소자분리 영역들(5c)은 상기 셀 활성 영역들(7c)을 한정하면서 상기 셀 활성 영역들(7c) 사이에서 라인 모양으로 형성될 수 있다.
상기 셀 활성 영역들(7c) 및 상기 셀 소자분리 영역들(5c)을 가로지르는 게이트 트렌치들이 배치될 수 있다. 상기 게이트 트렌치들은 셀 게이트 트렌치들(12c) 및 아이솔레이팅 게이트 트렌치들(12i)을 포함할 수 있다. 한 쌍의 아이솔레이팅 게이트 트렌치들(12i) 사이에 한 쌍의 셀 게이트 트렌치들(12c)이 배치될 수 있다.
상기 게이트 트렌치들 내에 게이트 라인들(18i, 18c) 및 상기 게이트 라인들(18i, 18c) 상의 게이트 캐핑 패턴들(21i, 21c)이 배치될 수 있다. 상기 게이트 라인들(18i, 18c)은 금속 질화물 및/또는 금속 등과 같은 도전성 물질로 형성될 수 있고, 상기 게이트 캐핑 패턴들(21i, 21c)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 게이트 라인들(18i, 18c)은 상기 셀 활성 영역들(7c)과 수직한 방향으로 연장하는 라인 모양일 수 있다. 예를 들어, 상기 게이트 라인들(18i, 18c)은 제1 방향(Dy)으로 연장하는 라인 모양일 수 있고, 상기 셀 활성 영역들(7c)은 상기 제1 방향(Dy)과 수직하는 제2 방항(Dx)으로 연장하는 라인 모양일 수 있다.
상기 셀 게이트 트렌치들(12c) 내에 배치되는 상기 게이트 라인들 및 상기 게이트 캐핑 패턴들은 셀 게이트 라인들(18c) 및 셀 게이트 캐핑 패턴들(21c)로 각각 명명될 수 있고, 상기 아이솔레이팅 게이트 트렌치들(12i) 내에 배치되는 게이트 라인들 및 게이트 캐핑 패턴들은 아이솔레이팅 게이트 라인들(18i) 및 아이솔레이팅 게이트 캐핑 패턴들(21i)로 명명될 수 있다.
상기 셀 활성 영역들(7c)과 상기 상기 게이트 라인들(18i, 18c) 사이에 개재되면서 상기 셀 활성 영역들(7c)과 상기 게이트 캐핑 패턴들(21i, 21c) 사이에 개재되는 게이트 유전체(16)가 배치될 수 있다.
상기 아이솔레이팅 게이트 트렌치들(12i) 내에 배치되는 상기 게이트 유전체(16), 상기 아이솔레이팅 게이트 라인들(18i) 및 상기 아이솔레이팅 게이트 캐핑 패턴들(21i)은 아이솔레이팅 게이트 패턴들(IG1, IG2)을 구성할 수 있다. 서로 인접하는 한 쌍의 상기 아이솔레이팅 게이트 패턴들(IG1, IG2) 사이에 한 쌍의 상기 셀 게이트 라인들(18c)이 배치될 수 있다.
상기 셀 활성 영역들(7c) 내에 불순물 영역들(9s, 9d)이 배치될 수 있다. 상기 불순물 영역들(9s, 9d)은 공통 소스 영역들(9s) 및 드레인 영역들(9d)을 포함할 수 있다.
서로 인접하는 한 쌍의 상기 공통 소스 영역들(9s) 사이에 서로 인접하는 한 쌍의 드레인 영역들(9d)이 배치될 수 있다.
상기 공통 소스 영역들(9s)의 각각은 서로 인접하는 상기 한 쌍의 셀 게이트 라인들(18c_1, 18c_2) 사이의 상기 활성 영역(7c) 내에 배치될 수 있다.
상기 드레인 영역들(9d)의 각각은 상기 아이솔레이팅 게이트 패턴들(IG1, IG2)과 상기 셀 게이트 라인들(18c) 사이의 활성 영역들(7c) 내에 배치될 수 있다. 예를 들어, 상기 드레인 영역들(9d)의 각각은 서로 인접하는 하나의 아이솔레이팅 게이트 패턴과 셀 게이트 라인 사이의 활성 영역 내에 배치될 수 있다.
상기 한 쌍의 상기 아이솔레이팅 게이트 패턴들(IG1, IG2) 사이에서, 한 쌍의 드레인 영역들(9d_1, 9d_2)이 배치될 수 있고, 상기 한 쌍의 드레인 영역들(9d_1, 9d_2) 사이에 하나의 공통 소스 영역(9s)이 배치될 수 있다.
서로 인접하는 상기 한 쌍의 아이솔레이팅 게이트 패턴들(IG1, IG2) 사이에 제1 및 제2 셀 트랜지스터들(TR1, TR2)이 배치될 수 있다. 상기 제1 및 제2 셀 트랜지스터들(TR1, TR2)은 상기 공통 소스 영역(9s)을 공유할 수 있다. 상기 제1 셀 트랜지스터(TR1)는 상기 공통 소스 영역(9s), 제1 드레인 영역(9d_1) 및 제1 셀 게이트 라인(18c_1)을 포함할 수 있고, 상기 제2 셀 트랜지스터(TR2)는 상기 공통 소스 영역(9s), 제2 드레인 영역(9d_2) 및 제2 셀 게이트 라인(18c_2)을 포함할 수 있다.
상기 반도체 기판(3) 상에 분리 패턴들(63)이 배치될 수 있다. 상기 분리 패턴들(63)은 상기 아이솔레이팅 게이트 패턴들(IG1, IG2)과 중첩할 수 있다. 상기 분리 패턴들(63)는 상기 제1 방향(Dy)으로 연장하며 서로 평행한 라인 모양들일 수 있다. 상기 분리 패턴들(63)은 상기 제1 아이솔레이팅 게이트 패턴(IG1)과 중첩하는 제1 분리 패턴(63_1) 및 상기 제2 아이솔레이팅 게이트 패턴(IG2)과 중첩하는 제2 분리 패턴(63_2)을 포함할 수 있다.
상기 분리 패턴들(63)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 분리 패턴들(63)은 상기 아이솔레이팅 게이트 패턴들(IG1, IG2)의 상기 아이솔레이팅 게이트 캐핑 패턴들(21i)과 접촉할 수 있다.
일 예에서, 상기 아이솔레이팅 게이트 캐핑 패턴들(21i)과 상기 분리 패턴들(63)은 질화물 계열의 절연성 물질로 형성될 수 있다. 예를 들어, 상기 아이솔레이팅 게이트 캐핑 패턴들(21i)과 상기 분리 패턴들(63)은 실리콘 질화물로 형성될 수 있다.
상기 반도체 기판(3) 상에 셀 배선 구조체들(48c) 및 주변 게이트 전극(48p)이 배치될 수 있다.
상기 셀 배선 구조체들(48c)은 상기 제1 방향(Dy)으로 연장하며 서로 평행한 라인 모양들일 수 있다. 상기 셀 배선 구조체들(48c)은 상기 분리 패턴들(63)과 평행할 수 있다. 상기 셀 배선 구조체들(48c) 사이에 상기 분리 패턴들(63)이 배치될 수 있다. 예를 들어, 한 쌍의 제1 및 제2 셀 배선 구조체들(48c_1, 48c_2) 사이에 제1 분리 패턴(63_1)이 배치될 수 있다. 그리고, 상기 제1 분리 패턴(63_1)은 상기 제1 및 제2 셀 배선 구조체들(48c_1, 48c_2)로부터 일정한 거리만큼 이격될 수 있다.
상기 셀 배선 구조체들(48c)은 상기 주변 게이트 전극(48p)의 상부면과 동일 평면에 배치되는 상부면들을 가질 수 있다. 상기 셀 배선 구조체들(48c)은 상기 주변 게이트 전극(48p)의 하부면과 동일하지 않은 평면에 배치되는 하부면들을 가질 수 있다. 상기 셀 배선 구조체들(48c)은 상기 주변 게이트 전극(48p)의 하부면 보다 낮은 레벨에 배치되는 하부면들을 가질 수 있다.
상기 셀 배선 구조체들(48c)의 각각은 차례로 적층된 배선 하부 패턴(36c), 배선 중간 패턴(39c) 및 배선 상부 패턴(42c)을 포함할 수 있다. 상기 주변 게이트 전극(48p)은 차례로 적층된 게이트 하부 패턴(30p), 게이트 중간 패턴(39p) 및 게이트 상부 패턴(42p)을 포함할 수 있다.
상기 배선 하부 패턴(36c) 및 상기 게이트 하부 패턴(30p)은 서로 동일한 물질, 예를 들어 폴리 실리콘으로 형성될 수 있고, 상기 배선 중간 패턴(39c) 및 상기 게이트 하부 패턴(39p)은 서로 동일한 물질, 예를 들어 금속 실리사이드 및/또는 금속 질화물로 형성될 수 있고, 상기 배선 상부 패턴(42c) 및 상기 게이트 상부 패턴(42p)은 서로 동일한 물질, 예를 들어 텅스텐 등과 같은 금속 물질로 형성될 수 있다.
상기 셀 배선 구조체들(48c)의 상기 배선 하부 패턴들(36c)은 상기 제1 방향(Dy)으로 연장하는 라인 모양일 수 있다. 상기 셀 배선 구조체들(48c)의 상기 배선 하부 패턴들(36c)은 상기 셀 활성 영역들(7c)과 중첩 및 접촉하며 상기 셀 활성 영역들(7c) 사이의 상기 셀 소자분리 영역들(5c)과 중첩 및 접촉할 수 있다. 상기 셀 활성 영역들(7c)과 중첩하는 상기 배선 하부 패턴들(36c)의 하부면은 상기 셀 소자분리 영역들(5c)과 중첩하는 상기 배선 하부 패턴들(36c)의 하부면 보다 높을 수 있다.
상기 배선 하부 패턴들(36c) 하부에서, 상기 셀 활성 영역들(7c)은 상기 셀 소자분리 영역들(5c) 보다 돌출된 모양일 수 있다. 상기 배선 하부 패턴들(36c)은 상기 셀 소자분리 영역들(5c) 보다 돌출된 상기 셀 활성 영역들(7c)의 상부면들 및 측면들을 덮으면서 접촉할 수 있다. 상기 배선 하부 패턴들(36c)은 공통 소스 영역들(9s)의 상부면들 및 측면들을 덮으면서 접촉할 수 있다.
상기 셀 배선 구조체들(48c) 상에 상기 셀 배선 구조체들(48c)과 자기 정렬된 셀 배선 마스크 패턴들(45c)이 배치될 수 있고, 상기 주변 게이트 전극(48p) 상에 상기 주변 게이트 전극(48p)과 자기정렬된 주변 게이트 마스크 패턴(45p)이 배치될 수 있다. 상기 셀 배선 마스크 패턴들(45c) 및 상기 주변 게이트 마스크 패턴(45p)은 동일한 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
상기 셀 어레이 영역(CA)의 상기 드레인 영역들(9d) 상에 셀 콘택 구조체들(86c)이 배치될 수 있고, 상기 주변 회로 영역(PA)의 상기 주변 소스/드레인 영역들(53) 상에 주변 콘택 구조체들(86p)이 배치될 수 있다. 상기 셀 콘택 구조체들(86c) 및 상기 주변 콘택 구조체들(86p)은 서로 동일한 레벨에 위치하는 상부면들을 가질 수 있다.
상기 셀 콘택 구조체들(86c)은 상기 분리 패턴들(63)과 상기 셀 배선 구조체들(48c) 사이에 배치되면서 상기 셀 활성 영역들(7c) 상에 배치될 수 있다. 상기 셀 콘택 구조체들(86c)은 상기 드레인 영역들(9d)이 형성되는 상기 셀 활성 영역들(7c)과 중첩하면서 상기 셀 게이트 캐핑 패턴들(21c)과 중첩할 수 있다.
상기 셀 콘택 구조체들(86c)은 상기 셀 활성 영역들(7c) 및 상기 셀 게이트 캐핑 패턴들(21c)과 중첩하면서 상기 아이솔레이팅 게이트 캐핑 패턴들(21i)과 중첩하지 않을 수 있다. 예를 들어, 하나의 셀 콘택 구조체(86c)는 하나의 셀 활성 영역(7c)의 일부 및 하나의 셀 게이트 캐핑 패턴(21c)의 일부와 중첩하면서 상기 아이솔레이팅 게이트 캐핑 패턴들(21i)과 중첩하지 않을 수 있다.
상기 제2 방향(Dx)으로 차례로 배열되는 상기 셀 콘택 구조체들(86c)은 상기 분리 패턴들(63)에 의해 이격될 수 있다. 예를 들어, 상기 제1 분리 패턴(63_1)의 양 옆에 제1 및 제2 셀 콘택 구조체들(86c_1, 86c_2)이 배치될 수 있다. 상기 제1 아이솔레이팅 게이트 패턴(IG1)의 상기 아이솔레이팅 게이트 캐핑 패턴(21i)와 접촉하며 라인 모양으로 배치되는 상기 제1 분리 패턴(63_1)은 상기 제1 및 제2 셀 콘택 구조체들(86c_1, 86c_2) 사이에 발생하는 불량, 예를 들어 전기적 쇼트 불량 및/또는 브릿지 불량을 방지할 수 있다.
상기 셀 콘택 구조체들(86c)은 셀 하부 콘택 패턴들(76), 셀 콘택 실리사이드 층들(80c), 셀 배리어 패턴들(82c) 및 셀 상부 콘택 패턴들(84c)을 포함할 수 있다. 상기 셀 하부 콘택 패턴들(76)은 상기 드레인 영역들(9d)과 접촉하며 전기적으로 연결될 수 있다. 상기 셀 콘택 실리사이드 층들(80c)은 상기 셀 하부 콘택 패턴들(76) 상에 배치되며, 상기 셀 하부 콘택 패턴들(76)과 접촉할 수 있다. 상기 셀 상부 콘택 패턴들(84c)은 상기 셀 콘택 실리사이드 층들(80c) 상에 배치될 수 있다. 상기 셀 배리어 패턴들(82c)은 상기 셀 상부 콘택 패턴들(84c)의 바닥면 및 측면을 덮을 수 있다.
상기 주변 콘택 구조체들(86p)은 주변 콘택 실리사이드 층들(80p), 주변 배리어 패턴들(82p) 및 주변 콘택 도전 패턴들(84p)을 포함할 수 있다. 상기 주변 콘택 실리사이드 층들(80p)은 상기 주변 소스/드레인 영역들(53)과 접촉할 수 있다. 상기 주변 콘택 실리사이드 층들(80p)은 상기 셀 콘택 실리사이드 층들(80c)과 서로 다른 레벨에 배치되면서 상기 셀 콘택 실리사이드 층들(80c)과 동일한 물질로 형성될 수 있다. 예를 들어, 상기 주변 콘택 실리사이드 층들(80p)은 상기 셀 콘택 실리사이드 층들(80c) 보다 낮은 레벨에 배치될 수 있고, 상기 주변 콘택 실리사이드 층들(80p) 및 상기 셀 콘택 실리사이드 층들(80c)은 TiSi, TaSi, CoSi 또는 NiSi 등과 같은 물질로 형성될 수 있다.
상기 주변 콘택 도전 패턴들(84p)은 상기 주변 콘택 실리사이드 층들(80p) 상에 배치될 수 있다. 상기 주변 콘택 도전 패턴들(84p)은 상기 셀 상부 콘택 패턴들(84c)과 동일한 물질, 예를 들어 텅스텐으로 형성될 수 있다. 상기 주변 배리어 패턴들(82p)은 상기 주변 콘택 도전 패턴들(84p)의 바닥면 및 측면을 덮을 수 있다. 상기 주변 배리어 패턴들(82p)은 상기 셀 주변 배리어 패턴들(82c)과 동일한 물질, 예를 들어 TiN, TaN 또는 WN 등과 같은 금속 질화물을 포함할 수 있다.
상기 셀 배선 구조체들(48c) 및 상기 셀 배선 마스크 패턴들(45c)의 측면들 상에 배선 스페이서들(51c)이 배치될 수 있다. 상기 배선 스페이서들(51c)은 상기 셀 배선 구조체들(48c)과 상기 셀 콘택 구조체들(86c) 사이에 개재될 수 있다. 상기 배선 스페이서들(51c)의 하부 끝 부분들은 상기 하부 배선 하부 패턴들(36c)의 하부 끝 부분들 보다 높을 수 있다. 상기 배선 스페이서들(51c)은 절연성 물질로 형성될 수 있다.
상기 주변 게이트 전극(48p) 및 상기 주변 게이트 마스크 패턴(45p)의 측면들 상에 주변 게이트 스페이서들(51p)이 배치될 수 있다. 상기 주변 게이트 스페이서들(51p)은 상기 주변 콘택 구조체들(86p)과 상기 주변 게이트 전극(48p) 사이에 개재되며 절연성 물질로 형성될 수 있다. 상기 주변 게이트 스페이서들(51p)의 하부 끝 부분들은 상기 배선 스페이서들(51c)의 하부 끝 부분들 보다 높은 레벨에 배치될 수 있다.
절연성 라이너(55)가 배치될 수 있다. 상기 절연성 라이너(55)는 상기 배선 스페이서들(51c)과 상기 셀 콘택 구조체들(86c) 사이에 개재될 수 있고, 상기 주변 게이트 스페이서들(51p)과 상기 주변 콘택 구조체들(86p) 사이에 개재될 수 있다. 상기 절연성 라이너(55)는 실리콘 질화물로 형성될 수 있다. 상기 절연성 라이너(55)의 하부면은 상기 배선 스페이서들(51c)의 하부 끝 부분들 보다 높은 레벨에 배치될 수 있다.
상기 배선 스페이서들(51c) 및 상기 절연성 라이너(55)는 상기 셀 콘택 구조체들(86c)과 상기 셀 배선 구조체들(48c) 사이에 발생하는 불량, 예를 들어 전기적 쇼트 불량 또는 브릿지 불량을 방지하는 역할을 할 수 있다.
상기 셀 어레이 영역(CA)에서, 상기 절연성 라이너(55) 하부에 하부 버퍼 절연 층(24)이 배치될 수 있으며, 상기 하부 버퍼 절연 층(24)은 상기 배선 스페이서들(51c)의 일부들과 수직 방향으로 중첩할 수 있다.
상기 반도체 기판(3) 상에 절연 패턴들(72)이 배치될 수 있다. 상기 절연 패턴들(72)은 상기 분리 패턴들(63)과 상기 셀 배선 구조체들(48c) 사이에 배치되면서 상기 셀 소자분리 영역들(5c) 상에 배치될 수 있다. 상기 절연 패턴들(72)은 상기 셀 콘택 구조체들(86c) 사이에 배치되면서 상기 셀 소자분리 영역들(5c)과 접촉할 수 있다. 상기 절연 패턴들(72)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 절연 패턴들(72)은 상기 셀 소자분리 영역들(5c)과 접촉하면서 상기 셀 콘택 구조체들(86c)의 바닥면 보다 낮은 레벨에 위치하는 바닥면을 가질 수 있다. 이러한 절연 패턴들(72)은 상기 제1 방향(Dy)으로 배열되는 상기 셀 콘택 구조체들(86c) 사이에서 발생하는 불량, 예를 들어 전기적 쇼트 또는 브릿지 불량을 방지하는 역할을 할 수 있다.
상기 셀 콘택 구조체들(86c) 상에 메모리 소자의 정보 저장 요소들(92)이 배치될 수 있다. 상기 정보 저장 요소들(92)은 가변 저항 구조체들일 수 있다. 상기 정보 저장 요소들(92)은 MRAM 소자의 정보를 저장할 수 있는 메모리 셀들을 포함할 수 있다. 상기 정보 저장 요소들(92)은 STT-MRAM(Spin Transfer Torque Magnetic Random Access Momory) 소자의 정보를 저장할 수 있는 메모리 셀들을 포함할 수 있다.
상기 정보 저장 요소들(92)의 각각은 차례로 적층된 베이스 층(89), 자성 층(90a), 터널 배리어 층(90b), 자유 층(90c) 및 캐핑 층(91)을 포함할 수 있다. 상기 베이스 층(89)은 도전성 물질로 형성될 수 있으며, 하부 전극 또는 씨드 층을 포함할 수 있다. 상기 베이스 층(89)은 Ru, Ta 또는 Ti 등과 같은 금속 물질을 포함할 수 있다. 상기 캐핑 층(91)은 Cu, Ta, Al, Au, Ti, TiN 또는 TaN 등과 같은 도전성 물질로 형성될 수있다.
상기 자성 층(90a)은 복수의 층들로 형성될 수 있다. 예를 들어, 상기 자성 층(90a)은 차례로 적층된 하부 고정 층, 스페이서, 상부 고정 층을 포함할 수 있다. 상기 하부 고정 층은 자화 방향이 고정될 수 있는 자성 물질로 형성될 수 있다. 상기 스페이서는 비자성 물질로 형성될 수 있다. 상기 상부 고정 층은 자화 방향이 고정될 수 있는 자성 물질로 형성될 수 있다. 상기 터널 배리어 층(90b)은 산화된 마그네슘(MgO) 등과 같은 물질로 형성될 수 있다. 상기 자유 층(90c)은 자화 방향이 변활 수 있는 자성 물질을 포함할 수 있다.
상기 분리 패턴들(63), 상기 셀 배선 마스크 패턴들(45c), 상기 주변 게이트 마스크 패턴(45p), 상기 주변 층간 절연 층(57), 상기 셀 콘택 구조체들(86c) 및 상기 주변 콘택 구조체들(86p) 상에 상부 층간 절연 층(94)이 배치될 수 있다. 상기 상부 층간 절연 층(94)은 상기 정보 저장 요소들(92)의 측면들 상에 배치될 수 있다.
상기 상부 층간 절연 층(94)과 상기 정보 저장 요소들(92)의 측면들 사이에 절연성의 보호 라이너(93)가 배치될 수 있다.
상기 상부 층간 절연 층(94) 상에 비트라인 구조체들(96) 및 주변 배선 구조체들(96p)이 배치될 수 있다. 상기 비트라인 구조체들(96)의 각각은 상기 제2 방향(Dy)으로 연장하는 라인 모양의 비트라인들(96b) 및 상기 상부 층간 절연 층(94)을 관통하며 상기 정보 저장 요소들(92)과 물리적 및/또는 전기적으로 연결되는 콘택 부분들(96a)을 포함할 수 있다. 상기 주변 배선 구조체들(96p)은 상기 상부 층간 절연 층(94)를 관통하며 상기 주변 콘택 구조체들(86p)과 물리적 및/또는 전기적으로 연결되는 콘택 부분들을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예에서, 상기 분리 패턴들(63)은 상기 아이솔레이팅 게이트 패턴들(IG1, IG2) 보다 큰 폭을 가질 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 3에 도시된 바와 같이, 본 발명의 기술적 사상은 상기 아이솔레이팅 게이트 패턴들(IG1, IG2)과 동일한 폭 또는 작은 폭을 갖는 분리 패턴들(163)을 포함할 수 있다. 이러한 분리 패턴들(163)의 폭이 감소하면서, 이러한 폭 감소에 대응하여 셀 콘택 구조체들(186c)의 폭은 증가될 수 있기 때문에, 셀 콘택 구조체들(186c)의 폭 증가로 인하여 저항 특성이 좋아질 수 있다.
다음으로, 도 4, 도 5a 및 도 5b를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 다른 예에 대하여 설명하기로 한다. 도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 예를 나타낸 탑 뷰이고, 도 5a 및 도 5b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도들이다. 도 5a 및 도 5b에서, 도 5a는 도 4의 V-V'선을 따라 취해진 영역을 나타내고, 도 5b는 도 4의 VI-VI'선, VII-VII'선 및 VIII-VIII'선을 따라 취해진 영역을 나타낸다.
도 4, 도 5a 및 도 5b를 참조하면, 도 1, 도 2a 및 도 2b에서 설명한 것과 같은 상기 반도체 기판(3) 내에 배치되며 상기 셀 및 주변 활성 영역들(7c, 7p)을 한정하는 상기 셀 및 주변 소자분리 영역들(5c, 5p)이 제공될 수 있다. 또한, 도 1, 도 2a 및 도 2b에서 설명한 것과 같은 상기 아이솔레이팅 게이트 패턴들(IG1, IG2) 및 상기 아이솔레이팅 게이트 패턴들(IG1, IG2) 사이의 상기 셀 트랜지스터들(TR1, TR2)이 제공될 수 있다. 또한, 도 1, 도 2a 및 도 2b에서 설명한 것과 같은 상기 셀 배선 구조체들(48c), 상기 주변 게이트 전극(48p), 상기 셀 배선 마스크 패턴들(45c), 상기 주변 게이트 마스크 패턴(45p), 상기 분리 패턴들(63), 상기 절연 패턴들(72)이 제공될 수 있다.
상기 셀 어레이 영역(CA)의 상기 드레인 영역들(9d) 상에 셀 콘택 구조체들(286c)이 배치될 수 있다. 상기 셀 콘택 구조체들(286c)은 상기 드레인 영역들(9d)이 형성되는 상기 셀 활성 영역들(7c)과 중첩하면서 상기 셀 게이트 캐핑 패턴들(21c)과 중첩할 수 있다.
상기 셀 콘택 구조체들(286c)은 상기 분리 패턴들(63)과 상기 셀 배선 구조체들(48c) 사이에 배치되면서 상기 분리 패턴들(63) 및 상기 셀 배선 마스크 패턴들(45c) 중 어느 하나의 상부면 상으로 연장되는 셀 패드 부분들(287c)을 가질 수 있다. 상기 셀 콘택 구조체들(286c)의 상기 패드 부분들(287c) 중 어느 하나는 인접하는 상기 분리 패턴(63)의 상부면과 적어도 일부가 중첩할 수 있고, 다른 하나는 상기 분리 패턴(63)의 상부면과 중첩하지 않을 수 있다. 예를 들어, 상기 셀 콘택 구조체들(286c) 중 어느 하나는 상기 분리 패턴들(63) 중 인접하는 분리 패턴의 상부면 상으로 연장되는 패드 부분(287c)을 가지면서 상기 셀 배선 마스크 패턴들(45c)의 상부면들과 중첩하지 않을 수 있다. 또는, 상기 셀 콘택 구조체들(286c) 중 다른 어느 하나는 상기 셀 배선 마스크 패턴들(45c) 중 인접하는 셀 배선 마스크 패턴의 상부면 상으로 연장되는 패드 부분(287c)을 가지면서 상기 분리 패턴들(63)과 중첩하지 않을 수 있다.
상기 셀 콘택 구조체들(286c)은 상기 드레인 영역들(9d)과 접촉하며 전기적으로 연결될 수 있는 셀 하부 콘택 패턴들(76), 상기 셀 하부 콘택 패턴들(76) 상에 배치될 수 있는 셀 콘택 실리사이드 층들(80c), 상기 셀 콘택 실리사이드 층들(80c) 상에 배치될 수 있는 셀 상부 콘택 패턴들(284c) 및 상기 셀 상부 콘택 패턴들(284c)의 바닥면 및 측면을 덮을 수 있는 셀 배리어 패턴들(282c)을 포함할 수 있다. 상기 분리 패턴들(63) 및 상기 셀 배선 마스크 패턴들(45c) 보다 높은 레벨에 위치하는 상기 셀 배리어 패턴들(282c) 및 상기 셀 상부 콘택 패턴들(284c)은 상기 셀 콘택 구조체들(286c)의 상기 셀 패드 부분들(287c)을 구성할 수 있다.
상기 주변 회로 영역(PA)의 상기 주변 소스/드레인 영역들(53) 상에 주변 콘택 구조체들(286p)이 배치될 수 있다. 상기 주변 콘택 구조체들(286p)은 상기 주변 층간 절연 층(57)의 상부면 상으로 연장되는 주변 패드 부분들(287p)을 가질 수 있다. 상기 주변 콘택 구조체들(286p)은 상기 주변 소스/드레인 영역들(53)과 접촉하며 전기적으로 연결될 수 있는 주변 콘택 실리사이드 층들(80p), 상기 주변 콘택 실리사이드 층들(80p) 상에 배치될 수 있는 주변 콘택 도전 패턴들(284p) 및 상기 주변 콘택 도전 패턴들(284p)의 바닥면 및 측면을 덮을 수 있는 주변 배리어 패턴들(282p)을 포함할 수 있다.
상기 셀 콘택 구조체들(286c)의 상기 셀 패드 부분들(287c) 사이, 및 상기 주변 콘택 구조체들(286p)의 상기 주변 패드 부분들(287p) 사이를 채우는 패드 절연 층(288)이 배치될 수 있다.
상기 셀 콘택 구조체들(286c)의 상기 셀 패드 부분들(287c) 상에 정보 저장 요소들(92)이 배치될 수 있다. 상기 정보 저장 요소들(92)은, 평면에서, 지그 재그로 배열될 수 있다. 상기 정보 저장 요소들(92)은 도 1, 도 2a 및 도 2b에서 설명한 것과 동일할 수 있다. 상기 정보 저장 요소들(92) 상에, 도 1, 도 2a 및 도 2b에서 설명한 것과 같은 상기 비트라인들 구조체들(96) 및 상기 주변 배선 구조체들(96p)이 배치될 수 있다.
본 발명의 기술적 사상의 실시예들에 따르면, 패턴들 사이의 불량, 예를 들어 패턴들 사이의 전기적 쇼트 불량 또는 브릿지 불량을 방지하면서 집적도를 향상시킬 수 있는 반도체 소자를 제공할 수 있다. 일 예에서, 상기 패턴들은 상기 셀 콘택 구조체들(86c, 186c, 286c)일 수 있다.
다음으로, 도 1, 도 2a 및 도 2b과 함께 도 6a 내지 도 19b를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예에 대하여 설명하기로 한다. 도 6a 내지 도 19b에서, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a 및 도 19a는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b 및 도 19b는 도 1의 II-II'선, III-III'선 및 IV-IV'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 1, 도 6a 및 도 6b를 참조하면, 셀 어레이 영역(CA) 및 주변 회로 영역(PA)을 갖는 반도체 기판(3)을 준비할 수 있다. 상기 반도체 기판(3)은 실리콘 등과 같은 반도체 물질을 이용하여 형성된 기판일 수 있다. 상기 반도체 기판(3) 내에 활성영역들을 한정하는 소자분리 영역들을 형성할 수 있다. 상기 소자분리 영역은 얕은 트렌치 아이솔레이션 공정(shallow trench isolation process)을 이용하여 형성할 수 있다. 상기 활성 영역들은 상기 셀 어레이 영역(CA) 상에 형성되는 셀 활성 영역들(7c) 및 상기 주변 회로 영역(PA) 상의 주변 활성 영역(7p)을 포함할 수 있다. 상기 셀 활성 영역들(7c)은 서로 평행한 라인 모양으로 형성될 수 있다. 상기 소자분리 영역들은 상기 셀 활성 영역들(7c)을 한정하는 셀 소자분리 영역들(5c) 및 상기 주변 활성 영역(7p)을 한정하는 주변 소자분리 영역(5p)을 포함할 수 있다. 상기 셀 소자분리 영역들(5c)은 상기 셀 활성 영역들(7c)을 한정하면서 상기 셀 활성 영역들(7c) 사이에서 라인 모양으로 형성될 수 있다.
상기 셀 활성 영역들(7c) 및 상기 셀 소자분리 영역들(5c)을 가로지르는 게이트 트렌치들을 형성할 수 있다. 상기 게이트 트렌치들은 셀 게이트 트렌치들(12c) 및 아이솔레이팅 게이트 트렌치들(12i)을 포함할 수 있다. 한 쌍의 아이솔레이팅 게이트 트렌치들(12i) 사이에 한 쌍의 셀 게이트 트렌치들(12c)이 형성될 수 있다. 상기 게이트 트렌치들(12c, 12i)은 제1 방향(Dy)으로 연장하는 라인 모양일 수 있고, 상기 셀 활성 영역들(7c)은 상기 제1 방향(Dy)과 수직하는 제2 방항(Dx)으로 연장하는 라인 모양일 수 있다.
상기 게이트 트렌치들에 의해 노출되는 상기 셀 활성 영역들(7c)의 표면 상에 게이트 유전체(16)를 형성할 수 있다. 상기 게이트 트렌치들 내에 게이트 라인들(18i, 18c) 및 상기 게이트 라인들(18i, 18c) 상의 게이트 캐핑 패턴들(21i, 21c)을 형성할 수 있다. 상기 게이트 라인들(18i, 18c)은 금속 질화물 및/또는 금속 등과 같은 도전성 물질로 형성될 수 있고, 상기 게이트 캐핑 패턴들(21i, 21c)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 게이트 유전체(16)는 상기 셀 활성 영역들(7c)과 상기 상기 게이트 라인들(18i, 18c) 사이에 개재되면서 상기 셀 활성 영역들(7c)과 상기 게이트 캐핑 패턴들(21i, 21c) 사이에 개재될 수 있다.
상기 셀 게이트 트렌치들(12c) 내에 형성되는 상기 게이트 라인들 및 상기 게이트 캐핑 패턴들은 셀 게이트 라인들(18c) 및 셀 게이트 캐핑 패턴들(21c)로 각각 명명될 수 있고, 상기 아이솔레이팅 게이트 트렌치들(12i) 내에 형성되는 게이트 라인들 및 게이트 캐핑 패턴들은 아이솔레이팅 게이트 라인들(18i) 및 아이솔레이팅 게이트 캐핑 패턴들(21i)로 명명될 수 있다. 상기 아이솔레이팅 게이트 트렌치들(12i) 내에 형성되는 상기 게이트 유전체(16), 상기 아이솔레이팅 게이트 라인들(18i) 및 상기 아이솔레이팅 게이트 캐핑 패턴들(21i)은 아이솔레이팅 게이트 패턴들(IG1, IG2)을 구성할 수 있다.
상기 셀 활성 영역들(7c) 내에 불순물 영역들(9s, 9d)을 형성할 수 있다.
일 예에서, 상기 불순물 영역들(9s, 9d)은 상기 게이트 트렌치들(12i, 12c)을 형성하기 전에 이온 주입 공정을 진행하여 형성할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 불순물 영역들(9s, 9d)은 상기 게이트 라인들(18i, 18c) 및 상기 게이트 캐핑 패턴들(21i, 21c)을 형성한 후에 이온 주입 공정을 진행하여 형성할 수도 있다.
상기 불순물 영역들(9s, 9d) 중 서로 인접하는 한 쌍의 셀 게이트 라인들(18c_1, 18c_2) 사이의 상기 활성 영역(7c) 내에 형성되는 불순물 영역은 공통 소스 영역(9s)일 수 있고, 상기 아이솔레이팅 게이트 패턴들(IG1, IG2)과 상기 셀 게이트 라인들(18c) 사이의 활성 영역(7c) 내에 형성되는 불순물 영역은 드레인 영역들(9d)일 수 있다.
서로 인접하는 한 쌍의 아이솔레이팅 게이트 패턴들(IG1, IG2) 사이에 상기 공통 소스 영역(9s)을 공유하는 제1 및 제2 셀 트랜지스터들(TR1, TR2)이 형성될 수 있다. 상기 제1 셀 트랜지스터(TR1)는 상기 공통 소스 영역(9s), 제1 드레인 영역(9d_1) 및 제1 셀 게이트 라인(18c_1)을 포함할 수 있고, 상기 제2 셀 트랜지스터(TR2)는 상기 공통 소스 영역(9s), 제2 드레인 영역(9d_2) 및 제2 셀 게이트 라인(18c_2)을 포함할 수 있다.
상기 게이트 캐핑 패턴들(21i, 21c) 및 상기 제1 및 제2 셀 트랜지스터들(TR1, TR2)을 갖는 반도체 기판 상에서, 상기 셀 어레이 영역(CA) 상에 차례로 적층된 하부 버퍼 층(24), 상부 버퍼 층(27), 및 배선 하부 층(30)을 형성할 수 있고, 상기 주변 회로 영역(PA) 상에 주변 게이트 유전체(24p)를 형성할 수 있다.
상기 하부 버퍼 층(24) 및 상기 상부 버퍼 층(27)은 서로 다른 절연성 물질을 포함할 수 있다. 예를 들어, 상기 하부 버퍼 층(24)은 실리콘 산화물을 포함할 수 있고, 상기 상부 버퍼 층(27)은 실리콘 질화물을 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이러한 물질 종류에 한정되지 않고 상기 하부 및 상부 버퍼 층들(24, 27)은 다양한 절연성 물질들을 조합하여 형성할 수 있다. 상기 배선 하부 층(30)은 폴리 실리콘 물질로 형성할 수 있다.
도 1, 도 7a 및 도 7b를 참조하면, 상기 공통 소스 영역(9s)을 노출시키는 콘택 그루브들(33)을 형성할 수 있다. 상기 콘택 그부브들(33)을 형성하는 것은 상기 배선 하부 층(30) 상에 셀 마스크(31)를 형성하고, 상기 셀 마스크(31)를 식각 마스크로 이용하는 식각 공정을 진행하여 상기 배선 하부 층(30), 상기 하부 및 상부 버퍼 층들(24, 27)을 식각하는 것을 포함할 수 있다.
일 예에서, 상기 셀 마스크(31)를 식각 마스크로 이용하는 식각 공정 동안에, 상기 셀 활성 영역들(7c)의 일부, 상기 게이트 캐핑 패턴들(21c)의 일부 및 상기 셀 소자분리 영역들(5c)의 일부를 식각하여 상기 콘택 그루브들(33)의 바닥면은 상기 게이트 캐핑 패턴들(21c)의 상부 끝 부분들 보다 낮은 레벨에 형성될 수 있다.
일 예에서, 상기 셀 마스크(31)를 식각 마스크로 이용하는 식각 공정 동안에, 상기 셀 소자분리 영역들(5c)은 상기 셀 활성 영역들(7c) 보다 많이 식각되어 상기 콘택 그루브들(7c)의 바닥면에서, 상기 셀 활성 영역들(7c)의 상부면 및 상부 측면이 노출될 수 있다. 상기 콘택 그루브들(7c)의 바닥면에서, 상기 셀 활성 영역들(7c)은 상기 셀 소자분리 영역들(5c) 보다 돌출된 모양일 수 있다.
도 1, 도 8a 및 도 8b를 참조하면, 상기 콘택 그루브들(7c)을 채우는 배선 하부 라인들(36)을 형성할 수 있다. 상기 배선 하부 라인들(36)은 상기 제1 방향(Dy)으로 연장하는 라인 모양일 수 있다. 상기 배선 하부 라인들(36)을 형성하는 것은 상기 콘택 그루브들(7c)을 갖는 반도체 기판 상에 도전성 물질 층을 형성하고, 상기 도전성 물질 층을 평탄화하는 것을 포함할 수 있다. 상기 도전성 물질 층을 평탄화하여 상기 배선 하부 라인들(36)을 형성하면서 상기 셀 마스크(도 7a 및 도 7b의 31)를 제거하여 상기 배선 하부 층(30)을 노출시킬 수 있다.
도 1, 도 9a 및 도 9b를 참조하면, 상기 배선 하부 라인들(36) 및 상기 배선 하부 층(31) 상에 배선 중간 층 및 배선 상부 층을 차례로 형성하고, 상기 배선 상부 층 상에 셀 배선 마스크 패턴들(45c) 및 주변 게이트 마스크 패턴(45p)을 형성할 수 있다. 상기 셀 배선 마스크 패턴들(45c)은 상기 배선 하부 라인들(36)과 중첩할 수 있다. 상기 셀 배선 마스크 패턴들(45c) 및 상기 주변 게이트 마스크 패턴(45p)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
일 예에서, 상기 셀 배선 마스크 패턴들(45c)은 상기 배선 하부 라인들(36) 보다 작은 폭을 가질 수 있다.
상기 셀 배선 마스크 패턴들(45c)을 식각 마스크로 이용하는 식각 공정을 진행하여 셀 배선 구조체들(48c)을 형성하고, 상기 주변 게이트 마스크 패턴(45p)을 식각 마스크로 이용하는 식각 공정을 진행하여 주변 게이트 전극(48p)을 형성할 수 있다. 상기 주변 게이트 전극(48p) 및 상기 주변 게이트 유전체(24p)는 주변 게이트 구조체(49)를 구성할 수 있다.
일 예에서, 상기 식각 공정 동안에, 상기 상부 버퍼 층(도 8a 및 도 8b의 27)이 식각되어 제거될 수 있다.
일 예에서, 상기 셀 배선 마스크 패턴들(45c)을 식각 마스크로 이용하는 식각 공정과, 상기 주변 게이트 마스크 패턴(45p)을 식각 마스크로 이용하는 식각 공정은 서로 다르게 진행될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 셀 배선 마스크 패턴들(45c)을 식각 마스크로 이용하는 식각 공정과, 상기 주변 게이트 마스크 패턴(45p)을 식각 마스크로 이용하는 식각 공정은 동시에 진행될 수 있다.
상기 셀 배선 구조체들(48c)을 형성하는 것은 상기 셀 배선 마스크 패턴들(45c)을 식각 마스크로 이용하는 식각 공정을 진행하여 상기 배선 상부 층, 상기 배선 중간 층, 상기 배선 하부 라인들(36)을 차례로 식각하여 형성할 수 있다.
상기 주변 게이트 전극(48p)을 형성하는 것은 상기 주변 게이트 마스크 패턴(45p)을 식각 마스크로 이용하는 식각 공정을 진행하여 상기 배선 상부 층, 상기 배선 중간 층, 상기 배선 하부 층(30)을 차례로 식각하여 형성할 수 있다.
상기 셀 배선 마스크 패턴(45c) 하부에서, 상기 배선 상부 층은 식각되어 배선 상부 패턴들(42c)로 형성될 수 있고, 상기 배선 중간 층은 식각되어 배선 중간 패턴들(39c)으로 형성될 수 있고, 상기 배선 하부 라인들(36)은 일부가 식각되어 상부의 폭이 좁아진 배선 하부 패턴들(36c)로 형성될 수 있다.
상기 주변 게이트 마스크 패턴(45p) 하부에서, 상기 배선 상부 층은 식각되어 게이트 상부 패턴(42p)로 형성될 수 있고, 상기 배선 중간 층은 식각되어 게이트 중간 패턴(39p)로 형성될 수 있고, 상기 배선 하부 층(30)은 식각되어 게이트 하부 패턴(30p)으로 형성될 수 있다.
상기 셀 배선 구조체들(48c)의 각각은 차례로 적층된 배선 하부 패턴(36c), 배선 중간 패턴(39c) 및 배선 상부 패턴(42c)을 포함할 수 있고, 상기 주변 게이트 전극(48p)은 차례로 적층된 게이트 하부 패턴(30p), 게이트 중간 패턴(39p) 및 게이트 상부 패턴(42p)을 포함할 수 있다. 상기 셀 배선 구조체들(48c)은 상기 제1 방향(Dy)으로 연장하는 라인 모양일 수 있다.
상기 배선 하부 패턴(36c) 및 상기 게이트 하부 패턴(30p)은 폴리 실리콘으로 형성될 수 있고, 상기 배선 중간 패턴(39c) 및 상기 게이트 하부 패턴(39p)는 금속 실리사이드 및/또는 금속 질화물로 형성될 수 있고, 상기 배선 상부 패턴(42c) 및 상기 게이트 상부 패턴(42p)는 텅스텐 등과 같은 금속 물질로 형성될 수 있다.
도 1, 도 10a 및 도 10b를 참조하면, 상기 셀 배선 구조체들(48c), 상기 주변 게이트 전극(48p), 상기 셀 배선 마스크 패턴들(45c) 및 상기 주변 게이트 마스크 패턴(45p)을 갖는 반도체 기판 상에 배선 스페이서 막을 형성한 후에, 상기 배선 스페이서 막을 이방성 식각하여 배선 스페이서들(51c) 및 주변 게이트 스페이서들(51p)을 형성할 수 있다.
상기 배선 스페이서들(51c)은 차례로 적층된 상기 셀 배선 구조체들(48c) 및 상기 셀 배선 마스크 패턴들(45c)의 측면들 상에 형성될 수 있고, 상기 주변 게이트 스페이서들(51p)은 차례로 적층된 상기 주변 게이트 전극(48p) 및 상기 주변 게이트 마스크 패턴(45p)의 측면들 상에 형성될 수 있다.
상기 배선 스페이서들(51c) 및 상기 주변 게이트 스페이서들(51p)은 실리콘 질화물을 포함하는 절연성 물질로 형성될 수 있다. 상기 배선 스페이서들(51c) 및 상기 주변 게이트 스페이서들(51p)은 실리콘 질화물 및 실리콘 산화물을 포함하는 복수의 절연성 물질 층들로 형성될 수 있다.
상기 주변 게이트 전극(48p) 양 옆의 상기 주변 활성 영역(7p) 내에 주변 소스/드레인 영역들(53)을 형성할 수 있다. 상기 배선 스페이서들(51c) 및 상기 주변 게이트 스페이서들(51p)을 갖는 반도체 기판 상에 절연성 라이너(55)를 콘포멀하게 형성할 수 있다. 상기 절연성 라이너(55)는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 절연성 라이너(55) 상에 상기 주변 회로 영역(PA)을 덮는 주변 층간 절연 층(57)을 형성할 수 있다. 상기 주변 층간 절연 층(57)을 형성하는 것은 상기 절연성 라이너(55) 상에 절연성 물질 층을 형성하고, 상기 셀 어레이 영역(CA) 상의 절연성 물질 층을 선택적으로 제거하는 것을 포함할 수 있다.
도 1, 도 11a 및 도 11b를 참조하면, 상기 절연성 라이너(55) 및 상기 주변 층간 절연 층(57) 상에 상기 절연성 라이너(55) 보다 두꺼운 콘택 스페이서 막(60)을 형성할 수 있다. 상기 콘택 스페이서 막(60)은 증착 공정을 이용하여 콘포멀하게 형성될 수 있다. 상기 콘택 스페이서 막(60)은 상기 절연성 라이너(55)와 식각선택비를 갖는 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 상기 콘택 스페이서 막(60)은 상기 셀 배선 구조체들(48c) 사이를 완전히 채우지 않는 두께로 콘포멀하게 형성될 수 있다.
도 1, 도 12a 및 도 12b를 참조하면, 상기 콘택 스페이서 막(60)을 식각하면서 상기 아이솔레이팅 게이트 캐핑 패턴들(21i)을 노출시키는 식각 공정을 진행하여 스페이서 라인들(60a)을 형성하면서 분리 그루브들(61)을 형성할 수 있다. 상기 식각 공정 동안에, 상기 아이솔레이팅 게이트 캐핑 패턴들(21i)의 일부가 식각될 수 있다. 따라서, 상기 분리 그루브들(61)에 의해 노출되는 상기 아이솔레이팅 게이트 캐핑 패턴들(21i)의 상부 끝 부분들은 상기 셀 게이트 캐핑 패턴들(21c)의 상부 끝 부분들 보다 낮은 레벨에 형성될 수 있다. 상기 스페이서 라인들(60a)은 상기 셀 배선 구조체들(48c) 및 상기 셀 배선 마스크 패턴들(45c)의 측면들 상에 형성될 수 있다. 상기 스페이서 라인들(60a)은 상기 드레인 영역들(9d)과 중첩하는 바닥면들을 가질 수 있다.
도 1, 도 13a 및 도 13b를 참조하면, 상기 분리 그루브들(61) 내에 절연성의 분리 패턴들(63)을 형성할 수 있다. 상기 분리 패턴들(63)은 상기 분리 그루브들(61)을 채울 수 있다. 상기 분리 패턴들(63)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 분리 패턴들(63)을 형성하는 것은 상기 분리 그루브들(61)을 갖는 반도체 기판 상에 절연성 물질 층을 형성하고, 상기 절연성 물질 층을 평탄화하는 것을 포함할 수 있다. 상기 평탄화는 에치 백 공정으로 진행할 수 있다.
상기 분리 패턴들(63)은 노광 공정 없이 형성하면서 상기 셀 배선 구조체들(48c)로부터 일정한 거리만큼 이격되도록 형성할 수 있다. 예를 들어, 상기 분리 패턴들(63) 중 어느 하나의 제1 분리 패턴(63_1)은 상기 제1 분리 패턴(63_1) 양 옆에 위치하는 한 쌍의 셀 배선 구조체들(48c_1, 48c_2)로부터 일정한 거리만큼 이격되도록 형성될 수 있다.
상기 분리 패턴들(63)과 상기 셀 배선 구조체들(48c) 사이의 이격 거리는 증착 공정에 의해 형성되는 상기 콘택 스페이서 막(60)의 두께에 따라 달라질 수 있다. 상기 콘택 스페이서 막(60)의 두께는 노광 공정 보다 정밀하게 제어될 수 있는 증착 공정에 의해 결정될 수 있다. 따라서, 상기 분리 패턴들(63)은 상기 셀 배선 구조체들(48c) 사이에 자기정렬되도록 배치될 수 있다.
도 1, 도 14a 및 도 14b를 참조하면, 상기 분리 패턴들(63)을 갖는 반도체 기판 상에 분리 마스크 패턴(66)을 형성할 수 있다. 상기 분리 마스크 패턴(66)은 상기 주변 회로 영역(CA)을 덮으면서 상기 셀 어레이 영역(CA)에서 상기 셀 배선 구조체들(48c)와 수직한 상기 제2 방향(Dx)으로 연장하는 라인 모양의 복수의 패턴들로 형성될 수 있다. 예를 들어, 상기 셀 어레이 영역(CA)에서, 상기 분리 마스크 패턴(66)은 라인 및 스페이스(line and space) 모양의 포토레지스트 패턴을 이용하여 형성될 수 있기 때문에, 보다 작은 패턴을 형성하기에 용이할 수 있다.
상기 셀 어레이 영역(CA) 상에서 상기 분리 마스크 패턴(66)을 식각 마스크로 이용하여 상기 콘택 스페이서 라인들(60a) 및 상기 콘택 스페이서 라인들(60a) 하부의 상기 하부 버퍼 절연 층(24) 및 상기 절연성 라이너(55)를 식각하여 제1 홀들(69)을 형성할 수 있다. 상기 콘택 스페이서 라인들(60a)은 식각되어 콘택 스페이서 패턴들(60b)로 형성될 수 있다. 상기 제1 홀들(69)은 상기 셀 소자분리 영역들(5c)을 노출시킬 수 있다.
도 1, 도 15a 및 도 15b를 참조하면, 상기 제1 홀들(69)을 채우는 절연 패턴들(72)을 형성할 수 있다. 상기 절연 패턴들(72)은 상기 콘택 스페이서 패턴들(60b)과 식각 선택비를 갖는 절연성 물질로 형성될 수 있다. 예를 들어, 상기 콘택 스페이서 패턴들(60b)을 실리콘 산화물로 형성하는 경우에, 상기 절연 패턴들(72)은 실리콘 질화물로 형성될 수 있다. 상기 분리 마스크 패턴(66)을 제거할 수 있다. 상기 주변 회로 영역(PA)을 덮으면서 상기 셀 어레이 영역(CA)을 노출시키는 주변 보호 마스크(73)를 형성할 수 있다. 상기 콘택 스페이서 패턴들(60b) 및 상기 콘택 스페이서 패턴들(60b) 하부에 잔존하는 상기 절연성 라이너(55) 및 상기 하부 버퍼 절연 층(24)을 식각하여 제2 홀들(74)을 형성할 수 있다. 상기 제2 홀들(74)은 셀 콘택 홀들로 명명될 수도 있다. 상기 콘택 스페이서 패턴들(60b) 및 상기 주변 층간 절연 층(57)을 실리콘 산화물로 형성하는 경우에, 상기 주변 보호 마스크(73)는 상기 콘택 스페이서 패턴들(60b)을 식각하여 제거하는 공정으로부터 상기 주변 층간 절연 층(57)을 보호할 수 있다. 이어서, 상기 주변 보호 마스크(73)를 제거할 수 있다.
도 1, 도 16a 및 도 16b를 참조하면, 상기 셀 콘택 홀들(74)을 갖는 반도체 기판 상에 하부 도전 층(75)을 형성할 수 있다. 상기 하부 도전 층(75)은 폴리 실리콘 등과 같은 도전성 물질로 형성될 수 있다.
도 1, 도 17a 및 도 17b를 참조하면, 상기 셀 콘택 홀들(74)을 부분적으로 채우는 셀 하부 도전 패턴들(76)을 형성할 수 있다. 상기 셀 하부 도전 패턴들(76)을 형성하는 것은 상기 하부 도전 층(75)을 평탄화하고, 평탄화된 하부 도전 층을 부분 식각하는 것을 포함할 수 있다. 상기 하부 도전 층(75)을 평탄화하는 것은 화학 기계적 연마 공정(CMP)과 같은 평탄화기술을 이용하여 진행할 수 있다.
일 예에서, 상기 하부 도전 층(75)을 평탄화하면서 상기 셀 배선 마스크 패턴들(45c), 상기 분리 패턴들(63), 상기 주변 층간 절연 층(57) 및 상기 주변 게이트 마스크 패턴(45p)의 상부면들도 같이 평탄화될 수 있다.
도 1, 도 18a 및 도 18b를 참조하면, 상기 주변 층간 절연 층(57)을 패터닝하여 상기 주변 층간 절연 층(57)을 관통하며 상기 주변 활성 영역(7p) 내의 상기 주변 소스/드레인 영역들(53)을 노출시키는 주변 콘택 홀들(78)을 형성할 수 있다. 셀 및 주변 실리사이드 층들(80c, 80p), 배리어 층(82) 및 상부 도전 층(84)을 형성할 수 있다.
일 예에서, 상기 셀 및 주변 실리사이드 층들(80c, 80p)을 형성하는 것은 실리사이드 공정을 진행하여 상기 주변 콘택 홀들(78)에 의해 노출되는 상기 주변 소스/드레인 영역들(53)과 금속 물질을 반응시키어 주변 콘택 실리사이드 층(80p)을 형성하면서 상기 하부 콘택 패턴들(76)과 금속 물질을 반응시키어 셀 콘택 실리사이드 층(80c)을 형성하는 것을 포함 수 있다. 상기 금속 물질은 Ti, Ta, Co 또는 Ni 등과 같은 물질일 수 있다. 상기 배리어 층(82)은 TiN 등과 같은 금속 질화물을 포함할 수 있으며, 상기 셀 및 주변 실리사이드 층들(80c, 80p)을 덮으며 콘포멀하게 형성될 수 있다. 상기 상부 도전 층(84)은 상기 배리어 층(82) 상에 형성될 수 있으며 상기 셀 및 주변 콘택 홀들(74, 78)을 채울 수 있다.
도 1, 도 19a 및 도 19b를 참조하면, 상기 배리어 층(82) 및 상기 상부 도전 층(84)을 평탄화하여 상기 셀 콘택 홀들(74) 내에 잔존하는 셀 배리어 패턴(82c) 및 셀 상부 콘택 패턴(84c)을 형성하면서 상기 주변 콘택 홀들(78) 내에 잔존하는 주변 배리어 패턴(82p) 및 주변 상부 콘택 패턴(84p)을 형성할 수 있다. 상기 배리어 층(82) 및 상기 상부 도전 층(84)을 평탄화하는 것은 상기 분리 패턴들(63), 상기 셀 배선 마스크 패턴들(45c), 상기 주변 게이트 마스크 패턴(45p) 및 상기 주변 층간 절연 층(57)이 노출될 때까지 진행하는 것을 포함할 수 있다.
상기 셀 콘택 홀들(74) 내에 형성되는 상기 셀 하부 콘택 패턴들(76), 상기 셀 콘택 실리사이드 층들(80c), 상기 셀 배리어 패턴들(82c) 및 상기 셀 상부 콘택 패턴들(84c)는 셀 콘택 구조체들(86c)을 구성할 수 있다.
상기 주변 콘택 홀들(78) 내에 형성되는 상기 주변 콘택 실리사이드 층들(80p), 상기 주변 배리어 패턴들(82p) 및 상기 주변 콘택 도전 패턴들(84p)는 주변 콘택 구조체들(86p)을 구성할 수 있다.
도 1과 함께, 다시 도 2a 및 도 2b를 참조하면, 상기 셀 콘택 구조체들(86c) 상에 메모리 소자의 정보 저장 요소들(92)을 형성할 수 있다. 상기 정보 저장 요소들(92)은 가변 저항 구조체들일 수 있다. 상기 정보 저장 요소들(92)은 STT-MRAM(Spin Transfer Torque Magnetic Random Access Momory) 소자의 정보를 저장할 수 있는 메모리 셀들을 포함할 수 있다. 상기 정보 저장 요소들(92)의 각각은 차례로 적층된 베이스 층(89), 자성 층(90a), 터널 배리어 층(90b), 자유 층(90c) 및 캐핑 층(91)을 포함할 수 있다. 상기 베이스 층(89)은 도전성 물질로 형성될 수 있으며, 하부 전극 또는 씨드 층을 포함할 수 있다. 상기 베이스 층(89)은 Ru, Ta 또는 Ti 등과 같은 금속 물질을 포함할 수 있다. 상기 캐핑 층(91)은 Cu, Ta, Al, Au, Ti, TiN 또는 TaN 등과 같은 도전성 물질로 형성될 수 있다. 상기 자성 층(90a)은 복수의 층들로 형성될 수 있다. 예를 들어, 상기 자성 층(90a)은 차례로 적층된 하부 고정 층, 스페이서, 상부 고정 층을 포함할 수 있다. 상기 하부 고정 층은 자화 방향이 고정될 수 있는 자성 물질로 형성될 수 있다. 상기 스페이서는 비자성 물질로 형성될 수 있다. 상기 상부 고정 층은 자화 방향이 고정될 수 있는 자성 물질로 형성될 수 있다. 상기 터널 배리어 층(90b)은 산화된 마그네슘(MgO) 등과 같은 물질로 형성될 수 있다. 상기 자유 층(90c)은 자화 방향이 변활 수 있는 자성 물질을 포함할 수 있다. 상기 정보 저장 요소들(92)을 갖는 반도체 기판 상에 보호 라이너(93)를 형성할 수 있다. 상기 보호 라이너(93)는 절연성 물질로 형성될 수 있다. 상기 보호 라이너(93)를 갖는 반도체 기판 상에 상부 층간 절연 층(94)을 형성할 수 있다.
상기 상부 층간 절연 층(94) 상에 비트라인 구조체들(96) 및 주변 배선 구조체들(96p)를 형성할 수 있다. 상기 비트라인 구조체들(96)의 각각은 상기 제2 방향(Dy)으로 연장하는 라인 모양의 비트라인(96b) 및 상기 비트라인(96b) 하부에 배치되며 상기 상부 층간 절연 층(94) 및 상기 보호 라이너(94)를 관통하며 상기 정보 저장 요소들(92)과 물리적 및/또는 전기적으로 연결되는 콘택 부분들(96a)을 포함할 수 있다. 상기 비트라인 구조체들(96)의 상기 비트라인들(96b)은 상기 셀 활성 영역들(7c)과 중첩할 수 있다. 상기 주변 배선 구조체들(96p)은 상기 상부 층간 절연 층(94) 및 상기 보호 라이너(94)를 관통하며 상기 주변 콘택 구조체들(86p)과 물리적 및/또는 전기적으로 연결되는 연결 부분들을 포함할 수 있다.
본 발명의 기술적 사상의 실시예들에 따르면, 패턴들 사이의 브릿지 불량을 방지하면서 집적도를 향상시키기 위하여, 서로 평행한 복수의 배선들(예를 들어, 도 9a 및 도 9b의 48c)을 형성하고, 상기 배선들(48c)의 측면들 상에 노광 공정(photolithograpy process)을 이용하지 않고 형성되는 스페이서 라인들(예를 들어, 도 12a 및 도 12b의 60a)을 형성하고, 상기 배선들(48c) 사이에 노광 공정을 이용하지 않고 형성되는 라인 모양의 분리 패턴들(예를 들어, 도 13a 및 도 13b의 63)을 형성하고, 노광 공정을 이용하여 상기 스페이서 라인들(60a)을 패터닝하여 패턴들(도 14a 및 도 14b의 60b) 및 이러한 패턴들(60b) 사이의 홀들(도 14a 및 도 14b의 69)을 형성할 수 있다. 이와 같은 홀들(69) 내에 절연 패턴들(도 15a 및 도 15b의 72)을 형성하고, 상기 패턴들(60b)을 제거하여 콘택 홀들(도 15a 및 도 15b의 74)d을 형성하고, 상기 홀들(74) 내에 콘택 구조체들(도 19a 및 도 19b의 86c)을 형성할 수 있다.
상기 분리 패턴들(63)은 상기 아이솔레이팅 게이트 패턴들(IG)의 상기 아이솔레이팅 게이트 캐핑 패턴들(21i)과 접촉하며 라인 모양으로 형성될 수 있기 때문에, 상기 분리 패턴들(63)은 상기 셀 콘택 구조체들(86c) 사이에 발생하는 불량, 예를 들어 전기적 쇼트 불량 및/또는 브릿지 불량을 방지할 수 있다.
상기 셀 콘택 구조체들(86c)의 폭은 노광 공정에 의해 결정되는 것이 아니라 증착 공정에 의해 결정되는 것이기 때문에 정밀하게 제어(control)될 수 있다. 상기 스페이서 라인들(예를 들어, 도 12a 및 도 12b의 60a)의 폭은 노광 공정 보다 정밀하게 제어될 수 있는 증착 공정에 의해 결정될 수 있기 때문에, 상기 스페이서 라인들(60a)을 이용하여 형성되는 상기 셀 콘택 구조체들(86c)은 노광 공정으로 구현하기 어려운 작은 폭으로도 형성될 수 있다. 따라서, 반도체 소자의 전체적인 집적도를 향상시킬 수 있다.
다음으로, 도 4, 도 5a 및 도 5b와 함께 도 20a 및 도 20b를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 다른 예에 대하여 설명하기로 한다. 도 20a 및 도 20b에서, 도 20a는 도 4의 V-V'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 20b는 도 4의 VI-VI'선, VII-VII'선 및 VIII-VIII'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 4, 도 20a 및 도 20b를 참조하면, 도 6a 내지 도 18b에서 설명한 것과 같은 방법을 이용하여 상기 반도체 기판(3) 내에 상기 활성 영역들(7c, 7p)을 한정하는 상기 소자 분리 영역들(5c, 5p)을 형성하는 공정부터 상기 배리어 층(도 18a 및 도 18b의 82) 및 상기 상부 도전 층(도 18a 및 도 18b의 84)을 형성하는 공정까지 진행할 수 있다. 이와 같은 상기 배리어 층(도 18a 및 도 18b의 82) 및 상기 상부 도전 층(도 18a 및 도 18b의 84)에 대하여 사진 및 식각 공정을 진행하여 상기 배리어 층(도 18a 및 도 18b의 82) 및 상기 상부 도전 층(도 18a 및 도 18b의 84)을 패터닝할 수 있다.
상기 배리어 층(도 18a 및 도 18b의 82) 및 상기 상부 도전 층(도 18a 및 도 18b의 84)은 패터닝되어 상기 셀 어레이 영역(CA)에서 셀 배리어 패턴들(282c) 및 셀 상부 콘택 패턴들(284c)로 형성될 수 있고, 상기 주변 회로 영역(PA)에서 주변 배리어 패턴들(282p) 및 주변 콘택 도전 패턴들(284p)로 형성될 수 있다.
상기 분리 패턴들(63) 및 상기 셀 배선 마스크 패턴들(45c) 보다 높은 레벨에 위치하는 상기 셀 배리어 패턴들(282c) 및 상기 셀 상부 콘택 패턴들(284c)의 부분들은 셀 콘택 구조체들(286c)의 셀 패드 부분들(287c)을 구성할 수 있다. 상기 셀 콘택 구조체들(286c)은 상기 셀 배리어 패턴들(282c) 하부의 셀 콘택 실리사이드 층들(80c), 및 상기 셀 콘택 실리사이드 층들(80c) 하부의 셀 하부 콘택 패턴들(76)을 포함할 수 있다.
상기 주변 층간 절연 층(57) 및 상기 주변 게이트 마스크 패턴(45p) 보다 높은 레벨에 위치하는 상기 주변 배리어 패턴들(282p) 및 상기 주변 콘택 도전 패턴들(284p)의 부분들은 주변 콘택 구조체들(286p)의 주변 패드 부분들(287p)을 구성할 수 있다. 상기 주변 콘택 구조체들(286p)은 상기 주변 배리어 패턴들(282p) 하부의 주변 콘택 실리사이드 층들(80p)을 포함할 수 있다.
이어서, 상기 셀 콘택 구조체들(286c)의 상기 셀 패드 부분들(287c) 사이, 및 상기 주변 콘택 구조체들(286p)의 상기 주변 패드 부분들(287p) 사이를 채우는 패드 절연 층(288)이 배치될 수 있다. 상기 패드 절연 층(288)을 형성하는 것은 상기 셀 콘택 구조체들(286c) 및 상기 주변 콘택 구조체들(286p)을 갖는 반도체 기판 상에 절연성 물질 층을 형성하고, 상기 셀 및 주변 패드 부분들(287c, 287p)의 상부면들이 노출될 때까지 상기 절연성 물질 층을 평탄화하는 것을 포함할 수 있다.
다시, 도 4, 도 5a 및 도 5b를 참조하면, 상기 셀 콘택 구조체들(286c) 상에 메모리 소자의 정보 저장 요소들(92)을 형성할 수 있다. 상기 정보 저장 요소들(92)은 가변 저항 구조체들일 수 있다. 상기 정보 저장 요소들(92)은 MRAM 소자의 정보를 저장할 수 있는 메모리 셀들을 포함할 수 있다. 상기 정보 저장 요소들(92)의 각각은 차례로 적층된 베이스 층(89), 자성 층(90a), 터널 배리어 층(90b), 자유 층(90c) 및 캐핑 층(91)을 포함할 수 있다.
상기 정보 저장 요소들(92)을 갖는 반도체 기판 상에 절연성의 보호 라이너(93)를 형성할 수 있다. 상기 보호 라이너(93)를 갖는 반도체 기판 상에 상부 층간 절연 층(94)을 형성할 수 있다. 상기 상부 층간 절연 층(94) 상에 비트라인 구조체들(96) 및 주변 배선 구조체들(96p)를 형성할 수 있다. 상기 비트라인 구조체들(96)의 각각은 상기 제2 방향(Dy)으로 연장하는 라인 모양의 비트라인(96b) 및 상기 상부 층간 절연 층(94) 및 상기 보호 라이너(94)를 관통하며 상기 정보 저장 요소들(92)과 물리적 및/또는 전기적으로 연결되는 콘택 부분들(96a)을 포함할 수 있다. 상기 비트라인 구조체들(96)의 상기 비트라인들(96b)은 상기 셀 활성 영역들(7c)과 중첩할 수 있다.
다음으로, 도 21a 내지 도 26b를 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 또 다른 예에 대하여 설명하기로 한다. 도 21a 내지 도 26b에서, 도 21a, 도 22a, 도 23a, 도 24a, 도 25a 및 도 26a는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 21b, 도 22b, 도 23b, 도 24b, 도 25b 및 도 26b는 도 1의 II-II'선, III-III'선 및 IV-IV'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 1, 도 21a 및 도 21b를 참조하면, 도 6a 내지 도 10b에서 설명한 것과 같은 공정이 진행된 반도체 기판을 준비할 수 있다. 예를 들어, 도 6a 및 도 6b에서 설명한 것과 같은 방법을 이용하여 상기 반도체 기판(3) 내에 상기 활성 영역들(7c, 7p)을 한정하는 상기 소자 분리 영역들(5c, 5p)을 형성하고, 상기 반도체 기판(3) 내에 매립된 상기 아이솔레이팅 게이트 패턴들(IG1, IG2), 및 상기 셀 트랜지스터들(TR1, TR2)을 형성하고, 상기 반도체 기판(3) 상에 차례로 적층된 하부 버퍼 층(24), 상부 버퍼 층(27), 및 배선 하부 층(30)을 형성할 수 있다. 또한, 도 7a 및 도 7b에서 설명한 것과 같은 상기 콘택 그루브들(33)을 형성하고, 도 8a 및 도 8b에서 설명한 것과 같은 상기 배선 하부 라인들(36)을 형성하고, 도 9a 및 도 9b에서 설명한 것과 같은 상기 셀 배선 마스크 패턴들(45c), 상기 주변 게이트 마스크 패턴(45p), 상기 셀 배선 구조체들(48c) 및 상기 주변 게이트 전극(48p)을 형성할 수 있다. 또한, 도 10a 및 도 10b에서 설명한 것과 같이, 상기 배선 스페이서들(51c) 및 상기 주변 게이트 스페이서들(51p)을 형성하고, 상기 절연성 라이너(55)를 형성하고, 상기 주변 회로 영역(PA) 상에 상기 주변 층간 절연 층(57)을 형성할 수 있다. 이어서, 상기 절연성 라이너(55) 및 상기 하부 버퍼 절연 층(24)을 식각하여 상기 셀 드레인 영역들(9d)을 노출시킬 수 있다.
도 1, 도 22a 및 도 22b를 참조하면, 상기 셀 드레인 영역들(9d)을 노출시킨 후에, 상기 반도체 기판(3) 상에 콘택 스페이서 막을 콘포멀하게 형성하고, 상기 콘택 스페이서 막을 이방성 식각하여 콘택 스페이서 라인들(360a)을 형성할 수 있다. 상기 콘택 스페이서 라인들(360a)은 상기 셀 배선 구조체들(48c) 및 상기 셀 배선 마스크 패턴들(45c)의 측면들 상에 형성될 수 있다. 상기 콘택 스페이서 라인들(360a)은 도전성 물질, 예를 들어 도우프트 폴리 실리콘 물질로 형성될 수 있다. 상기 콘택 스페이서 라인들(360a)은 상기 셀 드레인 영역들(9d)과 물리적 및/또는 전기적으로 연결될 수 있다.
상기 콘택 스페이서 라인들(360a)을 형성하기 위하여 상기 콘택 스페이서 막을 식각하는 공정 동안에, 상기 아이솔레이팅 게이트 캐핑 패턴들(21i)의 일부가 식각될 수 있다. 상기 콘택 스페이서 라인들(360a) 사이에 위치하며 상기 아이솔레이팅 게이트 캐핑 패턴들(21i) 상에 위치하는 공간은 분리 그루브들(361)로 명명될 수 있다.
도 1, 도 23a 및 도 23b를 참조하면, 상기 분리 그루브들(361) 내에 절연성의 분리 패턴들(363)을 형성할 수 있다. 상기 분리 패턴들(363)은 상기 분리 그루브들(361)을 채울 수 있다. 상기 분리 패턴들(363)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 분리 패턴들(363)을 형성하는 것은 상기 분리 그루브들(361)을 갖는 반도체 기판 상에 절연성 물질 층을 형성하고, 상기 절연성 물질 층을 평탄화하는 것을 포함할 수 있다.
도 1, 도 24a 및 도 24b를 참조하면, 상기 분리 패턴들(363)을 형성한 후에, 사진 및 식각 공정을 이용하여 상기 콘택 스페이서 라인들(360a)을 패터닝하여 콘택 스페이서 패턴들(360b)을 형성할 수 있다. 상기 콘택 스페이서 패턴들(360b)은 상기 셀 활성 영역들(7c) 상에 형성될 수 있다. 그리고, 상기 셀 소자분리 영역들(5c) 상에 위치하는 상기 콘택 스페이서 라인들(360a)은 제거되어 상기 셀 소자분리 영역들(5c)을 노출시키는 홀들을 형성할 수 있다.
상기 콘택 스페이서 라인들(360a)이 제거되어 형성된 상기 홀들 내에 절연 패턴들(372)을 형성할 수 있다. 상기 절연 패턴들(372)을 형성하는 것은 상기 콘택 스페이서 라인들(360a)이 제거되어 형성된 상기 홀들을 갖는 반도체 기판 상에 절연성 물질 층을 형성하고, 상기 절연성 물질 층을 평탄화하는 것을 포함할 수 있다. 상기 절연 패턴들(372)은 실리콘 질화물 또는 실리콘 산화물로 형성될 수 있다.
도 1, 도 25a 및 도 25b를 참조하면, 상기 절연 패턴들(372)을 형성한 후에, 상기 콘택 스페이서 패턴들(360b)을 부분 식각하여 셀 하부 콘택 패턴들(374)을 형성할 수 있다. 이어서, 상기 주변 층간 절연 층(57)을 패터닝하여 상기 주변 층간 절연 층(57)을 관통하며 상기 주변 활성 영역(7p) 내의 상기 주변 소스/드레인 영역들(53)을 노출시키는 주변 콘택 홀들(378)을 형성할 수 있다.
도 1, 도 26a 및 도 26b를 참조하면, 실리사이드 공정을 진행하여 상기 주변 콘택 홀들(378)에 의해 노출되는 상기 주변 소스/드레인 영역들(53)과 금속 물질을 반응시키어 주변 콘택 실리사이드 층(80p)을 형성하면서 상기 셀 하부 콘택 패턴들(374)과 금속 물질을 반응시키어 셀 콘택 실리사이드 층(80c)을 형성할 수 있다.
이어서, 도 18a 및 도 18b에서 설명한 것과 같은 상기 배리어 층(도 18a 및 도 18b의 82) 및 상기 상부 도전 층(도 18a 및 도 18b의 82)을 형성하는 공정을 진행하고, 도 19a 및 도 19b에서 설명한 것과 같은 공정을 진행하여 도 19a 및 도 19b에서 설명한 것과 상기 셀 콘택 구조체들(48c) 및 상기 주변 콘택 구조체들(48p)과 실질적으로 동일한 구조의 셀 콘택 구조체들(348c) 및 상기 주변 콘택 구조체들(48p)을 형성할 수 있다. 예를 들어, 상기 셀 콘택 구조체들(348c)은 상기 셀 콘택 구조체들(48c)의 구성요소들에 대응하는 상기 셀 하부 콘택 패턴들(374), 상기 셀 콘택 실리사이드 층(80c), 셀 배리어 패턴들(82c) 및 셀 상부 콘택 패턴들(84c)을 포함할 수 있다. 이어서, 도 1, 도 2a 및 도 2b를 참조하여 설명한 것과 같은 상기 정보 저장 요소들(92), 상기 상부 층간 절연 층(94), 상기 비트라인 구조체들(96) 및 상기 주변 배선 구조체(96p)를 형성할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따르면, 패턴들 사이의 브릿지 불량을 방지하면서 집적도를 향상시키기 위하여, 서로 평행한 복수의 배선들(예를 들어, 도 21a 및 도 21b의 48c)을 형성하고, 상기 배선들(48c)의 측면들 상에 노광 공정(photolithograpy process)을 이용하지 않고 형성되는 스페이서 라인들(예를 들어, 도 22a 및 도 22b의 360a)을 형성하고, 상기 배선들(48c) 사이에 노광 공정을 이용하지 않고 형성되는 라인 모양의 분리 패턴들(예를 들어, 도 23a 및 도 23b의 363)을 형성하고, 노광 공정을 이용하여 상기 콘택 스페이서 라인들(360a)을 패터닝하여 패턴들(도 24a 및 도 24b의 360b) 및 이러한 패턴들(360b) 사이에 홀들을 형성하고, 이러한 홀들 내에 절연 패턴들(도 24a 및 도 24b의 372)을 형성할 수 있다. 이와 같은 패턴들(360b)은 노광 공정 없이 식각 공정을 이용하여 도 25a 및 도 25b에서 설명한 것과 같은 상기 셀 하부 콘택 패턴들(374)으로 형성될 수 있고, 도 26a 및 도 26b에서 설명한 것과 같은 상기 셀 콘택 구조체들(386c)을 형성할 수 있다.
상기 셀 콘택 구조체들(386c)의 폭은 노광 공정(photolithograpy process)을 이용하지 않고 형성되는 상기 스페이서 라인들(예를 들어, 도 22a 및 도 22b의 360a)의 폭에 의해 결정될 수 있다. 상기 콘택 스페이서 라인들(예를 들어, 도 22a 및 도 22b의 360a)의 폭은 노광 공정 보다 정밀하게 제어될 수 있는 증착 공정에 의해 결정될 수 있기 때문에, 상기 콘택 스페이서 라인들(360a)을 이용하여 형성되는 상기 셀 콘택 구조체들(386c)은 노광 공정으로 구현하기 어려운 작은 폭으로도 형성될 수 있다. 따라서, 반도체 소자의 전체적인 집적도를 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
CA : 셀 어레이 영역 PA : 주변 회로 영역
3 : 반도체 기판 5c : 셀 소자분리 영역
5p : 주변 소자분리 영역 7c : 셀 활성 영역들
7p : 주변 활성 영역 9s : 공통 소스 영역
9d : 드레인 영역 12c, 12i : 게이트 트렌치
16 : 게이트 유전체 18c : 셀 게이트 라인
18i : 아이솔레이팅 게이트 라인
21c, 21i : 아이솔레이팅 게이트 캐핑 패턴
IG : 아이솔레이팅 게이트 패턴
24 : 하부 버퍼 절연 층 27 : 상부 버퍼 절연 층
30 : 배선 하부 층 31 : 셀 마스크
30p : 게이트 하부 패턴 33 : 콘택 그루브들
36c : 배선 하부 패턴 39c : 배선 중간 패턴
39p : 게이트 중간 패턴 42c : 배선 상부 패턴
42p : 게이트 상부 패턴 45c : 셀 배선 마스크 패턴들
45p : 주변 게이트 마스크 패턴
48c(48c_1, 48c_2) : 셀 배선 구조체
48g : 주변 게이트 전극 49 : 주변 게이트 구조체
51g : 주변 게이트 스페이서 51c : 배선 스페이서
53 : 주변 소스/드레인 영역 55 : 절연성 라이너
57 : 주변 층간 절연 층 60 : 콘택 스페이서 막
60a, 360a : 스페이서 라인 60b : 콘택 스페이서 패턴
61 : 분리 그루브들 63, 163, 363 : 분리 패턴들
66 : 분리 마스크 패턴 69 : 제1 홀들
72 : 절연 패턴들 73 : 주변 보호 마스크
74, 374 : 셀 콘택 홀들 75 : 하부 도전 층
76 : 셀 하부 콘택 패턴 80c : 셀 콘택 실리사이드 층
80p : 주변 콘택 실리사이드 층
82 : 배리어 층
82c : 셀 배리어 패턴 82p : 주변 배리어 패턴
84 : 상부 도전 층 84c : 셀 상부 콘택 패턴
84p : 주변 콘택 도전 패턴
86c, 186c, 286c, 386c : 셀 콘택 구조체
86p, 286p : 주변 콘택 구조체
288 : 패드 절연 층
92 : 정보 저장 요소 93 : 보호 라이너
94 : 상부 층간 절연 층 96 : 비트라인 구조체
96p : 주변 배선 구조체

Claims (20)

  1. 제1 방향으로 연장하는 라인 모양의 제1 및 제2 아이솔레이팅 게이트 패턴들;
    상기 제1 및 제2 아이솔레이팅 게이트 패턴들 사이에 배치되는 제1 및 제2 셀 트랜지스터들, 상기 제1 및 제2 셀 트랜지스터들은 공통 소스 영역을 공유하고, 상기 제1 셀 트랜지스터는 상기 공통 소스 영역, 제1 셀 드레인 영역, 및 제1 셀 게이트 라인를 포함하고, 상기 제2 셀 트랜지스터는 상기 공통 소스 영역, 제2 셀 드레인 영역 및 제2 셀 게이트 라인을 포함하고;
    상기 제1 아이솔레이팅 게이트 패턴 상에 배치되며 상기 제1 방향으로 연장하는 라인 모양의 제1 분리 패턴;
    상기 제2 아이솔레이팅 게이트 패턴 상에 배치되며 상기 제1 방향으로 연장하는 라인 모양의 제2 분리 패턴;
    상기 제1 및 제2 분리 패턴들 사이에 배치되며 상기 공통 소스 영역 상에 배치되고 상기 제1 방향으로 연장하는 라인 모양의 셀 배선 구조체;
    상기 제1 셀 드레인 영역 상의 제1 콘택 구조체; 및
    상기 제2 셀 드레인 영역 상의 제2 콘택 구조체를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 방향과 수직한 제2 방향으로 연장하는 라인 모양의 활성 영역을 더 포함하고,
    상기 제1 및 제2 셀 게이트 라인들은 상기 활성 영역 내에 매립되는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 아이솔레이팅 게이트 패턴은 차례로 적층된 제1 아이솔레이팅 게이트 라인 및 제1 아이솔레이팅 게이트 캐핑 패턴을 포함하고,
    상기 제2 아이솔레이팅 게이트 패턴은 차례로 적층된 제2 아이솔레이팅 게이트 라인 및 제2 아이솔레이팅 게이트 캐핑 패턴을 포함하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제1 콘택 구조체 상의 제1 정보 저장 요소;
    상기 제2 콘택 구조체 상의 제2 정보 저장 요소; 및
    상기 제1 및 제2 정보 저장 요소들 상에 배치되며 상기 제1 방향으로 연장하는 라인 모양의 비트라인을 더 포함하는 반도체 소자.
  5. 활성 영역을 한정하는 소자분리 영역;
    상기 활성 영역 및 상기 소자분리 영역 상에 배치되며 서로 평행한 라인 모양의 제1 및 제2 셀 배선 구조체들;
    상기 활성 영역 및 상기 소자분리 영역 상에 배치되며 상기 제1 및 제2 셀 배선 구조체들 사이에 배치되는 분리 패턴;
    상기 제1 및 제2 셀 배선 구조체들 사이에 배치되며 상기 분리 패턴 양 옆에 배치되고 상기 활성 영역과 중첩하는 콘택 구조체들;
    상기 제1 및 제2 셀 배선 구조체들 사이에 배치되며 상기 분리 패턴 양 옆에 배치되고 상기 소자분리 영역과 중첩하는 절연 패턴들;
    상기 제1 및 제2 셀 배선 구조체들 하부에 배치되며 상기 활성 영역 내에 배치되는 공통 소스 영역들; 및
    상기 분리 패턴 하부에 배치되는 라인 모양의 아이솔레이팅 게이트 패턴을 포함하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 제1 및 제2 셀 배선 구조체들, 상기 분리 패턴 및 상기 아이솔레이팅 게이트 패턴은 제1 방향으로 연장하는 라인 모양이고,
    상기 활성 영역 및 상기 소자분리 영역은 상기 제1 방향과 수직한 제2 방향으로 연장하는 라인 모양인 반도체 소자.
  7. 제 5 항에 있어서,
    상기 아이솔레이팅 게이트 패턴은 상기 활성 영역 및 상기 소자분리 영역을 가로지르는 아이솔레이팅 게이트 트렌치 내에 배치되고,
    상기 아이솔레이팅 게이트 트렌치 양 옆의 셀 게이트 트렌치들 내에 배치되는 셀 게이트 라인들; 및
    상기 콘택 구조체들 하부의 상기 활성 영역 내에 배치되는 드레인 영역들을 더 포함하는 반도체 소자.
  8. 제 5 항에 있어서,
    상기 콘택 구조체들의 패드 부분들 상에 배치되는 가변 저항 구조체들(variable resistance structures); 및
    상기 가변 저항 구조체들 상에 배치되며 상기 활성 영역과 중첩하는 비트라인을 더 포함하되,
    상기 콘택 구조체들의 패드 부분들 중 어느 하나는 상기 분리 패턴의 상부면과 적어도 일부가 중첩하고, 다른 하나는 상기 분리 패턴의 상부면과 중첩하지 않는 반도체 소자.
  9. 반도체 기판 내에 활성 영역을 한정하는 소자분리 영역을 형성하고,
    상기 활성 영역 및 상기 소자분리 영역을 가로지르는 게이트 트렌치들을 형성하되, 상기 게이트 트렌치들은 아이솔레이팅 게이트 트렌치들 및 셀 게이트 트렌치들을 포함하고,
    상기 아이솔레이팅 게이트 트렌치들 내에 아이솔레이팅 게이트 라인들을 형성함과 동시에 상기 셀 게이트 트렌치들 내에 셀 게이트 라인들을 형성하고,
    상기 아이솔레이팅 게이트 라인들 상에 아이솔레이팅 게이트 캐핑 패턴들을 형성함과 동시에 상기 셀 게이트 라인들 상에 셀 게이트 캐핑 패턴들을 형성하고,
    상기 셀 게이트 트렌치들 사이의 상기 활성 영역 및 상기 소자분리 영역 상에 차례로 적층된 셀 배선 구조체들 및 셀 배선 마스크 패턴들을 형성하고,
    상기 셀 배선 구조체들 및 상기 셀 배선 마스크 패턴들의 측면들 상에 콘택 스페이서 라인들을 형성하고,
    상기 아이솔레이팅 게이트 캐핑 패턴들 상에 분리 패턴들을 형성하고,
    상기 콘택 스페이서 라인들을 패터닝하여 콘택 스페이서 패턴들을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  10. 제 9 항에 있어서,
    상기 셀 배선 구조체 및 상기 셀 배선 마스크 패턴을 형성하는 것은,
    상기 아이솔레이팅 게이트 캐핑 패턴들 및 상기 셀 게이트 캐핑 패턴들을 갖는 반도체 기판 상에 버퍼 층을 형성하고;
    상기 버퍼 층 상에 하부 층을 형성하고,
    상기 버퍼 층 및 상기 하부 층을 관통하며 상기 활성 영역의 소스 영역을 노출시키는 콘택 그루브를 형성하고,
    상기 콘택 그루브를 채우는 배선 하부 라인을 형성하고,
    상기 배선 하부 라인 및 상기 하부 층 상에 배선 상부 층을 형성하고,
    상기 배선 상부 층 상에 상기 셀 배선 마스크 패턴을 형성하고,
    상기 셀 배선 마스크 패턴을 식각 마스크로 이용하여 상기 셀 배선 마스크 패턴 하부의 상기 배선 상부 층, 상기 하부 층 및 상기 배선 하부 라인을 식각하여 차례로 적층된 배선 하부 패턴 및 배선 상부 패턴을 형성하는 것을 포함하는 반도체 소자 형성 방법.
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