JP5345774B2 - 微細コンタクトホールを有する半導体素子の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 110
- 238000004519 manufacturing process Methods 0.000 title claims description 57
- 238000000465 moulding Methods 0.000 claims abstract description 249
- 239000010410 layer Substances 0.000 claims abstract description 151
- 238000005530 etching Methods 0.000 claims abstract description 77
- 238000000034 method Methods 0.000 claims abstract description 69
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 239000011229 interlayer Substances 0.000 claims abstract description 36
- 238000002955 isolation Methods 0.000 claims abstract description 19
- 125000006850 spacer group Chemical group 0.000 claims description 49
- 229920002120 photoresistant polymer Polymers 0.000 claims description 33
- 239000012535 impurity Substances 0.000 claims description 8
- 239000011368 organic material Substances 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 claims description 6
- 230000005055 memory storage Effects 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 239000002159 nanocrystal Substances 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 239000000126 substance Substances 0.000 description 7
- 238000007521 mechanical polishing technique Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 239000006117 anti-reflective coating Substances 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910052582 BN Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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Description
本発明は半導体素子の製造方法に関し、より詳しくは、モールディングパターンを用いて形成したマスクパターンを利用して微細コンタクトホールを形成する半導体素子の製造方法に関するものである。
半導体素子はトランジスタ、抵抗体、及びキャパシタのような個別素子を備える。前記個別素子は絶縁膜を貫通するコンタクトホール内に形成されるコンタクトプラグまたは配線を介して電気的に接続される。例えば、フラッシュメモリ素子は半導体基板内部に互いに離隔した活性領域の上部を横切るワードライン及び前記ワードラインに隣接して前記活性領域の上部を横切る選択ラインを備えることができる。また、前記ＮＡＮＤ型フラッシュメモリ素子は層間絶縁膜により前記ワードライン及び前記選択ラインと絶縁されてこれらの上部を横切るビットラインを備えることができる。前記ビットラインのそれぞれは前記選択ラインに隣接した活性領域のそれぞれと前記コンタクトホールを介して電気的に接続することができる。前記コンタクトホールは通常的にパターニング工程を用いて形成することができる。前記パターニング工程は写真工程を用いて前記層間絶縁膜上にホール状の開口部を有するマスクパターンを形成し、前記開口部を介して露出した層間絶縁膜をエッチングすることを含む工程である。前記半導体素子の集積度が増加するにつれて、前記コンタクトホールの大きさは減少することになり前記開口部の大きさも縮小されなければならない。
一方、微細パターンの形成方法については特許文献１に「半導体素子の微細パターン形成方法」という名称で開示されている。特許文献１に開示された微細パターンの形成方法は、写真工程の露光時にフォトバイアス（ｐｈｏｔｏ ｂｉａｓ）の差を利用して微細なフォトレジストパターンを形成した後に、基板フィルムにエッチングする。
しかしながら、前記開口部の大きさが減少されるほど前記写真工程の制御は難しくなる。例えば、前記半導体基板上のトポロジー（ｔｏｐｏｌｏｇｙ）が複雑になるにつれて、前記選択ライン及び前記ワードラインなどのようなパターンにより前記写真工程で乱反射が発生する。これにより、前記開口部のそれぞれを均一な大きさにするには制限があった。その結果、前記コンタクトホールを埋め込むコンタクトプラグのそれぞれは均一な抵抗値が確保できず、半導体素子の信頼性を低下させることになる。
大韓民国公開特許第１０−２０００−００４５４２５号明細書
本発明が解決しようとする技術的課題は、モールディングパターンを用いてマスクパターンを形成することによって、微細で均一な大きさのコンタクトホールを有する半導体素子の製造方法を提供することにある。
前記技術的課題を解決するための本発明の一様態によれば、半導体素子の製造方法が提供される。この方法は、半導体基板に活性領域を画定する素子分離膜を形成することを含む。前記半導体基板上に層間絶縁膜を形成する。前記層間絶縁膜上に第１モールディングパターンを形成する。前記層間絶縁膜上に第２モールディングパターンを形成し、前記第２モールディングパターンは前記第１モールディングパターン間に位置して前記第１モールディングパターンと離隔される。前記第１モールディングパターンの側壁及び前記第２モールディングパターンの側壁を囲むマスクパターンを形成する。前記マスクパターン内に開口部を形成するために前記第１及び第２モールディングパターンを除去する。前記マスクパターンをエッチングマスクとして用いて前記層間絶縁膜をエッチングしてコンタクトホールを形成する。
本発明のいくつかの実施形態において、前記第１モールディングパターン及び前記第２モールディングパターンを形成する段階は、前記層間絶縁膜上に第１モールディングラインを形成する段階と、前記層間絶縁膜上に第２モールディングラインを形成する段階であって、前記第２モールディングラインは前記第１モールディングライン間に位置して前記第１モールディングラインと離隔する段階と、前記第１モールディングパターンを形成するために前記第１モールディングラインをパターニングする段階と、前記第２モールディングパターンを形成するために前記第２モールディングラインをパターニングする段階と、を含むことができる。
前記第１及び第２モールディングラインは、互いに同一レベルに位置することを特徴とする半導体素子の製造方法。
前記第１モールディングラインを形成する前に、前記半導体基板上にバッファ膜を形成する段階をさらに含むことができる。
前記第１モールディングラインを形成した後、前記第１モールディングラインの両側に位置する前記バッファ膜を部分エッチングしてリセスされた領域を形成する段階をさらに含むことができる。
前記第２モールディングラインを形成する段階は、前記リセスされた領域を有する前記バッファ膜と前記第１モールディングラインを覆うコンフォーマルな（ｃｏｎｆｏｒｍａｌ）スペーサ膜を形成する段階と、前記スペーサ膜上にモールディング膜を形成する段階と、前記第２モールディングラインの上部面が前記第１モールディングラインの上部面と同一レベルに位置するように前記モールディング膜を平坦化する段階と、を含むことができる。
前記第１及び第２モールディングパターンを形成する段階は、前記スペーサ膜及び前記第２モールディングライン上に前記第１及び第２モールディングラインを横切るフォトレジストパターンを形成する段階と、前記フォトレジストパターンをエッチングマスクとして用いて前記スペーサ膜をエッチングする段階と、前記フォトレジストパターンをエッチングマスクとして用いて前記第１及び第２モールディングラインをエッチングする段階と、前記フォトレジストパターンを除去する段階と、前記第１及び第２モールディングパターンをエッチングマスクとして用いて前記第１及び第２モールディングライン間に残存する前記スペーサ膜をエッチングする段階と、前記第１及び第２モールディングパターンをエッチングマスクとして用いて前記リセスされた領域により露出した前記バッファ膜をエッチングする段階と、を含むことができる。
一方、前記第２モールディングラインを形成する段階は、前記第１モールディングライン上にスペーサ膜を形成する段階と、前記スペーサ膜上にモールディング膜を形成する段階と、前記モールディング膜が前記第１モールディングライン間に残存するように前記モールディング膜を平坦化する段階と、を含むことができる。
前記第１及び第２モールディングパターンを形成する段階は、前記前記スペーサ膜及び第２モールディングライン上に前記第１モールディングライン及び前記第２モールディングラインを横切るフォトレジストパターンを形成する段階と、前記フォトレジストパターンをエッチングマスクとして用いて前記第１モールディングライン及び前記第２モールディングラインをエッチングして前記第１及び第２モールディングパターンを形成する段階と、前記フォトレジストパターンを除去する段階と、前記第１及び第２モールディングパターンの側壁を露出するように前記スペーサ膜をエッチングする段階と、を含むことができる。
前記第１モールディングラインを形成した後、前記第２モールディングラインを形成する段階を含むことができる。
さらに他の実施形態において、前記第１及び第２モールディングパターンは、互いに同一幅を有するように形成することができる。
さらに他の実施形態において、平面図で見た場合、前記第１及び第２モールディングパターンのそれぞれは、長軸及び短軸を有するように形成することができる。
前記活性領域は、前記半導体基板を横切る長さ方向に沿って延長され、前記第１モールディングパターンの長軸方向及び前記第２モールディングパターンの長軸方向は、前記長さ方向と同じ方向性を有することができる。
さらに他の実施形態において、前記活性領域は、前記素子分離膜により互いに離隔された複数個に限定され、前記活性領域のそれぞれは、前記素子分離膜によりライン状に限定することができる。
さらに他の実施形態において、前記第１モールディングパターンのそれぞれは、前記活性領域のうち奇数番目の活性領域または偶数番目の活性領域と重畳するように形成し、前記第２モールディングパターンのそれぞれは、前記活性領域のうち前記第１モールディングパターン間に位置する活性領域と重畳するように形成することができる。
さらに他の実施形態において、前記素子分離膜を形成する段階は、前記半導体基板上に第１ハードマスクパターンを形成する段階と、前記第１ハードマスクパターン間に第２ハードマスクパターンを形成する段階であって、前記第２ハードマスクパターンは前記第１ハードマスクパターンと離隔する段階と、前記第１及び第２ハードマスクパターン間に位置する前記半導体基板をエッチングしてトレンチを形成する段階と、前記トレンチを埋め込む絶縁物質を形成する段階と、前記第１及び第２ハードマスクパターンを除去する段階と、を含むことができる。
さらに他の実施形態において、前記素子分離膜を形成する段階は、前記半導体基板上にバッファ膜を形成する段階と、前記バッファ膜上に第１ハードマスクパターンを形成する段階と、前記第１ハードマスクパターン周辺の前記バッファ膜を部分エッチングしてリセスされた領域を形成する段階と、前記第１ハードマスクパターンを覆うとともに、前記リセスされた領域を覆うコンフォーマルな犠牲膜を形成する段階と、前記第１ハードマスクパターン間にそれぞれ前記犠牲膜で囲まれた第２ハードマスクパターンを形成する段階と、前記第１ハードマスクパターン上の前記犠牲膜をエッチングし、前記第１ハードマスクパターンと前記第２ハードマスクパターンとの間の前記犠牲膜をエッチングして前記第２ハードマスクパターン下部に残存する犠牲パターンを形成する段階と、前記第１及び第２ハードマスクパターンをエッチングマスクとして用いて前記前記半導体基板をエッチングしてトレンチを形成する段階と、前記トレンチを絶縁物質で埋め込む段階と、前記第１及び第２ハードマスクパターンを除去する段階と、前記犠牲パターンを除去する段階と、を含むことができる。
さらに他の実施形態において、前記素子分離膜を形成する段階は、前記半導体基板上に第１ハードマスクパターンを形成する段階と、前記第１ハードマスクパターンの側壁を覆う犠牲膜を形成する段階と、前記第１ハードマスクパターン間に位置して両側壁が前記犠牲膜と接する第２ハードマスクパターンを形成する段階と、前記犠牲膜を除去する段階と、前記第１及び第２ハードマスクパターンをエッチングマスクとして用いて前記第１ハードマスクパターン及び前記第２ハードマスクパターン間に位置する前記半導体基板をエッチングしてトレンチを形成する段階と、前記トレンチを絶縁物質で埋め込む段階と、前記第１及び第２ハードマスクパターンを除去する段階と、を含むことができる。
さらに他の実施形態において、前記層間絶縁膜を形成する前に、前記活性領域上にゲート構造体を形成する段階と、前記ゲート構造体の両側の前記活性領域に不純物領域を形成する段階と、をさらに含むことができる。
前記ゲート構造体のうち少なくとも一つは順に積層された第１誘電膜、記憶保存層（ｄａｔａ ｓｔｏｒａｇｅ ｌａｙｅｒ）、第２誘電膜及びゲート電極を含むことができる。その一方で、前記ゲート構造体のうち少なくとも一つは順に積層されたゲート誘電膜、フローティングゲート、ゲート間の誘電膜及び制御ゲートを含むことができる。
さらに他の実施形態において、前記マスクパターンは、有機物質膜で形成することができる。
さらに他の実施形態において、前記マスクパターンを除去する段階と、前記コンタクトホールを埋め込むコンタクトプラグを形成する段階と、をさらに含むことができる。
本発明によれば、ライン状を有する第１及び第２モールディングラインをパターニングして第１及び第２モールディングパターンを形成する。前記第１及び第２モールディングパターンの形状によって形成される前記マスクパターンの開口部のそれぞれは、均一な大きさを有することができる。したがって、後続的に形成されるコンタクトホールのそれぞれは、均一な大きさを有するように形成され、前記コンタクトホールを埋めるコンタクトプラグは、均一な抵抗値を有して半導体素子の信頼性を向上することができる。
以下、添付した図面を参照して本発明の好適な実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態において具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供するものである。図面において、層及び領域の厚みは明確性を与えるために誇張して図示されたものである。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。また、素子（ｅｌｅｍｅｎｔ）または層が、他の素子または層の「上（ｏｎ）」または「上」にあると言われた場合、それは他の素子または層の直ぐ上だけでなく、中間に他の層または他の素子が介在した場合もすべて含む。
図１は、本発明の実施形態による半導体素子の製造方法により製造された半導体素子の平面図であり、図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ及び図１４Ａは、本発明の一実施形態による半導体素子の製造方法を説明するために図１のＩ−Ｉ’線の断面図で、図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ及び図１４Ｂは、本発明の一実施形態による半導体素子の製造方法を説明するために図１のＩＩ−ＩＩ’線の断面図で、図１５Ａ、図１６Ａ、図１７Ａ、図１８Ａ、図１９Ａ及び図２０Ａは、本発明の他の実施形態による半導体素子の製造方法を説明するために図１のＩ−Ｉ’線の断面図で、図１５Ｂ、図１６Ｂ、図１７Ｂ、図１８Ｂ、図１９Ｂ及び図２０Ｂは、本発明の他の実施形態による半導体素子の製造方法を説明するために図１のＩＩ−ＩＩ’線の断面図である。
まず、図１、図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ及び図１４Ａ、そして、図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ及び図１４Ｂを参照して本発明の一実施形態による半導体素子の製造方法を説明する。
図１、図２Ａ及び図２Ｂを参照すると、半導体基板１００を準備する。前記半導体基板１００はシリコン基板とすることができる。または前記半導体基板１００はシリコンカーバイド（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）のような物質を含むことができる。前記半導体基板１００上にパッド膜１０３を形成することができる。前記パッド膜１０３は熱酸化膜及びシリコン窒化膜のうち少なくとも一つを含むように形成することができる。前記パッド膜１０３上に下部ハードマスク膜１０６を形成することができる。前記下部ハードマスク膜１０６はシリコン酸化膜を含むように形成することができる。
一方、前記下部ハードマスク膜１０６を形成することは省略することができる。
図１、図３Ａ及び図３Ｂを参照すると、前記下部ハードマスク膜１０６上に互いに離隔された第１上部ハードマスクパターン１０９を形成することができる。前記第１上部ハードマスクパターン１０９は前記下部ハードマスク膜１０６と異なる物質を含むように形成することができる。例えば、前記下部ハードマスク膜１０６をシリコン酸化膜で形成する場合に、前記第１上部ハードマスクパターン１０９はポリシリコン膜またはシリコン窒化膜で形成することができる。前記第１上部ハードマスクパターン１０９のそれぞれはライン状で形成することができる。前記第１上部ハードマスクパターン１０９周辺の前記下部ハードマスクパターン１０６を部分エッチングしてリセスされた領域１０７を形成することができる。
前記第１上部ハードマスクパターン１０９を覆うと共に、前記下部ハードマスクパターン１０６の前記リセスされた領域１０７を覆うコンフォーマルな犠牲膜１１２を形成することができる。その結果、前記第１上部ハードマスクパターン１０９間に位置する前記犠牲膜１１２はグルーブ（ｇｒｏｏｖｅｓ）１１２ａを備えるように形成することができる。前記犠牲膜１１２の厚さを調節して前記グルーブ１１２ａは前記第１上部ハードマスクパターン１０９と同一幅を有するように形成することができる。また、前記グルーブ１１２ａの底領域は前記第１上部ハードマスクパターン１０９の底面と実質的に同一レベルに位置することができる。
前記犠牲膜１１２は前記第１上部ハードマスクパターン１０９に対してエッチング選択比を有する物質で形成することができる。例えば、前記第１上部ハードマスクパターン１０９をポリシリコン膜で形成する場合に、前記犠牲膜１１２はシリコン酸化膜で形成することができる。
一方、前記犠牲膜１１２及び前記下部ハードマスク膜１０６は同一物質で形成することができる。例えば、前記犠牲膜１１２及び前記下部ハードマスク膜１０６はシリコン酸化膜で形成することができる。
一方、前記下部ハードマスク膜（図２Ａ、図２Ｂの１０６）の形成を省略する場合に、前記犠牲膜１１２は前記第１上部ハードマスクパターン１０９の側壁を覆うように形成することができる。
図１、図４Ａ及び図４Ｂを参照すると、前記犠牲膜１１２の前記グルーブ１１２ａに均一な厚さ及びライン状を有する第２上部ハードマスクパターン１１５を形成することができる。前記第２上部ハードマスクパターン１１５のそれぞれは前記第１上部ハードマスクパターン１０９間に位置して前記犠牲膜１１２で囲まれる。すなわち、前記第２上部ハードマスクパターン１１５は側壁と底面が前記犠牲膜１１２により囲まれることができる。前記第２上部ハードマスクパターン１１５は前記第１上部ハードマスクパターン１０９と同一物質で形成することができる。
前記第２上部ハードマスクパターン１１５は前記第１上部ハードマスクパターン１０９と同一レベルに位置するように形成される。より詳しくは、前記第２上部ハードマスクパターン１０９を形成することは、前記犠牲膜１１２を有する半導体基板上に上部ハードマスク物質膜を形成し、前記第１上部ハードマスクパターン１１５と上部面が実質的に同一レベルに位置するまで前記上部ハードマスク物質膜を平坦化することを含む。このとき、前記上部ハードマスク物質膜を平坦化することはエッチバック技術または化学機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）技術を用いることができる。エッチバック技術を用いて前記上部ハードマスク物質膜を平坦化することは、前記第２上部ハードマスクパターン１１５が前記第１上部ハードマスクパターン１０９と同一レベルに位置する上部面を有するように前記上部ハードマスク物質膜をエッチングすることを含む。これとは異なって、化学機械的研磨技術を用いて前記第１上部ハードマスクパターン１０９の上部面が露出するまで前記上部ハードマスク物質膜を平坦化することができる。
図１、図５Ａ及び図５Ｂを参照すると、続いて、露出した前記犠牲膜（図４Ａ、図４Ｂの１１２）をエッチングすると共に前記下部ハードマスク膜（図４Ａ、図４Ｂの１０６）及び前記パッド膜（図４Ａ、４ｂの１０３）をエッチングすることができる。その結果、前記第１上部ハードマスクパターン１０９下部に残存して順に積層された第１パッドパターン１０３ａ及び第１下部ハードマスクパターン１０６ａが形成されると共に、前記第２上部ハードマスクパターン１１５下部に残存して順に積層された第２パッドパターン１０３ｂ、第２下部ハードマスクパターン１０６ｂ及び犠牲パターン１１２ｂが形成される。
図１、図６Ａ及び図６Ｂを参照すると、順に積層された前記第１パッドパターン１０３ａ、前記第１下部ハードマスクパターン１０６ａ及び前記第１上部ハードマスクパターン１０９と一緒になって順に積層された前記第２パッドパターン１０３ｂ、前記第２下部ハードマスクパターン１０６ｂ及び前記第２上部ハードマスクパターン１１５をエッチングマスクとして用いて前記半導体基板１００をエッチングしてトレンチ１１７を形成することができる。したがって、前記トレンチ１１７により前記半導体基板１００に活性領域１１８ａが画定される。前記第１上部ハードマスクパターン１０９及び前記第２上部ハードマスクパターン１１５がライン状に形成されるため、前記活性領域１１８ａのそれぞれはライン状に限定される。
一方、前記第１下部ハードマスクパターン１０６ａ及び前記第１上部ハードマスクパターン１０９を除去すると共に、前記第２下部ハードマスクパターン１０６ｂ及び前記第２上部ハードマスクパターン１１５を除去した後、前記第１及び第２パッドパターン１０３ａをエッチングマスクとして用いて前記半導体基板１００をエッチングして前記トレンチ１１７を形成することもできる。
図１、図７Ａ及び図７Ｂを参照すると、前記トレンチ１１７を埋め込む素子分離膜１２１を形成することができる。前記素子分離膜１２１は高密度プラズマ酸化膜（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ ｏｘｉｄｅ）のような絶縁膜で形成することができる。
前記素子分離膜１２１を形成することは、前記トレンチ１１７を埋め込む絶縁膜を形成し、順に積層された前記第１パッドパターン１０３ａ、前記第１下部ハードマスクパターン１０６ａ及び前記第１上部ハードマスクパターン１０９と共に、順に積層された前記第２パッドパターン１０３ｂ、前記第２下部ハードマスクパターン１０６ｂ及び前記第２上部ハードマスクパターン１１５を除去することを含む。
一方、前記第１及び第２パッドパターン１０３ａをエッチングマスクとして用いて前記半導体基板１００をエッチングして前記トレンチ１１７を形成する場合に、前記トレンチ１１７を埋め込む絶縁膜を形成し、前記第１及び第２パッドパターン１０３ａ、１０３ｂを除去することを含む。
図１、図８Ａ及び図８Ｂを参照すると、前記各活性領域１１８ａ上にトランジスタを形成することができる。前記トランジスタは前記各活性領域１１８ａ上に形成されたゲート構造体１３４及び前記ゲート構造体１３４の両側の前記各活性領域１１８ａに形成された不純物領域１３６を含むことができる。前記不純物領域１３６はソース／ドレイン領域とすることができる。前記トランジスタのうち少なくとも一つはセルトランジスタＣＴを形成することができ、前記トランジスタのうち少なくとも一つは選択トランジスタＳＴを形成することができる。前記選択トランジスタＳＴのゲート電極は前記活性領域１１８ａの上部を横切るように延長してワードラインＷＬの役割ができ、前記選択トランジスタＳＴのゲート電極も前記活性領域１１８ａの上部を横切るように延長してストリング選択ラインＳＳＬまたは接地選択ラインＧＳＬの役割ができる。
一方、前記セルトランジスタＣＴは、フラッシュメモリ素子のセルトランジスタとすることができる。このとき、前記セルトランジスタＣＴの前記ゲート構造体１３４は順に積層された第１誘電膜１２４、記憶保存層１２７、第２誘電膜１３０及びゲート電極１３３を含むことができる。前記第１誘電膜１２４はトンネル誘電膜とすることができる。前記第２誘電膜１３０はブロッキング誘電膜とすることができる。ここで、前記トンネル誘電膜はシリコン酸化膜、シリコン酸窒化膜（ＳｉＯＮ）、窒素ドーピングされたシリコン酸化膜（ｎｉｔｒｏｇｅｎ ｄｏｐｅｄ Ｓｉ ｏｘｉｄｅ）及び高誘電膜（ｈｉｇｈ−ｋ ｄｉｅｌｅｃｔｒｉｃ）グループから構成された一群から選択された少なくとも一つの物質膜とすることができる。ここで、前記高誘電膜グループはアルミニウム（Ａｌ）酸化膜、ジルコニウム（Ｚｒ）酸化膜、ハフニウム（Ｈｆ）酸化膜及びランタン（Ｌａ）酸化膜のうち少なくとも一つを含むことができる。前記記憶保存層１２７はシリコン酸窒化膜（ＳｉＯＮ）、シリコン窒化膜及び前記高誘電膜グル−プから構成された一群から選択された少なくとも一つの物質膜とすることができる。前記第２誘電膜１３０はＭＴＯ酸化膜（ｍｅｄｉｕｍ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ；ＭＴＯ）のようなシリコン酸化膜及び前記高誘電膜グループから構成された一群から選択された少なくとも一つの物質膜とすることができる。
一方、前記記憶保存層１２７はナノクリスタルを含むことができる。例えば、前記ナノクリスタルはタングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、銅（Ｃｕ）、モリブデン（Ｍｏ）及びニッケル（Ｎｉ）からなる一群から選択された一つか、または、これらの窒化物のうち一つとすることができる。また、前記ナノクリスタルはジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、イットリウム（Ｙ）、アルミニウム（Ａｌ）から選択された少なくとも一つの酸化物ナノクリスタルとすることができる。さらに前記ナノクリスタルはシリコンナノクリスタル、ゲルマニウム（Ｇｅ）ナノクリスタル、窒化シリコンナノクリスタル、ボロンナノクリスタルまたは窒化ボロンナノクリスタルとすることができる。
一方、前記ゲート構造体１３４は順に積層されたゲート誘電膜、フローティングゲート、ゲート間の誘電膜及び制御ゲートを含むものとする。
続いて、前記トランジスタＳＴ、ＣＴを有する半導体基板１００上に層間絶縁膜１３９を形成することができる。前記層間絶縁膜１３９はシリコン酸化膜で形成することができる。前記層間絶縁膜１３９上にエッチング阻止膜１４２を形成することができる。前記エッチング阻止膜１４２はシリコン窒化膜で形成することができる。前記エッチング阻止膜１４２上にバッファ膜１４５を形成することができる。前記バッファ膜１４５は前記エッチング阻止膜１４２に対してエッチング選択比（ｅｔｃｈｉｎｇ ｓｅｌｅｃｔｉｖｉｔｙ）を有する物質膜で形成することができる。例えば、前記エッチング阻止膜１４２がシリコン窒化膜で形成した場合、前記バッファ膜１４５はシリコン酸化膜で形成することができる。
図１、図９Ａ及び図９Ｂを参照すると、前記バッファ膜１４５上に第１モールディング膜を覆うことができる。前記第１モールディング膜は前記バッファ膜１４５に対してエッチング選択比を有する物質膜、例えば、ポリシリコン膜で形成することができる。続いて、前記第１モールディング膜をパターニングしてライン状を有する第１モールディングライン１４８を形成する。前記第１モールディング膜のパターニングは写真工程及びエッチング工程を利用することができる。
本実施形態において、前記第１モールディングライン１４８はそれぞれ前記活性領域１１８ａのうち奇数番目の活性領域または偶数番目の活性領域と重畳するように形成することができる。この場合、前記第１モールディングライン１４８の第１ピッチサイズＰ１は前記写真工程の最小解像度よりも大きくすることができる。また、前記第１モールディングライン１４８は上述のようにライン状を有するように形成することができる。よって、前記第１モールディングライン１４８を実質的に均一な幅を有するように形成することができる。
前記第１モールディングライン１４８間のバッファ膜１４５を部分エッチングしてリセスされた領域１４７を形成することができる。前記第１モールディングライン１４８を有する半導体基板上にコンフォーマルなスペーサ膜１５１を形成することができる。前記スペーサ膜１５１は前記第１モールディングライン１４８の上部面及び側壁とともに前記第１モールディングライン１４８間の前記バッファ膜１４５を覆うことができる。その結果、前記第１モールディングライン１４８間のバッファ膜１４５上において、前記スペーサ膜１５１はライン状のグルーブ１５１ａを備えるように形成することができる。前記スペーサ膜１５１の厚さを調節して前記グルーブ１５１ａを前記第１モールディングライン１４８と同一幅を有するように形成することができる。また、前記グルーブ１５１ａの底領域は前記第１モールディングライン１４８の底面と同一レベルに位置することができる。一方、前記スペーサ膜１５１は前記バッファ膜１４５と同一物質膜に形成することができる。
図１、図１０Ａ及び図１０Ｂを参照すると、前記スペーサ膜１５１を有する半導体基板全面に第２モールディング膜を形成することができる。前記第２モールディング膜は前記第１モールディング膜と同一物質膜に形成することができる。続いて、前記第２モールディング膜を平坦化させて前記グルーブ１５１ａを埋め込む第２モールディングライン１５４を形成する。結果的に、前記第２モールディングライン１５４は前記第１モールディングライン１４８間の前記バッファ膜１４５上に均一な幅及びライン状を有するように形成することができる。そして、前記第２モールディングライン１５４は前記第１モールディングライン１４８と同一レベルに位置することができる。例えば、前記第２モールディングライン１５４の底面（ｂｏｔｔｏｍ ｓｕｒｆａｃｅｓ）は前記第１モールディングライン１４８の底面と実質的に同一平面上（ｃｏｐｌａｎａｒ）とすることができる。また、前記第２モールディングライン１５４は、前記第１モールディングライン１４８と実質的に同一幅を有することができる。また、前記第１モールディングライン１４８が奇数番目の活性領域と重畳するように形成する場合に、前記第２モールディングライン１５４は偶数番目の活性領域と重畳するように形成することができる。よって、前記第１及び第２モールディングライン１４８、１５４は前記第１ピッチサイズＰ１よりさらに小さい第２ピッチサイズＰ２を有するように形成することができる。
前記第２モールディング膜を平坦化する工程は、エッチバック技術または化学機械的研磨の技術を用いることができる。エッチバック技術を用いて前記第２モールディング膜を平坦化することは前記第２モールディングライン１５４が前記第１モールディングライン１４８と同一レベルに位置する上部面を有するように前記第２モールディング膜をエッチングすることを含む。これとは異なって、化学機械的研磨の技術を用いて前記第１モールディングライン１４８の上部面が露出するまで前記第２モールディング膜を平坦化することができる。
前記第２モールディングライン１５４を有する半導体基板上に前記第１及び第２モールディングライン１４８、１５４と交差するライン状のフォトレジストパターン１５７を形成することができる。前記フォトレジストパターン１５７は所定幅を有するように形成することができる。
一方、前記第２モールディングライン１５４はエッチバック技術を用いて形成する場合に、前記第１モールディングライン１４８上部に位置する前記スペーサ膜１５１をエッチングした後に前記フォトレジストパターン１５７を形成することもできる。
本発明の実施形態において、前記フォトレジストパターン１５７は前記選択トランジスタＳＴの前記ストリング選択ラインＳＳＬに隣接しながら前記セルトランジスタＣＴのゲート電極の反対側に位置した活性領域１１８ａの上部を横切るように形成することができる。前記フォトレジストパターン１５７は前記ストリング選択ラインＳＳＬと平行するように形成することができる。
図１、図１１Ａ及び図１１Ｂを参照すると、前記フォトレジストパターン（図１０Ａ、図１０Ｂの１５７）をエッチングマスクとして前記露出したスペーサ膜（図１０Ａ、図１０Ｂの１５１）、前記第１及び第２モールディングライン（図１０Ａ、図１０Ｂの１４８、１５４）をエッチングして第１及び第２モールディングパターン１４８ａ、１５４ａを形成することができる。例えば、前記スペーサ膜（図１０Ａ、図１０Ｂの１５１）は前記露出した第１及び第２モールディングライン１４８、１５４に対してエッチング選択比を有するエッチングガスを用いて乾式エッチングすることができる。そして、前記露出した第１及び第２モールディングライン（図１０Ａ、図１０Ｂの１４８、１５４）のエッチングは乾式エッチングを用いて実行することができる。
本発明の実施形態による場合、前記所定幅を有する前記フォトレジストパターン（図１０Ａ、図１０Ｂの１５７）を用いて前記ライン状を有する第１及び第２モールディングライン（図１０Ａ、図１０Ｂの１４８、１５４）をパターニングするので前記第１及び第２モールディングパターン１４８ａ、１５４ａのそれぞれは均一な幅を有するように形成することができる。
続いて、アッシングストリップ（ａｓｈｉｎｇ ｓｔｒｉｐ）工程を用いて前記フォトレジストパターン（図１０Ａ、図１０Ｂの１５７）を除去することができる。前記第１及び第２モールディングパターン１４８ａ、１５４ａをエッチングマスクとして用いて前記第１及び第２モールディングパターン１４８ａ、１５４ａ間の前記スペーサ膜１５１をエッチングして前記第２モールディングパターン１５４ａ下部にスペーサパターン１５２を形成することができる。そして、前記第１及び第２モールディングパターン１４８ａ、１５４ａをエッチングマスクとして用いて前記露出したバッファ膜（図１０Ａの１４５）をエッチングして前記第１モールディングパターン１４８ａ下部に残存する第１バッファパターン１４５ａとともに前記第２モールディングパターン１５４ａ下部の前記スペーサパターン１５２下部に残存する第２バッファパターン１４５ｂを形成することができる。よって、前記エッチング阻止膜１４２上に順に積層された前記第１バッファパターン１４５ａ及び前記第１モールディングパターン１４８ａが形成されると共に、順に積層された前記第２バッファパターン１４５ｂ、前記スペーサパターン１５２及び前記第２モールディングパターン１５４ａが形成することができる。
一方、前記スペーサ膜１５１及び前記バッファ膜１４５が同一物質膜を用いる場合、前記スペーサ膜１５１及び前記バッファ膜１４５のエッチングは同一エッチング工程で実行することができる。
本発明の実施形態において、前記順に積層された前記第１バッファパターン１４５ａ及び前記第１モールディングパターン１４８ａは第１オープニングモールディングパターン１５５ａとして定義するとともに、前記順に積層された前記第２バッファパターン１４５ｂ、前記スペーサパターン１５２及び前記第２モールディングパターン１５４ａは第２オープニングモールディングパターン１５５ｂとして定義することができる。
一方、平面図で見た場合、前記第１及び第２オープニングモールディングパターン１５５ａ、１５５ｂのそれぞれは長軸及び短軸を有するように形成することができる。そして、前記第１及び第２オープニングモールディングパターン１５５ａ、１５５ｂの長軸は前記活性領域１１８ａの長さ方向と同じ方向性を有することができる。
図１、図１２Ａ及び図１２Ｂを参照すると、前記第１及び第２オープニングモールディングパターン（図１１Ａの１５５ａ、１５５ｂ）を有する半導体基板１００上にマスク膜を形成することができる。前記マスク膜は前記第１及び第２モールディングパターン（図１１Ａの１４８ａ、１５４ａ）、前記スペーサパターン（図１１Ａの１５２）とともに前記第１及び第２バッファパターン（図１１Ａの１４５ａ、１４５ｂ）に対してエッチング選択比を有する物質膜とすることができる。例えば、前記マスク膜はフォトレジスト膜のような有機物質膜で形成することができる。その他にも、前記マスク膜は反射防止膜（Ａｎｔｉ Ｒｅｆｌｅｃｔｉｖｅ Ｃｏａｔｉｎｇ；ＡＲＣ）、非晶質炭素膜（ａｍｏｒｐｈｏｕｓ ｃａｒｂｏｎ ｌａｙｅｒ）などのような有機物質膜で形成することができる。
続いて、エッチバック技術を用いて前記第１及び第２オープニングモールディングパターン１５５ａ、１５５ｂの上部面が露出するまで前記マスク膜を平坦化してマスクパターン１６０を形成する。
次に、前記第１及び第２オープニングモールディングパターン１５５ａ、１５５ｂを除去して前記マスクパターン１６０内部に第１及び第２開口部１６１ａ、１６１ｂを形成する。例えば、前記第１及び第２モールディングパターン１４８ａ、１５４ａをエッチングし、前記スペーサパターン１５２と前記第１及び第２バッファパターン１４５ａ、１４５ｂをエッチングする一連の過程を経て前記第１及び第２オープニングモールディングパターン１５５ａ、１５５ｂは除去することができる。その結果、前記第１及び第２開口部１６１ａ、１６１ｂは前記ストリング選択ラインＳＳＬと平行な方向に沿って前記第２ピッチサイズＰ２を有するように形成することができる。
図１、図１３Ａ及び図１３Ｂを参照すると、前記マスクパターン１６０をエッチングマスクとして用いて前記エッチング阻止膜１４２及び前記層間絶縁膜１３９をエッチングして前記ストリング選択ラインＳＳＬに隣接した前記活性領域１１８ａを露出させる第１及び第２コンタクトホール１６３ａ、１６３ｂを形成する。前記エッチング阻止膜１４２及び前記層間絶縁膜１３９のエッチングは乾式エッチング工程を用いる。よって、前記第１及び第２コンタクトホール１６３ａ、１６３ｂは均一な大きさを有するように形成することができる。特に、前記第１及び第２コンタクトホール１６３ａ、１６３ｂの縦横比が大きくても、前記第１及び第２コンタクトホール１６３ａ、１６３ｂを均一な大きさに形成することができる。
上述のように、有機物質膜からなる前記マスクパターン１６０をエッチングマスクとして用いるので、前記層間絶縁膜１３９を乾式エッチングしてコンタクトホールを形成する間に、前記有機物質膜から発生したポリマーがコンタクトホールの側壁を薄く覆うことができる。よって、前記層間絶縁膜１３９を乾式エッチングする間に、コンタクトホール大きさの拡張を防止することができるので、コンタクトホールが互いに接触して不良発生を防止することができる。結果的に、前記第１及び第２コンタクトホール１６３ａ、１６３ｂは垂直の側壁を有するように形成したり、正の傾斜側壁を有するように形成したりすることができる。ここで、前記第１及び第２コンタクトホール１６３ａ、１６３ｂが正の傾斜側壁を有する場合に、前記第１及び第２コンタクトホール１６３ａ、１６３ｂのそれぞれは上部領域から下部領域に向かうほど狭くなる形状とすることができる。よって、前記第１及び第２コンタクトホール１６３ａ、１６３ｂの縦横比が大きくても、本実施形態によれば、前記第１及び第２コンタクトホール１６３ａ、１６３ｂが互いに接触して不良発生を防止することができる。
図１、図１４Ａ及び図１４Ｂを参照すると、前記マスクパターン１６０を除去することができる。その後に、前記エッチング阻止膜１４２を除去することができる。前記第１及び第２コンタクトホール１６３ａ、１６３ｂを有する半導体基板上にドーピングされたポリシリコン膜または金属膜のようなコンタクト導電膜を形成することができる。前記層間絶縁膜１３９の上部面が露出するまで化学機械的研磨工程またはエッチバック工程を用いて前記コンタクト導電膜を平坦化させることができる。その結果、前記第１及び第２コンタクトホール１６３ａを埋め込むコンタクトプラグＣＮを形成することができる。ここで、前記コンタクトプラグＣＮは前記第１コンタクトホール１６３ａを埋め込む第１コンタクトプラグ１６６ａとともに前記第２コンタクトホール１６３ｂを埋め込む第２コンタクトプラグ１６６ｂからなることができる。
図１１Ａ及び図１１Ｂで説明したように、前記第１及び第２オープニングモールディングパターン１５５ａ、１５５ｂは長軸及び短軸を有するように形成することができるので、後続的に形成される前記コンタクトプラグＣＮのそれぞれは平面図で見た場合、長軸及び短軸を有するように形成することができる。特に、前記コンタクトプラグＣＮの長軸は前記活性領域１１８ａの長さ方向と同じ方向性を有するので、前記コンタクトプラグＣＮと前記不純物領域１３６の接触面積を増加させる。よって、前記コンタクトプラグＣＮと前記不純物領域１３６の接触抵抗特性を向上することができる。
次に、前記層間絶縁膜１３９上に前記第１コンタクトプラグ１６６ａと重畳する第１導電性ライン１６９ａを形成することができる。続いて、前記第１導電性ライン１６９ａ間に位置して前記第２コンタクトプラグ１６６ｂと重畳する第２導電性ライン１６９ｂを形成することができる。前記第１導電性ライン１６９ａのそれぞれは前記活性領域１１８ａのうち奇数番目の活性領域または偶数番目の活性領域と重畳するように形成され、前記第２導電性ライン１６９ｂのそれぞれは前記活性領域１１８ａのうち前記第１導電性ライン１６９ａ間に位置する活性領域と重畳するように形成することができる。前記第１及び第２導電性ライン１６９ａ、１６９ｂはビットラインＢＬとして定義することができる。
前記第１及び第２導電性ライン１６９ａ、１６９ｂを形成する段階は、前記層間絶縁膜１３９上に前記第１コンタクトプラグ１６６ａと重畳する第１導電性ライン１６９ａを形成する段階と、前記第１導電性ライン１６９ａの側壁を覆うビットラインスペーサを形成する段階と、前記第１導電性ライン１６９ａ間に位置して両側壁が前記ビットラインスペーサと接する第２導電性ライン１６９ｂを形成する段階と、前記ビットラインスペーサを除去する段階と、を含む。このとき、前記ビットラインスペーサを除去する段階は省略することができる。すなわち、前記ビットラインスペーサは前記第１及び第２導電性ライン１６９ａ、１６９ｂ間に残存することもできる。
上述の本発明によれば、写真工程を用いて前記マスクパターン１６０に開口部を直接形成する場合と比較して、前記第１及び第２開口部１６１ａ、１６１ｂのそれぞれは均一な大きさを有するように形成することができる。したがって、後続的に形成される前記第１及び第２コンタクトホール１６３ａ、１６３ｂのそれぞれは均一な断面積及び平面積を有するように形成して前記第１及び第２コンタクトホール１６３ａ、１６３ｂを埋め込む前記第１及び第２コンタクトプラグ１６６ａ、１６６ｂは均一な抵抗値を有することができる。
次に、図１、図１５Ａ、図１６Ａ、図１７Ａ、図１８Ａ、図１９Ａ及び図２０Ａ、そして、図１５Ｂ、図１６Ｂ、図１７Ｂ、図１８Ｂ、図１９Ｂ及び図２０Ｂを参照して本発明の他の実施形態による半導体素子の製造方法を説明する。
図１、図１５Ａ及び図１５Ｂを参照すると、図２Ａないし図７Ａ、及び図２Ｂないし図７Ｂで説明したものと同じ方法を用いて形成した前記素子分離膜１２１によって画定された前記活性領域１１８ａを有する半導体基板１００を提供する。
前記各活性領域１１８ａ上にトランジスタを形成することができる。前記トランジスタは前記各活性領域１１８ａ上に形成されたゲート構造体２３４及び前記ゲート構造体２３４の両側の前記各活性領域１１８ａに形成された不純物領域２３６を含むことができる。
一方、図８Ａで説明したように、前記トランジスタのうち少なくとも一つはセルトランジスタＣＴを形成することができ、前記トランジスタのうち少なくとも一つは選択トランジスタＳＴを形成することができる。前記選択トランジスタＳＴのゲート電極は前記活性領域１１８ａの上部を横切るように延長してワードラインＷＬの役割ができ、前記選択トランジスタＳＴのゲート電極も前記活性領域１１８ａの上部を横切るように延長してストリング選択ラインＳＳＬまたは接地選択ラインＧＳＬの役割をすることができる。
前記ゲート構造体２３４は、順に積層されたゲート誘電膜２２４、フローティングゲート２２７、ゲート間誘電膜２３０及び制御ゲート２３３を含むことができる。前記フローティングゲート２２７はポリシリコン膜で形成することができる。前記不純物領域２３６はソース／ドレイン領域とすることができる。
一方、前記ゲート構造体２３４は図８Ｂで説明したように順に積層された第１誘電膜、記憶保存層、第２誘電膜及びゲート電極を含むことができる。
前記トランジスタＳＴ、ＣＴを有する半導体基板１００上に層間絶縁膜２３９を形成することができる。前記層間絶縁膜２３９はシリコン酸化膜で形成することができる。
図１、図１６Ａ及び図１６Ｂを参照すると、前記層間絶縁膜２３９上にエッチング阻止膜２４２を形成することができる。前記エッチング阻止膜２４２は前記層間絶縁膜２３９に対してエッチング選択比を有する物質膜で形成することができる。例えば、前記層間絶縁膜２３９をシリコン酸化膜で形成する場合に、前記エッチング阻止膜２４２はシリコン窒化膜で形成することができる。前記エッチング阻止膜２４２上に第１モールディング膜を形成することができる。前記第１モールディング膜は前記エッチング阻止膜２４２に対してエッチング選択比を有する物質膜、例えば、ポリシリコン膜で形成することができる。続いて、前記第１モールディング膜をパターニングしてライン状を有する第１モールディングライン２４８を形成する。前記第１モールディング膜のパターニングは写真工程及びエッチング工程を用いる。
本発明の実施形態において、前記第１モールディングライン２４８は、それぞれ前記活性領域１１８ａのうち奇数番目の活性領域または偶数番目の活性領域と重畳されるように形成することができる。前記第１モールディングライン２４８は上述のようにライン状を有するように形成される。
前記第１モールディングライン２４８の側壁を覆うスペーサ膜２５１を形成することができる。前記スペーサ膜２５１を形成することは前記第１モールディングライン２４８を有する半導体基板上に前記第１モールディングライン２４８に対してエッチング選択比を有する物質膜をコンフォーマルに形成し、前記物質膜が前記第１モールディングライン２４８の側壁に残存するように前記物質膜を異方性エッチングすることを含む。
図１、図１７Ａ及び図１７Ｂを参照すると、前記スペーサ膜２５１を有する半導体基板全面に第２モールディング膜を形成することができる。前記第２モールディング膜は前記第１モールディング膜と同一物質膜に形成することができる。続いて、前記第２モールディング膜を平坦化させて前記第１モールディングライン２４８間に第２モールディングライン２５４を形成する。
前記第２モールディング膜を平坦化する工程は、エッチバック技術または化学機械的研磨技術を用いることができる。エッチバック技術を用いて前記第２モールディング膜を平坦化することは前記第２モールディングライン２５４が前記第１モールディングライン２４８と同一レベルに位置する上部面を有しながら均一な幅を有するように前記第２モールディング膜をエッチングすることを含む。より詳しくは、前記第２モールディングライン２５４の上部面が前記スペーサ膜２５１よりも低いレベルに位置するように前記第２モールディング膜をオーバーエッチングして前記第２モールディングライン２５４が均一な幅を有するようにする。このとき、前記第１モールディングライン２４８は前記第２モールディング膜と同一物質からなるので、前記第２モールディング膜をオーバーエッチングするうちに、前記第１モールディングライン２４８も同時にエッチングされて前記第１及び第２モールディングライン２４８は同一レベルの上部面を有するように形成することができる。
これとは異なって、化学機械的研磨技術を用いて前記第２モールディングライン２５４が前記第１モールディングライン１４８と同一レベルに位置する上部面を有しながら均一な幅を有するように前記第２モールディング膜を平坦化することができる。この場合に、前記第１及び第２モールディングライン２４８、２５４と前記スペーサ膜２５１は同一レベルに位置する上部面を有することができる。結果的に、前記第２モールディングライン２５４は前記第１モールディングライン２４８間の前記層間絶縁膜２３９上に均一な幅及びライン状を有するように形成することができる。そして、前記第２モールディングライン２５４は前記第１モールディングライン２４８と同一レベルに位置することができる。また、前記第１モールディングライン２４８が前記奇数番目の活性領域と重畳するように形成される場合に、前記第２モールディングライン２５４は前記偶数番目の活性領域と重畳されるように形成することができる。
前記第２モールディングライン２５４を有する半導体基板上に前記第１及び第２モールディングライン２４８、２５４と交差するライン状のフォトレジストパターン２５７を形成することができる。前記フォトレジストパターン２５７は所定幅を有するように形成することができる。
本発明の実施形態において、前記フォトレジストパターン２５７は前記選択トランジスタＳＴの前記ストリング選択ラインＳＳＬに隣接しながら前記セルトランジスタＣＴのゲート電極の反対側に位置した活性領域１１８ａの上部を横切るように形成することができる。前記フォトレジストパターン２５７は前記ストリング選択ラインＳＳＬと平行するように形成することができる。
図１、図１８Ａ及び図１８Ｂを参照すると、前記フォトレジストパターン２５７をエッチングマスクとして前記第１及び第２モールディングライン２４８、２５４をエッチングして第１及び第２オープニングモールディングパターン２４８ａ、２５４ａを形成することができる。前記フォトレジストパターン２５７を除去することができる。続いて、前記スペーサ膜２５１をエッチングして除去することができる。その結果、前記エッチング阻止膜２４２上に前記第１及び第２オープニングモールディングパターン２４８ａ、２５４ａが残存することができる。
本発明の実施形態による場合、前記所定幅を有する前記フォトレジストパターン２５７を用いて前記ライン状を有する第１及び第２モールディングライン２４８、２５４をパターニングするので前記第１及び第２オープニングモールディングパターン２４８ａ、２５４ａのそれぞれは均一な幅を有するように形成することができる。
一方、前記第１及び第２オープニングモールディングパターン２４８ａ、２５４ａのそれぞれは長軸及び短軸を有するように形成することができる。そして、前記第１及び第２オープニングモールディングパターン２４８ａ、２５４ａの長軸は前記活性領域１１８ａの長さ方向と同じ方向性を有することができる。すなわち、前記第１及び第２モールディングライン２４８、２５４の幅と前記フォトレジストパターン２５７の幅を調節することによって、長軸及び短軸を有する前記第１及び第２オープニングモールディングパターン２４８ａ、２５４ａを形成することができる。
図１、図１９Ａ及び図１９Ｂを参照すると、前記第１及び第２オープニングモールディングパターン（図１８Ａの２４８ａ、２５４ａ）を有する半導体基板上にマスク膜を形成することができる。前記マスク膜は前記第１及び第２オープニングモールディングパターン（図１８Ａの２４８ａ、２５４ａ）に対してエッチング選択比を有する物質膜とすることができる。例えば、前記マスク膜はフォトレジスト膜のような有機物質膜で形成することができる。その他にも、前記マスク膜は反射防止膜（ＡＲＣ）、非晶質炭素膜などのような有機物質膜で形成することができる。続いて、エッチバック技術を用いて前記第１及び第２オープニングモールディングパターン２４８ａ、２５４ａの上部面が露出するまで前記マスク膜を平坦化させてマスクパターン２６０を形成することができる。
次に、前記第１及び第２オープニングモールディングパターン２４８ａ、２５４ａを除去して前記マスクパターン２６０内部に第１及び第２開口部２６１ａ、２６１ｂを形成する。その結果、前記第１及び第２開口部２６１ａ、２６１ｂは前記ストリング選択ラインＳＳＬと平行な方向に沿って配列されるように形成することができる。
図１、図２０Ａ及び図２０Ｂを参照すると、図１３Ａ及び図１３Ｂで説明したように、前記マスクパターン２６０をエッチングマスクとして用いて前記エッチング阻止膜２４２及び前記層間絶縁膜２３９をエッチングして前記ストリング選択ラインＳＳＬに隣接した前記活性領域１１８ａを露出させる第１及び第２コンタクトホールを形成する。続いて、前記マスクパターン２６０を除去することができる。その後、前記エッチング阻止膜２４２を除去することができる。図１４Ａ及び図１４Ｂで説明したように、前記第１及び第２コンタクトホールを埋め込むコンタクトプラグＣＮを形成することができる。ここで、前記コンタクトプラグＣＮは前記第１コンタクトホールを埋め込む第１コンタクトプラグ２６６ａとともに、前記第２コンタクトホールを埋め込む第２コンタクトプラグ２６６ｂからなることができる。次に、図１５Ａ及び図１５Ｂで説明したように、前記層間絶縁膜２３９上に前記第１コンタクトプラグ２６６ａと重畳する第１導電性ライン２６９ａを形成することができる。前記第１導電性ライン２６９ａ間に位置して前記第２コンタクトプラグ２６６ｂと重畳する第２導電性ライン２６９ｂを形成することができる。前記第１及び第２導電性ライン２６９ａ、２６９ｂはビットラインＢＬとして定義することができる。前記第１導電性ライン２６９ａのそれぞれは前記活性領域１１８ａのうち奇数番目の活性領域または偶数番目の活性領域と重畳するように形成され、前記第２導電性ライン２６９ｂのそれぞれは前記活性領域１１８ａのうち前記第１導電性ライン２６９ａ間に位置する活性領域と重畳するように形成することができる。
１００ 半導体基板
１０６ 下部ハードマスク膜
１０６ａ 第１下部ハードマスクパターン
１０６ｂ 第２下部ハードマスクパターン
１０９ 第１上部ハードマスクパターン
１１２ 犠牲膜
１１２ａ グルーブ
１１２ｂ 犠牲パターン
１１５ 第２上部ハードマスクパターン
１１８ａ 活性領域
１２１ 素子分離膜
１３９、２３９ 層間絶縁膜
１４２、２４２ エッチング阻止膜
１４５ バッファ膜
１４５ａ 第１バッファパターン
１４５ｂ 第２バッファパターン
１４８、２４８ 第１モールディングライン
１４８ａ 第１モールディングパターン
１５１、２５１ スペーサ膜
１５２ スペーサパターン
１５４、２５４ 第２モールディングライン
１５４ａ 第２モールディングパターン
１５７、２５７ フォトレジストパターン
１５５ａ、２４８ａ 第１オープニングモールディングパターン
１５５ｂ、２５４ａ 第２オープニングモールディングパターン
１６０ マスクパターン
１６１ａ、２６１ａ 第１開口部
１６１ｂ、２６１ｂ 第２開口部
１６３ａ 第１コンタクトホール
１６３ｂ 第２コンタクトホール
ＣＮ コンタクトプラグ
１０６ 下部ハードマスク膜
１０６ａ 第１下部ハードマスクパターン
１０６ｂ 第２下部ハードマスクパターン
１０９ 第１上部ハードマスクパターン
１１２ 犠牲膜
１１２ａ グルーブ
１１２ｂ 犠牲パターン
１１５ 第２上部ハードマスクパターン
１１８ａ 活性領域
１２１ 素子分離膜
１３９、２３９ 層間絶縁膜
１４２、２４２ エッチング阻止膜
１４５ バッファ膜
１４５ａ 第１バッファパターン
１４５ｂ 第２バッファパターン
１４８、２４８ 第１モールディングライン
１４８ａ 第１モールディングパターン
１５１、２５１ スペーサ膜
１５２ スペーサパターン
１５４、２５４ 第２モールディングライン
１５４ａ 第２モールディングパターン
１５７、２５７ フォトレジストパターン
１５５ａ、２４８ａ 第１オープニングモールディングパターン
１５５ｂ、２５４ａ 第２オープニングモールディングパターン
１６０ マスクパターン
１６１ａ、２６１ａ 第１開口部
１６１ｂ、２６１ｂ 第２開口部
１６３ａ 第１コンタクトホール
１６３ｂ 第２コンタクトホール
ＣＮ コンタクトプラグ
Claims (19)
- 半導体基板に活性領域を画定する素子分離膜を形成する段階と、
前記半導体基板上に層間絶縁膜を形成する段階と、
前記層間絶縁膜上に第１モールディングラインを形成する段階と、
前記第１モールディングラインを覆うコンフォーマルなスペーサ膜を形成する段階と、
前記スペーサ膜上にモールディング膜を形成する段階と、
前記モールディング膜を平坦化することにより第２モールディングラインを形成し、該第２モールディングラインが前記第１モールディングラインの間に位置し、かつ前記第１モールディングラインから離隔する段階と、
第１及び第２モールディングパターンを形成するために前記第１及び第２モールディングラインをパターニングし、前記第２モールディングパターンが、前記第１モールディングパターン間に位置しかつ前記第１モールディングパターンから離隔し、前記第１モールディングパターンの１つの幅が、前記第２モールディングパターンの１つの幅と同一に形成する段階と、
前記第１及び第２モールディングパターンの側壁を露出させるように前記スペーサ膜をエッチングする段階と、
前記第１モールディングパターンの側壁及び前記第２モールディングパターンの側壁を囲むマスクパターンを形成する段階と、
前記マスクパターン内に開口部を形成するために前記第１及び第２モールディングパターンを除去する段階と、
前記マスクパターンをエッチングマスクとして用いて前記層間絶縁膜をエッチングしてコンタクトホールを形成する段階と、
を含むことを特徴とする半導体素子の製造方法。 - 前記第１及び第２モールディングラインは、互いに同一レベルに位置することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第１モールディングラインを形成する前に、
前記半導体基板上にバッファ膜を形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記第１モールディングラインを形成した後に、
前記第１モールディングラインの両側に位置する前記バッファ膜を部分エッチングしてリセスされた領域を形成する段階をさらに含むことを特徴とする請求項３に記載の半導体素子の製造方法。 - 前記第２モールディングラインを形成する段階は、
前記リセスされた領域を有する前記バッファ膜と前記第１モールディングラインを覆う前記コンフォーマルなスペーサ膜を形成する段階と、
前記スペーサ膜上にモールディング膜を形成する段階と、
前記第２モールディングラインを形成するために前記モールディング膜を平坦化する段階と、
を含むことを特徴とする請求項４に記載の半導体素子の製造方法。 - 前記第１及び第２モールディングパターンを形成する段階は、
前記スペーサ膜及び前記第２モールディングライン上に前記第１及び第２モールディングラインを横切るフォトレジストパターンを形成し、前記フォトレジストパターンをエッチングマスクとして用いて前記スペーサ膜をエッチングする段階と、
前記フォトレジストパターンをエッチングマスクとして用いて前記第１及び第２モールディングラインをエッチングし、前記フォトレジストパターンを除去する段階と、
前記第１及び第２モールディングパターンをエッチングマスクとして用いて前記第１及び第２モールディングライン間に残存する前記スペーサ膜をエッチングし、前記第１及び第２モールディングパターンをエッチングマスクとして用いて前記リセスされた領域により露出した前記バッファ膜をエッチングする段階と、
を含むことを特徴とする請求項５に記載の半導体素子の製造方法。 - 前記第１及び第２モールディングパターンを形成する段階は、
前記スペーサ膜及び第２モールディングライン上に前記第１モールディングライン及び前記第２モールディングラインを横切るフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングマスクとして用いて前記第１モールディングライン及び前記第２モールディングラインをエッチングして前記第１及び第２モールディングパターンを形成する段階と、
前記フォトレジストパターンを除去する段階と、
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 平面図で見た場合に、前記第１及び第２モールディングパターンのそれぞれは、長軸及び短軸を有するように形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記活性領域は、前記半導体基板を横切る長さ方向に沿って延長され、前記第１モールディングパターンの長軸方向及び前記第２モールディングパターンの長軸方向は、前記長さ方向と同じ方向性を有することを特徴とする請求項８に記載の半導体素子の製造方法。
- 前記活性領域は、前記素子分離膜により互いに離隔された複数個に限定され、前記活性領域のそれぞれは、前記素子分離膜によりライン状に限定されることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第１モールディングパターンのそれぞれは、前記活性領域のうち奇数番目の活性領域または偶数番目の活性領域と重畳するように形成し、
前記第２モールディングパターンのそれぞれは、前記活性領域のうち前記第１モールディングパターン間に位置する活性領域と重畳するように形成することを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記素子分離膜を形成する段階は、
前記半導体基板上に第１ハードマスクパターンを形成する段階と、
前記第１ハードマスクパターン間に第２ハードマスクパターンを形成する段階であって、前記第２ハードマスクパターンは前記第１ハードマスクパターンと離隔する段階と、
前記第１及び第２ハードマスクパターン間に位置する前記半導体基板をエッチングしてトレンチを形成する段階と、
前記トレンチを埋め込む絶縁物質を形成する段階と、
前記第１及び第２ハードマスクパターンを除去する段階と、
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記素子分離膜を形成する段階は、
前記半導体基板上にバッファ膜を形成する段階と、
前記バッファ膜上に第１ハードマスクパターンを形成する段階と、
前記第１ハードマスクパターン周辺の前記バッファ膜を部分エッチングしてリセスされた領域を形成する段階と、
前記第１ハードマスクパターンを覆うと共に前記リセスされた領域を覆うコンフォーマルな犠牲膜を形成する段階と、
前記第１ハードマスクパターン間にそれぞれ前記犠牲膜で囲まれた第２ハードマスクパターンを形成する段階と、
前記第１ハードマスクパターン上の前記犠牲膜をエッチングし、前記第１ハードマスクパターンと前記第２ハードマスクパターンとの間の前記犠牲膜をエッチングして前記第２ハードマスクパターン下部に残存する犠牲パターンを形成する段階と、
前記第１及び第２ハードマスクパターンをエッチングマスクとして用いて前記前記半導体基板をエッチングしてトレンチを形成する段階と、
前記トレンチを絶縁物質で埋め込む段階と、
前記第１及び第２ハードマスクパターンを除去する段階と、
前記犠牲パターンを除去する段階と、
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記素子分離膜を形成する段階は、
前記半導体基板上に第１ハードマスクパターンを形成する段階と、
前記第１ハードマスクパターンの側壁を覆う犠牲膜を形成する段階と、
前記第１ハードマスクパターン間に位置して両側壁が前記犠牲膜と接する第２ハードマスクパターンを形成する段階と、
前記犠牲膜を除去する段階と、
前記第１及び第２ハードマスクパターンをエッチングマスクとして用いて前記第１ハードマスクパターンと前記第２ハードマスクパターンとの間に位置する前記半導体基板をエッチングしてトレンチを形成する段階と、
前記トレンチを絶縁物質で埋め込む段階と、
前記第１及び第２ハードマスクパターンを除去する段階と、
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記層間絶縁膜を形成する前に、
前記活性領域上にゲート構造体を形成する段階と、
前記ゲート構造体の両側の前記活性領域に不純物領域を形成する段階と、
をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記ゲート構造体のうち少なくとも一つは、順に積層された第１誘電膜、記憶保存層、第２誘電膜及びゲート電極を含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
- 前記ゲート構造体のうち少なくとも一つは、順に積層されたゲート誘電膜、フローティングゲート、ゲート間の誘電膜及び制御ゲートを含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
- 前記マスクパターンは、有機物質膜で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記マスクパターンを除去する段階と、
前記コンタクトホールを埋め込むコンタクトプラグを形成する段階と、
をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2006-0103093 | 2006-10-23 | ||
| KR20060103093 | 2006-10-23 | ||
| KR1020070032826A KR100843713B1 (ko) | 2006-10-23 | 2007-04-03 | 미세 콘택홀을 갖는 반도체소자의 제조방법 |
| KR10-2007-0032826 | 2007-04-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008118130A JP2008118130A (ja) | 2008-05-22 |
| JP5345774B2 true JP5345774B2 (ja) | 2013-11-20 |
Family
ID=39318465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007275370A Active JP5345774B2 (ja) | 2006-10-23 | 2007-10-23 | 微細コンタクトホールを有する半導体素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7521348B2 (ja) |
| JP (1) | JP5345774B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009295790A (ja) * | 2008-06-05 | 2009-12-17 | Toshiba Corp | パターン形成方法 |
| US8692310B2 (en) | 2009-02-09 | 2014-04-08 | Spansion Llc | Gate fringing effect based channel formation for semiconductor device |
| KR101585215B1 (ko) * | 2009-09-14 | 2016-01-22 | 삼성전자주식회사 | 사이즈가 구별되는 2종의 콘택 홀을 1회 포토 공정으로 형성하는 반도체 소자의 제조방법 |
| KR20110095694A (ko) * | 2010-02-19 | 2011-08-25 | 삼성전자주식회사 | 패턴 구조물의 형성 방법 |
| US9696429B2 (en) * | 2010-12-28 | 2017-07-04 | Fedex Corporate Services, Inc. | Power management in wireless tracking device operating with restricted power source |
| KR102105067B1 (ko) * | 2013-03-15 | 2020-04-27 | 삼성전자주식회사 | 반도체 소자의 미세 패턴 형성 방법 |
| JP5945873B2 (ja) * | 2015-02-17 | 2016-07-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置とその製造方法 |
| CN110828460B (zh) * | 2018-08-14 | 2022-07-19 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件及其形成方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5748237A (en) | 1980-09-05 | 1982-03-19 | Nec Corp | Manufacture of 2n doubling pattern |
| JP2728679B2 (ja) | 1988-06-27 | 1998-03-18 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| KR20000045425A (ko) | 1998-12-30 | 2000-07-15 | 김영환 | 반도체 소자의 미세패턴 형성방법 |
| KR20050072877A (ko) | 2004-01-07 | 2005-07-12 | 엘지전자 주식회사 | 나노 임프린트 리소그래피의 2-스텝 실리콘 옥사이드 에칭공정 |
| US7442976B2 (en) * | 2004-09-01 | 2008-10-28 | Micron Technology, Inc. | DRAM cells with vertical transistors |
| JP4619839B2 (ja) * | 2005-03-16 | 2011-01-26 | 株式会社東芝 | パターン形成方法 |
| JP4247198B2 (ja) * | 2005-03-31 | 2009-04-02 | 株式会社東芝 | 半導体装置の製造方法 |
-
2007
- 2007-10-12 US US11/871,877 patent/US7521348B2/en active Active
- 2007-10-23 JP JP2007275370A patent/JP5345774B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008118130A (ja) | 2008-05-22 |
| US20080096391A1 (en) | 2008-04-24 |
| US7521348B2 (en) | 2009-04-21 |
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