KR100825770B1 - 낸드형 플래시 메모리 소자에서의 자기 정렬된 공통 소스라인제조 방법 - Google Patents

낸드형 플래시 메모리 소자에서의 자기 정렬된 공통 소스라인제조 방법 Download PDF

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Abstract

낸드형 플래시 메모리 소자(NAND type flash memory device)에서의 자기 정렬된 공통 소스 라인(self aligned common source line) 제조 방법을 제공한다. 본 발명의 일 관점에 의한 제조 방법은, 반도체 기판 상에 게이트 라인(gate line)을 사진 식각 과정으로 형성할 때 확장된 패턴을 게이트 라인과 함께 형성하고, 확장된 패턴을 패터닝하여 상기 반도체 기판의 확장된 패턴 사이 부분을 노출하는 오프닝(opening)을 형성하고 확장된 패턴을 분리하여 이웃하는 두 개의 그라운드 선택 라인(ground select line)을 형성하고, 오프닝의 내벽을 덮는 스페이서(spacer)를 형성하고, 스페이서에 의해서 그라운드 선택 라인과 전기적으로 분리되며 오프닝을 채우는 공통 소스 라인을 형성한다. 이때, 확장된 패턴은 이웃하는 두 개의 그라운드 선택 라인의 폭과 그 사이에 배치되는 공통 소스 라인의 폭을 적어도 포함하는 폭으로 형성된다.

Description

낸드형 플래시 메모리 소자에서의 자기 정렬된 공통 소스 라인 제조 방법{Manufacturing method for self aligned common source line in NAND type flash memory device}
도 1은 종래의 낸드형 플래시 메모리 소자(NAND type flash memory device)에서의 게이트 라인(gate line)들의 배열을 개략적으로 보여주는 평면도이다.
도 2는 종래의 NAND형 플래시 메모리 소자에서의 게이트 라인들을 개략적으로 보여주는 단면도이다.
도 3 내지 도 5는 종래의 NAND형 플래시 메모리 소자에서의 공통 소스 라인(common source line) 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 6은 본 발명의 실시예에 따른 NAND형 플래시 메모리 소자에서의 게이트 라인들의 배열을 개략적으로 보여주는 평면도이다.
도 7 내지 도 10은 본 발명의 실시예에 따른 NAND 형 플래시 메모리 소자에서의 자기 정렬된 공통 소스 라인(self aligned common source line) 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 불휘발성 메모리 소자(non-volatile memory device)에 관한 것으로, 특히, 낸드형 플래시 메모리 소자(NAND type flash memory device)에서 공통 소스 라인(common source line)을 자기 정렬 방식(self align process)으로 제조하는 방법에 관한 것이다.
불휘발성 메모리 소자 중의 플래시 메모리 소자는 메모리 셀(memory cell)의 배열에 따라 크게 낸드(NAND) 형태와 노아(NOR) 형태로 구분될 수 있다. NAND형 플래시 메모리 소자는 하나의 비트 라인(bit line)에 대하여 다수의 메모리 셀들이 열지어 집속 배열된다. 즉, 어느 하나의 메모리 셀의 드레인(drain)은 동일한 열에 속하는 이웃하는 메모리 셀의 소스에 연결되고, 이러한 연결들의 반복에 의해서 하나의 비트 라인에 다수의 메모리 셀들이 집속되게 된다. 이러한 낸드 형태의 플래시 메모리 소자에서는 다수의 워드 라인들, 즉, 다수의 게이트 라인이 나란히 도 1에 도시된 바와 같이 배열되게 된다.
도 1은 종래의 NAND형 플래시 메모리 소자에서의 게이트 라인들의 배열을 개략적으로 보여주는 평면도이고, 도 2는 종래의 NAND 형 플래시 메모리 소자에서의 게이트 라인들을 개략적으로 보여주는 단면도이다.
도 1 및 도 2를 참조하면, 종래의 NAND형 플래시 메모리 소자는 다수의 게이트 라인(38)이 나란히 배열되고, 이러한 게이트 라인(38)들의 마지막에 그라운드 선택 라인(ground select line:37)이 배치된다. 개개의 게이트 라인(38)은 도 2에 도시된 바와 같이 반도체 기판(10) 상에 도입되는 게이트 유전층(20)과 그 상에 도 입되는 게이트 스택(gate stack:30)으로 형성된다.
게이트 스택(30)은 도전성 폴리 실리콘 등으로 형성되는 플로팅 게이트(floating gate:31)와 층간 유전층(32), 컨트롤 게이트(control gate:33), 캡핑 절연층(capping insulating layer:34) 및 스페이서(spacer:35) 등을 포함하여 이루어진다. 이러한 게이트 스택(30)은 게이트 라인(38)을 이룰 뿐만 아니라, 그라운드 선택 라인(37) 또한 이룬다.
공통 소스 라인(50)은 그라운드 선택 라인(37)들 사이에 배치되는 데, 공통 소스 라인(50)과 그라운드 선택 라인(37)들 사이에는 제1 및 제2절연층(41, 45)이 구비될 수 있다. 이와 같은 공통 소스 라인(50)은 사진 식각 과정을 통해 제1 및 제2절연층(41, 45)을 관통하여 기판(10)과 전기적으로 연결된다. 이를 위해서 공통 소스 라인(50)과 그라운드 선택 라인(37)들 사이에는 어느 정도의 마진(margin)이 레이 아웃(lay out) 상에 주어져야 한다.
보다 상세하게 설명하면, 공통 소스 라인(50)은 다음의 도 3 내지 5에 도시된 바와 같이 형성되며, 이때, 공통 소스 라인(50)과 그라운드 선택 라인(37)들 사이에는 어느 정도의 공정 마진이 요구된다.
도 3 내지 도 5는 종래의 NAND형 플래시 메모리 소자에서의 공통 소스 라인 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 3을 도 1과 함께 참조하면, 반도체 기판(10) 상에 게이트 유전층(20)을 수반하는 게이트 스택(30)을 형성하여 게이트 라인(38)들 및 상호 마주 보게 배치되는 그라운드 선택 라인(37)을 형성한다. 이때, 그라운드 선택 라인(37)들 사이에 는 공통 소스 라인(50)이 배치될 위치를 확보하여 둔다.
도 4를 참조하면, 게이트 라인(38) 및 그라운드 선택 라인(37)을 덮는 제1 및 제2층간 절연층(41, 45)을 형성한다. 이러한 제1 또는 제2층간 절연층(41, 45)은 실리콘 산화물 등을 포함하여 형성될 수 있다.
도 5를 참조하면, 제2 및 제1층간 절연층(45, 41)을 관통하여 그라운드 선택 라인(37)을 따라 길게 연장되게 반도체 기판(10)을 노출하는 오프닝(opening:53)을 형성한다. 이러한 오프닝(53)은 사진 식각 과정을 통해서 형성된다.
이후에, 오프닝(53)을 메우는 도전층을 증착하고 패터닝하여 도 2에 도시된 바와 같이 공통 소스 라인(50)을 형성한다. 이러한 종래의 방법에서는 공통 소스 라인(50)을 위한 사진 식각 과정을 위해서, 도 1에 제시된 바와 같이 그라운드 선택 라인(37)들 사이에 일정 공간을 마진으로 미리 확보해 두어야 한다. 이러한 공간이 극히 작더라도 낸드형 플래시 메모리 소자의 구조의 특성 상 이러한 부분이 수백 내지 수천 개가 반복될 수 있다. 따라서, 이러한 마진이 비록 0.1㎛ 일지라도 최종적으로는 수십 내지 수백 ㎛의 공간 마진일 수 있어, 전체 소자의 칩(chip) 면적을 상당 부분 차지하게 된다. 이러한 공간 마진은 전체 소자의 칩 면적을 감소하고자하는 노력에 저해 요소로 작용할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 공통 소스 라인과 이웃하는 그라운드 선택 라인들 간의 공정 마진을 최소화하여 전체 소자의 칩 면적을 보다 감소시키는 데 기여할 수 있는 낸드형 플래시 메모리에서의 자기 정렬된 공통 소스 라인 제조 방법을 제공하는 데 있다.
상기의 기술적 과제들을 달성하기 위한 본 발명의 일 관점은, 낸드형 플래시 메모리 소자(NAND type flash memory device)에서의 자기 정렬된 공통 소스 라인 제조 방법을 제공한다.
상기 제조 방법은, 반도체 기판 상에 게이트 라인(gate line)을 사진 식각 과정으로 형성할 때 확장된 패턴을 상기 게이트 라인과 함께 형성하는 단계와, 상기 확장된 패턴을 패터닝하여 상기 반도체 기판의 상기 확장된 패턴 사이 부분을 노출하는 오프닝(opening)을 형성하고 상기 확장된 패턴을 분리하여 이웃하는 두 개의 그라운드 선택 라인(ground select line)을 형성하는 단계와, 상기 오프닝의 내벽을 덮는 스페이서(spacer)를 형성하는 단계, 및 상기 스페이서에 의해서 상기 그라운드 선택 라인과 전기적으로 분리되며 상기 오프닝을 채우는 공통 소스 라인(common source line)을 형성하는 단계를 포함하여 이루어질 수 있다.
여기서, 상기 확장된 패턴은 상기 이웃하는 두 개의 그라운드 선택 라인의 폭과 그 사이에 배치되는 상기 공통 소스 라인의 폭을 적어도 포함하는 폭으로 형성될 수 있다. 더하여, 상기 확장된 패턴은 상기 게이트 라인에 대한 상기 그라운드 선택 라인의 오정렬 마진(misalign margin)에 대한 폭만큼 더 확장된 폭을 가질 수 있다.
상기 오프닝의 내벽을 덮는 스페이서를 형성하는 단계는 상기 오프닝이 형성된 결과물을 덮는 절연층을 증착하는 단계, 및 상기 절연층을 이방성 식각하는 단 계를 포함할 수 있다.
상기 공통 소스 라인을 형성하는 단계는 상기 오프닝을 채우는 도전층을 형성하는 단계, 및 상기 도전층을 에치 백(etch back) 또는 화학 기계적 연마(CMP)로 평탄화하는 단계를 포함할 수 있다.
또한, 상기 제조 방법은, 반도체 기판 상에 게이트 라인을 사진 식각 과정으로 형성할 때 이웃하는 두 개의 그라운드 선택 라인(ground select line)의 폭과 그 사이에 배치되는 공통 소스 라인(common source line)의 폭을 적어도 포함하는 폭으로 확장된 패턴을 상기 게이트 라인과 함께 형성하는 단계와, 상기 확장된 패턴을 덮는 층간 절연층을 형성하는 단계와, 상기 층간 절연층 및 상기 확장된 패턴을 순차적으로 패터닝하여 상기 반도체 기판의 상기 확장된 패턴 사이 부분을 노출하는 오프닝(opening)을 형성하고 상기 확장된 패턴을 분리하여 이웃하는 두 개의 그라운드 선택 라인을 형성하는 단계와, 상기 오프닝의 내벽을 덮는 스페이서를 형성하는 단계, 및 상기 스페이서에 의해서 상기 그라운드 선택 라인과 전기적으로 분리되며 상기 오프닝을 채우는 공통 소스 라인을 형성하는 단계를 포함하여 이루어질 수 있다.
상기 공통 소스 라인을 형성하는 단계는 상기 오프닝을 채우는 도전층을 형성하는 단계, 및 상기 도전층을 에치 백(etch back) 또는 화학 기계적 연마(CMP)로 평탄화하는 단계를 포함할 수 있고, 상기 공통 소스 라인의 높이는 상기 평탄화에 의해서 상기 층간 절연층 높이 이하로 낮아질 수 있다.
본 발명에 따르면, 낸드형 플래시 메모리에서 공통 소스 라인과 이웃하는 그 라운드 선택 라인들 간의 공정 마진을 최소화하여 전체 소자의 칩 면적을 효과적으로 감소시킬 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
본 발명의 실시예들에서는 그라운드 선택 라인을 위한 확장된 패턴을 도입하고, 이러한 확장된 패턴을 나눠 두 개의 나란히 연장되는 그라운드 선택 라인을 형성하고, 그 사이의 나눠진 공간에 공통 소스 라인을 도입하여 그라운드 선택 라인과 공통 소스 라인 사이의 간격을 최소화하는 방법을 제시한다. 이때, 그라운드 선택 라인과 공통 소스 라인 사이에는 별도의 절연 스페이서(spacer)가 도입되어 그라운드 선택 라인과 공통 소스 라인을 절연시킨다.
도 6은 본 발명의 실시예에 따른 NAND형 플래시 메모리 소자에서의 게이트 라인들의 배열을 개략적으로 보여주는 평면도이다.
도 7 내지 도 10은 본 발명의 실시예에 따른 NAND 형 플래시 메모리 소자에서의 자기 정렬된 공통 소스 라인(self aligned common source line) 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 7을 도 6과 함께 참조하면, 반도체 기판(100) 게이트 유전층(200)을 수반하는 게이트 스택(300)을 형성하여 게이트 라인(380)들을 형성한다. 게이트 스택(300)은 플로팅 게이트(310)와 층간 유전층(320), 컨트롤 게이트(330), 캡핑 절연층(340) 및 제1스페이서(350) 등을 포함하여 이루어진다.
게이트 스택(300)은 순차적으로 증착된 물질층들을 사진 식각 과정을 통해 패터닝하고, 패터닝된 결과물의 측벽을 덮는 제1스페이서(350)를 스페이서 식각 과정을 통해 형성하여 이루어진다. 구체적으로, 먼저, 플로팅 게이트(310)를 바람직하게 형성하기 위한 도전성 폴리 실리콘층을 반도체 기판(100) 상에 증착하고, 그 상에 ONO(Oxide/Nitride/Oxide) 등을 바람직하게 포함하는 층간 유전층(320)을 증착하고, 그 상에 컨트롤 게이트(330)를 바람직하게 형성하기 위한 도전성 폴리 실리콘층 및 텅스텐 실리사이드(WSix) 등을 형성한 후, 캡핑 절연층(340)을 바람직하게 형성하는 실리콘 질화물(Si3N4)층을 증착한다. 이후에, 이러한 물질층들을 순차적으로 사진 식각하여 패터닝하고, 패터닝된 결과물의 측벽에 제1스페이서(350)를 형성하여 게이트 스택(300)을 형성한다.
이러한 게이트 스택(300)은 게이트 라인(380)들을 이루도록 도 6에서와 같은 레이아웃으로 설계될 수 있다. 또한, 이러한 게이트 스택(300)은 그라운드 선택 라 인들을 위한 확장된 패턴(370)을 이루도록 증착되고 패터닝된다.
이때, 그라운드 선택 라인들을 위한 확장된 패턴(370)은 적어도 이웃하는 두 개의 그라운드 선택 라인들이 합쳐진 폭 이상으로 확장된 폭을 가지도록 사진 식각으로 패터닝된다. 이때, 확장된 패턴(370)은 이웃하는 두 개의 그라운드 선택 라인들이 합쳐진 폭에 더하여 두 개의 그라운드 선택 라인들 사이에 도입될 공통 소스 라인을 위한 영역의 폭을 합친 폭 이상이 되도록 설계된다. 더하여, 그라운드 선택 라인과 공통 소스 라인 간의 오정렬 마진(misalign margin)도 포함된 폭으로 확장된 패턴(370)의 폭은 설정된다.
이에 따라, 확장된 패턴(370)은 넓은 폭을 가지는 일체형 패턴으로 게이트 라인(380)들 사이에 위치하게 된다.
도 8을 참조하면, 게이트 라인(380) 및 확장된 패턴(370)을 덮는 제1 및 제2층간 절연층(410, 450)을 형성한다. 이러한 제1 또는 제2층간 절연층(410, 450)은 실리콘 산화물 등을 포함하여 형성될 수 있다. 한편, 본 발명의 실시예에서는 제1 또는 제2층간 절연층(410, 450)이 확장된 패턴(370)을 덮는 데 비해, 도 4에 제시된 종래의 방법에서는 공통 소스 라인이 형성될 빈 공간을 메우도록 제1 및 제2층간 절연층(도 4의 41, 45)이 증착된다. 따라서, 종래의 경우에는 제1 및 제2층간 절연층(도 4의 41, 45)이 공통 소스 라인이 형성될 위치에서 굴곡지게 되지만, 본 발명의 실시예에 의한 제1 및 제2층간 절연층(410, 450)은 그 아래에 확장된 패턴(370)이 존재하므로 보다 평평한 표면 상태를 가지게 된다. 이와 같이 제1 및 제2층간 절연층(410, 450)이 보다 평평한 상태를 가지는 것은 후속의 사진 공정에 서의정밀한 해상도를 구현하는 데 매우 유리하다.
도 9를 참조하면, 제2 및 제1층간 절연층(450, 410), 그리고, 확장된 패턴(370)의 사이를 관통하여 길게 연장되게 반도체 기판(100)을 노출하는 오프닝(530)을 사진 식각 과정으로 형성한다. 이때, 제2 및 제1층간 절연층(450, 410) 아래의 확장된 패턴(370)은 가운데가 상기한 식각 과정에서 함께 식각 제거되어 두 개의 그라운드 선택 라인(371)들로 분리된다. 분리된 그라운드 선택 라인(371)들 사이에는 오프닝(530)이 그 사이의 반도체 기판(100) 부분을 노출하게 된다.
도 10을 참조하면, 오프닝(530)에 의해서 노출되는 그라운드 선택 라인(371)의 측벽을 덮어 보호하는 제2스페이서(600)를 형성한다. 제2스페이서(600)는 오프닝(530)의 내벽을 덮게 형성된다. 제2스페이서(600)는 오프닝(530)이 형성된 결과물을 덮고 바람직하게 실리콘 질화물을 포함하여 형성되는 절연층을 이방성 식각하여 그라운드 선택 라인(371)의 노출되는 측벽을 덮도록 형성된다. 이러한 제2스페이서(600)는 후속의 오프닝(530)을 채우는 공통 소스 라인(500)과 그라운드 선택 라인(371)을 절연시키는 역할을 하게 된다.
이와 같이 제2스페이서(600)를 형성한 후, 오프닝(530)을 채우는 도전층을 형성하고 패터닝하여 공통 소스 라인(500)을 형성한다. 이때, 도전층으로는 도우프트 폴리 실리콘층(doped poly silicon layer) 등이 증착될 수 있고, 이러한 증착된 도전층을 에치 백(etch back) 또는 화학 기계적 연마(CMP:Chemical Mechanical Polishing) 등으로 평탄화하여 공통 소스 라인(500)으로 패터닝될 수 있다. 이때, 공통 소스 라인(500)의 높이는 평탄화에 의해서 제2층간 절연층(450)의 높이 이하로 낮아질 수 있다.
이와 같은 공통 소스 라인(500)은 상기한 바와 같이 제2스페이서(600) 등을 도입하는 과정을 선행한다는 점에서 전형적인 자기 정렬 과정을 따라 형성되는 것으로 이해할 수 있다.
이와 같이 형성되는 공통 소스 라인(500)과 그라운드 선택 라인(371) 사이의 마진은 도 10에 도시된 바와 같이 매우 좁아질 수 있다. 실질적으로, 도 10에 도시된 바와 같이 공통 소스 라인(500)과 그라운드 선택 라인(371) 사이에는 단지 제2스페이서(600)의 두께만큼의 마진만이 존재하게 된다. 따라서, 도 1 및 도 2에 도시된 바와 같은 공정 마진 보다 매우 감소된 마진으로도 공통 소스 라인(500)과 그라운드 선택 라인(371)을 배치하는 것이 가능하다. 이에 따라, 전체 소자의 칩 면적의 효과적인 감소가 가능하다.
한편, 이제까지의 실시예에서는 공통 소스 라인(500)을 위한 오프닝(530) 및 제2스페이서(600)를 형성하는 과정을 제1 및 제2층간 절연층(410, 450)을 증착한 이후에 수행하는 것으로 설명하였으나, 이러한 그라운드 선택 라인(371)을 분리하는 오프닝 및 제2스페이서를 형성하고 공통 소스 라인(500)을 형성하는 과정은 확장된 패턴(370)이 형성된 이후에서부터 제1 및 제2층간 절연층(410, 450)을 증착하기 이전의 사이에 실시할 수도 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 공통 소스 라인과 그라운드 선택 라인 간의 마진을 최소화할 수 있어, 전체 NAND형 플래시 메모리 소자의 칩 면적을 효과적으로 감소시키는 데 크게 기여할 수 있다.

Claims (11)

  1. 반도체 기판 상에 게이트 라인(gate line)을 사진 식각 과정으로 형성할 때 확장된 패턴을 상기 게이트 라인과 함께 형성하는 단계;
    상기 확장된 패턴을 패터닝하여 상기 반도체 기판의 상기 확장된 패턴 사이 부분을 노출하는 오프닝(opening)을 형성하고 상기 확장된 패턴을 분리하여 이웃하는 두 개의 그라운드 선택 라인(ground select line)을 형성하는 단계;
    상기 오프닝의 내벽을 덮는 스페이서(spacer)를 형성하는 단계; 및
    상기 스페이서에 의해서 상기 그라운드 선택 라인과 전기적으로 분리되며 상기 오프닝을 채우는 공통 소스 라인(common source line)을 형성하는 단계를 포함하는 것을 특징으로 하는 낸드형 플래시 메모리 소자(NAND type flash memory device)에서의 자기 정렬된 공통 소스 라인 제조 방법.
  2. 제1항에 있어서,
    상기 확장된 패턴은 상기 이웃하는 두 개의 그라운드 선택 라인의 폭과 그 사이에 배치되는 상기 공통 소스 라인의 폭을 적어도 포함하는 폭으로 형성되는 것을 특징으로 하는 낸드형 플래시 메모리 소자에서의 자기 정렬된 공통 소스 라인 제조 방법.
  3. 제2항에 있어서,
    상기 확장된 패턴은 상기 게이트 라인에 대한 상기 그라운드 선택 라인의 오정렬 마진(misalign margin)에 대한 폭만큼 더 확장된 폭을 가지는 것을 특징으로 하는 낸드형 플래시 메모리 소자에서의 자기 정렬된 공통 소스 라인 제조 방법.
  4. 제1항에 있어서,
    상기 확장된 패턴을 덮는 층간 절연층을 형성하는 단계를 더 포함하고,
    상기 오프닝을 형성하는 단계에서 상기 층간 절연층은 순차적으로 패터닝되는 것을 특징으로 하는 낸드형 플래시 메모리 소자에서의 자기 정렬된 공통 소스 라인 제조 방법.
  5. 제1항에 있어서,
    상기 오프닝의 내벽을 덮는 스페이서를 형성하는 단계는
    상기 오프닝이 형성된 결과물을 덮는 절연층을 증착하는 단계; 및
    상기 절연층을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 낸드형 플래시 메모리 소자에서의 자기 정렬된 공통 소스 라인 제조 방법.
  6. 제1항에 있어서,
    상기 공통 소스 라인을 형성하는 단계는
    상기 오프닝을 채우는 도전층을 형성하는 단계; 및
    상기 도전층을 에치 백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing)로 평탄화하는 단계를 포함하는 것을 특징으로 하는 낸드형 플래시 메모리 소자에서의 자기 정렬된 공통 소스 라인 제조 방법.
  7. 반도체 기판 상에 게이트 라인(gate line)을 사진 식각 과정으로 형성할 때 이웃하는 두 개의 그라운드 선택 라인(ground select line)의 폭과 그 사이에 배치되는 공통 소스 라인(common source line)의 폭을 적어도 포함하는 폭으로 확장된 패턴을 상기 게이트 라인과 함께 형성하는 단계;
    상기 확장된 패턴을 덮는 층간 절연층을 형성하는 단계;
    상기 층간 절연층 및 상기 확장된 패턴을 순차적으로 패터닝하여 상기 반도체 기판의 상기 확장된 패턴 사이 부분을 노출하는 오프닝(opening)을 형성하고 상기 확장된 패턴을 분리하여 이웃하는 두 개의 그라운드 선택 라인을 형성하는 단계;
    상기 오프닝의 내벽을 덮는 스페이서(spacer)를 형성하는 단계; 및
    상기 스페이서에 의해서 상기 그라운드 선택 라인과 전기적으로 분리되며 상기 오프닝을 채우는 공통 소스 라인을 형성하는 단계를 포함하는 것을 특징으로 하 는 낸드형 플래시 메모리 소자(NAND type flash memory device)에서의 자기 정렬된 공통 소스 라인 제조 방법.
  8. 제7항에 있어서,
    상기 확장된 패턴은 상기 게이트 라인에 대한 상기 그라운드 선택 라인의 오정렬 마진(misalign margin)에 대한 폭만큼 더 확장된 폭을 가지는 것을 특징으로 하는 낸드형 플래시 메모리 소자에서의 자기 정렬된 공통 소스 라인 제조 방법.
  9. 제7항에 있어서,
    상기 오프닝의 내벽을 덮는 스페이서를 형성하는 단계는
    상기 오프닝이 형성된 결과물을 덮는 절연층을 증착하는 단계; 및
    상기 절연층을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 낸드형 플래시 메모리 소자에서의 자기 정렬된 공통 소스 라인 제조 방법.
  10. 제7항에 있어서,
    상기 공통 소스 라인을 형성하는 단계는
    상기 오프닝을 채우는 도전층을 형성하는 단계; 및
    상기 도전층을 에치 백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing)로 평탄화하는 단계를 포함하는 것을 특징으로 하는 낸드형 플래시 메모리 소자에서의 자기 정렬된 공통 소스 라인 제조 방법.
  11. 제10항에 있어서,
    상기 공통 소스 라인의 높이는 상기 평탄화에 의해서 상기 층간 절연층 높이 이하로 낮아지는 것을 특징으로 하는 낸드형 플래시 메모리 소자에서의 자기 정렬된 공통 소스 라인 제조 방법.
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KR20010018383A (ko) * 1999-08-19 2001-03-05 김영환 반도체장치의 비휘발성 메모리 소자 제조방법
KR20010064437A (ko) * 1999-12-29 2001-07-09 박종섭 반도체 메모리장치 및 그 제조 방법

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