KR100830591B1 - 개구부들을 포함하는 반도체 소자의 형성 방법 - Google Patents

개구부들을 포함하는 반도체 소자의 형성 방법 Download PDF

Info

Publication number
KR100830591B1
KR100830591B1 KR1020070055568A KR20070055568A KR100830591B1 KR 100830591 B1 KR100830591 B1 KR 100830591B1 KR 1020070055568 A KR1020070055568 A KR 1020070055568A KR 20070055568 A KR20070055568 A KR 20070055568A KR 100830591 B1 KR100830591 B1 KR 100830591B1
Authority
KR
South Korea
Prior art keywords
interlayer insulating
forming
etch stop
etching process
layer
Prior art date
Application number
KR1020070055568A
Other languages
English (en)
Inventor
권형준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070055568A priority Critical patent/KR100830591B1/ko
Application granted granted Critical
Publication of KR100830591B1 publication Critical patent/KR100830591B1/ko
Priority to US12/131,293 priority patent/US20080305595A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

반도체 소자의 형성 방법을 제공한다. 이 방법에 따르면, 기판 상에 차례로 적층된 게이트 절연막, 게이트 전극 및 캐핑 절연 패턴을 포함하는 게이트 패턴을 형성하고, 제1 식각 저지막을 콘포말하게 형성하고, 제1 식각 저지막 상에, 평탄화된 상부면을 갖는 제1 층간 절연막, 제2 식각 저지막, 및 제2 층간 절연막을 차례로 형성한다. 제2 층간 절연막, 제2 식각 저지막, 제1 층간 절연막, 제1 식각 저지막 및 캐핑 절연 패턴을 관통하여 게이트 전극을 노출시키는 제1 개구부, 및 제2 층간 절연막, 제2 식각 저지막, 제1 층간 절연막 및 제1 식각 저지막을 관통하여 기판을 노출시키는 제2 개구부를 형성한다. 제1 및 제2 개구부들을 형성하는 단계는 적어도 하나의 선택적 식각 공정, 및 비선택적 식각 공정을 포함한다.

Description

개구부들을 포함하는 반도체 소자의 형성 방법{METHODS OF FORMING A SEMICONDUCTOR DEVICE INCLUDING OPENINGS}
도 1 내지 도 8은 본 발명의 실시예에 따른 콘택 구조체를 포함하는 반도체 소자의 형성 방법을 설명하기 위한 단면도들.
도 9는 본 발명의 실시예에 따른 반도체 소자의 형성 방법 중에서 개구부들의 형성 방법을 설명하기 위한 플로우 챠트(flow chart).
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히, 하부 도전체를 노출시키는 개구부들을 포함하는 반도체 소자의 형성 방법에 관한 것이다.
통상적으로, 반도체 소자는 고집적화를 위하여 적층 구조를 갖는다. 반도체 소자에서, 서로 절연된 하부 도전체 및 상부 도전체를 콘택홀을 통하여 서로 전기적으로 접속될 수 있다. 즉, 하부 도전체를 포함하는 기판 상에 산화막을 형성하고, 상기 산화막을 패터닝하여 상기 하부 도전체를 노출시키는 상기 콘택홀을 형성하고, 상기 콘택홀을 채우는 도전물질을 형성한 후에, 상기 산화막 상에 상기 상부 도전체를 형성한다. 상기 상부 도전체는 상기 콘택홀을 채우는 도전 물질 과 접속되어 상기 하부 도전체와 전기적으로 접속될 수 있다. 통상적으로 하나의 산화막에는 다수의 콘택홀들이 형성된다. 이때, 상기 산화막은 소정의 두께 변동량을 가진다. 이에 따라, 상기 모든 콘택홀들을 완전히 관통시키기 위하여, 상기 산화막은 과식각된다.
반도체 소자의 고집적화 경향이 심화됨에 따라, 상기 콘택홀의 깊이가 점점 증가되고 있다. 이에 따라, 상기 과식각에 의하여 상기 콘택홀들에 노출되는 하부 도전체가 손상되어 반도체 소자의 불량이 초래될 수 있다. 예컨대, 상기 콘택홀들이 반도체 기판에 형성된 소오스/드레인 영역을 노출시키는 경우에, 상기 과식각에 의하여 상기 소오스/드레인 영역이 손상되어 누설전류가 발생될 수 있다.
한편, 하부 구조물의 토폴로지(topology)에 의하여 동일한 레벨(level)에서 서로 다른 깊이의 콘택홀들이 형성될 수 있다. 즉, 상기 콘택홀들의 상부면들은 서로 공면을 이루는 반면에, 상기 콘택홀들의 하부면들은 서로 다른 높이에 위치할 수 있다. 이 경우에, 상기 서로 다른 깊이의 콘택홀들의 형성을 위한 식각 공정이 어려워질 수 있다. 예컨대, 서로 다른 깊이의 제1 및 제2 콘택홀들을 동일한 레벨에 형성할때, 상기 제1 콘택홀의 형성을 위하여 식각되는 물질막들의 두께 및/또는 종류와, 상기 제2 콘택홀의 형성을 위하여 식각되는 물질막들의 두께 및 종류가 서로 다를 수 있다. 이에 따라, 상기 제1 및 제2 콘택홀들을 동시에 형성하는 경우에, 식각 공정의 식각량 및/또는 식각물질의 차이로 인하여 상기 제1 및/또는 제2 콘택홀들이 각각 노출시키는 하부 도전체들이 식각 손상될 수 있다. 그 결과, 반도체 소자의 특성이 저하될 수 있다. 이를 해결하기 위하여, 상기 제1 및 제2 콘 택홀들을 순차적으로 형성될 수 있다. 하지만, 이 경우에는, 상기 제1 콘택홀을 정의하는 제1 노광 공정 및 상기 제2 콘택홀을 정의하는 제2 노광 공정이 요구된다. 그 결과, 다수의 노광 공정이 수행됨으로써, 반도체 소자의 제조 공정이 복잡해질 수 있다. 또한, 다수의 노광 공정간의 정렬 마진이 요구됨으로써, 반도체 소자의 제조 공정이 어려워질 수 있다. 이러한 이유로 반도체 소자의 생산성이 저하될 수 있으며, 반도체 소자의 특성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 서로 다른 깊이의 개구부들을 포함하는 반도체 소자의 특성 저하를 최소화하는 반도체 소자의 형성 방법을 제공하는데 있다.
본 발명 이루고자 하는 다른 기술적 과제는 서로 다른 깊이의 개구부들을 포함하는 반도체 소자의 제조 공정을 단순화시킬 수 있는 반도체 소자의 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 서로 다른 깊이의 개구부들을 포함하는 반도체 소자의 특성 저하를 최소화함과 더불어 제조 공정을 단순화시킬 수 있는 반도체 소자의 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자의 형성 방법을 제공한다. 이 방법은 기판 상에 차례로 적층된 게이트 절연막, 게이트 전극 및 캐핑 절연 패턴을 포함하는 게이트 패턴을 형성하는 단계; 상기 기판 전면 상에 제1 식각 저 지막을 콘포말하게 형성하는 단계; 상기 제1 식각 저지막 상에, 평탄화된 상부면을 갖는 제1 층간 절연막, 제2 식각 저지막, 및 제2 층간 절연막을 차례로 형성하는 단계; 및 상기 제2 층간 절연막, 제2 식각 저지막, 제1 층간 절연막, 제1 식각 저지막 및 캐핑 절연 패턴을 관통하여 상기 게이트 전극을 노출시키는 제1 개구부, 및 상기 제2 층간 절연막, 제2 식각 저지막, 제1 층간 절연막 및 제1 식각 저지막을 관통하여 상기 기판을 노출시키는 제2 개구부를 형성하는 단계를 포함하한다. 상기 제1 및 제2 개구부들을 형성하는 단계는 적어도 하나의 선택적 식각 공정, 및 상기 제2 식각 저지막, 제1 층간 절연막, 제1 식각 저지막 및 캐핑 절연 패턴을 동일한 식각율로 식각하는 비선택적 식각 공정을 포함한다.
구체적으로, 상기 제1 층간 절연막의 상기 제1 개구부가 형성되는 부분은 상기 제1 층간 절연막의 상기 제2 개구부가 형성되는 부분에 비하여 얇게 형성될 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 개구부들을 형성하는 단계는, 상기 제2 층간 절연막 상에 상기 제2 층간 절연막을 노출시키고 상기 제1 및 제2 개구부들을 각각 정의하는 제1 및 제2 가이드 개구부들을 갖는 마스크 패턴을 형성하는 단계; 제1 선택적 식각 공정으로 상기 노출된 제2 층간 절연막을 식각하여 상기 제2 식각 저지막을 노출시키는 단계; 상기 비선택적 식각 공정으로 상기 노출된 제2 식각 저지막, 상기 제1 층간 절연막, 상기 제1 식각 저지막 및 상기 캐핑 절연 패턴을 식각하되, 적어도 상기 제2 가이드 개구부 아래의 상기 제1 층간 절연막의 일부를 잔존시키는 단계; 제2 선택적 식각 공정으로 상기 캐핑 절연 패턴의 잔존된 부 분 및 상기 제1 층간 절연막의 잔존된 부분을 식각하는 단계; 및 제3 선택적 식각 공정으로 상기 제1 가이드 개구부 아래의 제1 식각 저지막을 식각하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 비선택적 식각 공정을 수행한 한후에, 상기 제1 가이드 개구부 아래에 상기 캐핑 절연 패턴의 일부가 잔존될 수 있다. 상기 캐핑 절연 패턴의 잔존된 부분은 상기 제2 선택적 식각 공정에 의하여 제거되어 상기 게이트 전극이 노출될 수 있다. 이 경우에, 상기 제1 층간 절연막의 상기 제2 선택적 식각 공정에 의한 식각율은 상기 캐핑 절연 패턴의 상기 제2 선택적 식각 공정에 의한 식각율과 동일한 것이 바람직하다. 상기 게이트 전극의 상기 제2 선택적 식각 공정에 의한 식각율은 상기 캐핑 절연 패턴의 상기 제2 선택적 식각 공정에 의한 식각율에 비하여 낮은 것이 바람직하다.
일 실시예에 따르면, 상기 비선택적 식각 공정에 의하여 상기 게이트 전극이 노출될 수 있다. 이 경우에, 상기 게이트 전극의 상기 비선택적 식각 공정에 의한 식각율은 상기 캐핑 절연 패턴의 상기 비선택적 식각 공정에 의한 식각율에 비하여 낮은 것이 바람직하다.
일 실시예에 따르면, 상기 방법은 상기 제1 식각저지막을 형성하기 전에, 적어도 상기 제2 개구부가 형성되는 영역의 기판 상에 버퍼 절연막을 형성하는 단계; 및 상기 제3 선택적 식각 공정으로 상기 제1 식각 저지막을 식각한 후에, 노출된 상기 버퍼 절연막을 제거하여 상기 기판을 노출시키는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 상기 방법은 상기 게이트 패턴 양측의 기판에 소오스/ 드레인 영역을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 제1 개구부는 상기 게이트 패턴 일측의 상기 소오스/드레인 영역을 노출시킨다.
일 실시예에 따르면, 상기 기판은 주변 영역 및 셀 어레이 영역을 포함할 수 있다. 이때, 상기 게이트 패턴은 상기 주변 영역의 기판 상에 형성되고, 상기 제2 개구부는 상기 셀 어레이 영역의 기판을 노출시킬 수 있다.
일 실시예에 따르면, 상기 제1 식각 저지막을 형성하기 전에, 상기 방법은 상기 셀 어레이 영역의 기판 상에 나란히 배열된 제1 선택 게이트 라인 및 제2 선택 게이트 라인과, 상기 제1 및 제2 선택 게이트 라인들 사이의 기판 상에 나란히 배열된 복수의 셀 게이트 라인을 형성하는 단계; 및 상기 제1 선택 게이트 라인 일측의 기판에 배치된 공통 드레인 영역, 및 상기 제2 선택 게이트 라인 일측의 기판에 배치된 공통 소오스 영역을 형성하는 단계를 더 포함할 수 있다. 이 경우에, 상기 제2 개구부는 상기 공통 드레인 영역을 노출시킬 수 있다.
일 실시예에 따르면, 상기 셀 게이트 라인은 차례로 적층된 터널 절연막, 전하저장층, 블로킹 절연막 및 제어 게이트 전극을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 층간 절연막을 형성하기 전에, 상기 방법은 상기 셀 어레이 영역내 적어도 상기 제1 층간 절연막 및 제1 식각 저지막을 연속적으로 패터닝하여 상기 공통 소오스 영역을 노출시키는 소오스 그루브를 형성하는 단계; 및 상기 소오스 그루브를 채워 상기 공통 소오스 영역과 접속된 소오스 라인을 형성하는 단계를 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설 명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 8은 본 발명의 실시예에 따른 콘택 구조체를 포함하는 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 주변 영역(50) 및 셀 어레이 영역(55, cell array region)을 포함하는 반도체 기판(100, 이하 기판이라 함)을 준비한다. 상기 기판(100)에 소자분리막(미도시함)을 형성하여 상기 주변 영역(50)내의 주변 활성영역 및 상기 셀 어레이 영역(55)내의 셀 스트링 활성영역(cell string active region)을 정의한다. 상기 셀 스트링 활성영역은 일방향을 따라 연장된 라인 형태일 수 있다. 상기 주변 활성영역 및 상기 셀 스트링 활성영역을 따라 취해진 단면도를 도 1에 도시하였다. 상기 주변 활성영역은 상기 소자분리막에 의하여 둘러싸인 상기 주변 영역(50)내 기판(100)의 일부이며, 상기 셀 스트링 활성영역은 상기 소자분리막에 의하여 둘러싸인 상기 셀 어레이 영역(55)내 기판(100)의 일부이다.
상기 주변 활성영역 상에 주변 게이트 패턴(120)을 형성한다. 상기 셀 스트링 활성영역 상에 나란히 배열된 제1 선택 게이트 라인(122a) 및 제2 선택 게이트 라인(122b)과, 상기 제1 및 제2 선택 게이트 라인들(122a,122b) 사이의 상기 셀 스트링 활성영역 상에 나란히 배열된 셀 게이트 라인(122c)을 형성한다. 상기 주변 게이트 패턴(120)과 상기 제1 선택, 제2 선택 및 셀 게이트 라인들(122a,122b,122c)은 한번의 패터닝 공정으로 동시에 형성될 수 있다.
상기 주변 게이트 패턴(120)은 차례로 적층된 주변 게이트 절연막(101), 주변 게이트 전극(102) 및 주변 캐핑 절연 패턴(103)을 포함한다. 상기 제1 선택 게이트 라인(122a)은 차례로 적층된 제1 선택 게이트 절연막(105a), 제1 선택 게이트 전극(106a) 및 제1 선택 캐핑 절연 패턴(107a)을 포함하고, 상기 제2 선택 게이트 라인(122b)은 차례로 적층된 제2 선택 게이트 절연막(105b), 제2 선택 게이트 전극(106b) 및 제2 선택 캐핑 절연 패턴(107b)을 포함한다. 상기 셀 게이트 라인(122c)은 차례로 적층된 터널 절연막(108), 전하저장층(109), 블로킹 절연막(110), 제어 게이트 전극(111) 및 셀 캐핑 절연 패턴(112)을 포함한다.
상기 터널 절연막(108)은 산화막, 특히, 열산화막으로 형성될 수 있다. 상기 전하저장층(109)은 전하를 저장할 수 있는 물질로 형성한다. 예컨대, 상기 전하저장층(109)은 도핑된 폴리실리콘 또는 언도프트 폴리실리콘(updoped polysilicon)으로 형성될 수 있다. 이와는 달리, 상기 전하저장층(109)은 전하이 저장될 수 있는 깊은 준위의 트랩들을 포함하는 절연물질(예컨대, 질화물 및/또는 나노크리스탈들을 포함하는 절연 물질등)로 형성될 수 있다.
상기 블로킹 절연막(110)은 상기 터널 절연막(108)에 비하여 두꺼운 산화막, ONO(Oxide-Nitride-Oxide)막 및/또는, 상기 터널 절연막(108)에 비하여 높은 유전상수를 갖는 고유전막 중에서 적어도 하나를 포함할 수 있다. 상기 고유전막은, 예컨대, 알루미늄산화막 또는 하프늄산화막등과 같은 절연성 금속산화막일 수 있다. 상기 제어 게이트 전극(111)은 도전물질로 형성된다. 예컨대, 상기 제어 게이트 전극(111)은 도핑된 폴리실리콘 및 도전성 금속함유물질 중에서 적어도 하나를 포함할 수 있다. 상기 도전성 금속함유물질은, 예컨대, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속질화물(ex, 질화타티늄 또는 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 중에서 적어도 하나일 수 있다. 상기 제어 게이트 전극(111)의 적어도 윗부분은 상술한 도전성 금속함유물질로 형성될 수 있다.
상기 주변 게이트 절연막(101)은 산화막등으로 형성될 수 있다. 상기 주변 게이트 전극(102)은 상기 제어 게이트 전극(111)과 동일한 물질을 포함할 수 있다. 특히, 상기 주변 게이트 전극(102)의 적어도 윗부분도 상술한 도전성 금속함유물질로 형성될 수 있다. 상기 전하저장층(109)이 도핑된 폴리실리콘으로 형성되는 경우에, 상기 주변 게이트 전극(102)은 상기 전하저장층(109)과 동일한 물질을 더 포함할 수 있다. 상기 주변 게이트 절연막(101)은 상기 터널 절연막(108)에 비하여 두껍게 형성될 수 있다.
상기 제1 및 제2 선택 게이트 절연막들(105a,105b)은 산화막등으로 형성될 수 있다. 상기 제1 및 제2 선택 게이트 절연막들(105a,105b)은 상기 터널 절연 막(108)과 동일한 두께로 형성될 수 있다. 즉, 상기 제1 및 제2 선택 게이트 절연막들(105a,105b)은 상기 터널 절연막(108)과 동시에 형성될 수 있다. 이와는 달리, 상기 제1 및 제2 선택 게이트 절연막들(105a,105b)은 상기 터널 절연막(108)에 비하여 두껍게 형성될 수 있다. 이 경우에, 상기 제1 및 제2 선택 게이트 절연막들(105a,105b)의 두께는 상기 주변 게이트 절연막(101)의 두께와 동일하거나 얇을 수 있다.
상기 전하저장층(109)이 상술한 깊은 준위의 트랩들을 포함하는 절연물질로 형성되는 경우에 대해서 좀더 구체적으로 설명한다. 이 경우에, 상기 터널 절연막(108), 전하저장층(109) 및 블로킹 절연막(110)은 옆으로 연장되어 이웃하는 다른 셀 게이트 라인(122c)의 터널 절연막(108), 전하저장층(109) 및 블로킹 절연막(110)과 연결될 수 있다. 또한, 상기 전하저장층(109)이 깊은 준위의 트랩들을 포함하는 절연물질로 형성되는 경우에, 상기 제1 및 제2 선택 게이트 절연막들(105a,105b)은 상기 터널 절연막(108), 전하저장층(109) 및 블로킹 절연막(110)과 동일한 물질을 모두 포함할 수 있다.
상기 주변, 제1 선택, 제2 선택 및 셀 캐핑 절연 패턴들(103,107a,107b,112)는 서로 동일한 물질로 형성될 수 있다. 상기 캐핑 절연 패턴들(103,107a,107b,112)에 대한 구체적인 사항들은 후술한다.
계속해서, 도 1을 참조하면, 상기 주변 게이트 패턴(120) 양측의 주변 활성영역에 도펀트 이온들을 주입하여 주변 소오스/드레인 영역(126)을 형성한다. 상기 제1 및 제2 선택 게이트 라인들(122a,122b) 및 셀 게이트 라인들(122c) 양측의 셀 스트링 활성영역에 도펀트 이온들을 주입하여 공통 드레인 영역(128d), 공통 소오스 영역(128s) 및 셀 소오스/드레인 영역(128c)을 형성한다. 상기 제1 선택 게이트 라인(122a) 일측에 상기 공통 드레인 영역(128d)이 형성되고, 상기 제2 선택 게이트 라인(122b) 일측에 상기 공통 소오스 영역은(128s)이 형성된다. 상기 셀 게이트 라인(122c) 양측의 셀 스트링 활성영역에 상기 셀 소오스/드레인 영역(128c)이 형성된다. 즉, 상기 공통 드레인 영역(128d) 및 상기 공통 소오스 영역(128s) 사이에 상기 게이트 라인들(122a,122b,122c) 및 셀 소오스/드레인 영역(128c)이 배치된다.
상기 주변 소오스/드레인 영역(126)내 도펀트들과 상기 공통 드레인 및 소오스 영역들(128d,128s)내 도펀트들은 동일한 타입일 수 있다. 이 경우에, 상기 주변 소오스/드레인 영역(126)은 상기 공통 드레인 및 소오스 영역들(128d,128s)과 동시에 형성될 수 있다. 이와는 달리, 상기 주변 소오스/드레인 영역(126)내 도펀트들과 상기 공통 드레인 및 소오스 영역들(128d,128s)내 도펀트들은 서로 다른 타입일 수 있다. 이 경우에, 상기 주변 소오스/드레인 영역(126)과, 상기 공통 드레인 및 소오스 영역들(128d,128s)은 순차적으로 형성될 수 있다. 이때, 상기 주변 소오스/드레인 영역(126)이 먼저 형성되거나, 상기 공통 드레인 및 소오스 영역들(128d,128s)이 먼저 형성될 수 있다.
상기 기판(100) 상에 버퍼 절연막(124)을 형성할 수 있다. 상기 버퍼 절연막(124)은 적어도 상기 주변 게이트 패턴(120) 양측의 주변 활성영역, 및 상기 게이트 라인들(122a,122b,122c) 양측의 셀 스트링 활성영역 상에 형성된다. 상기 버퍼 절연막(124)은 산화막, 특히, 열산화막으로 형성될 수 있다. 상기 버퍼 절연 막(124)은 상기 주변 게이트 패턴(120) 및 게이트 라인들(122a,122b,122c)을 형성한 직후에 형성될 수 있다. 즉, 상기 버퍼 절연막(124)은 상기 주변 소오스/드레인 영역(126), 공통 드레인 및 소오스 영역들(128d,128s) 및 셀 소오스/드레인 영역(128c)을 형성하기 전에 형성될 수 있다. 이 경우에, 상기 버퍼 절연막(124)은 상기 영역들(126,128d,128s,128c)의 형성을 위한 도펀트 이온 주입 공정의 버퍼막 역할도 수행할 수 있다. 이 경우에, 상기 버퍼 절연막(124)은 게이트 산화 공정에 의해 형성될 수 있다. 이와는 다르게, 상기 버퍼 절연막(124)은 상기 영역들(126,128d,128s,128c)을 형성한 후에 형성될 수도 있다. 상기 버퍼 절연막(124)은 상술한 바와 같이, 산화 공정에 의해 형성될 수 있다. 이와는 다르게, 상기 버퍼 절연막(124)은 화학기상증착 공정에 의해 형성될 수도 있다.
상기 주변 게이트 패턴(120) 및 상기 게이트 라인들(122a,122b,122c)의 양측벽에 게이트 스페이서(130)를 형성한다. 상기 게이트 스페이서(130)은 산화막, 질화막 및/또는 산화질화막등으로 형성될 수 있다.
상기 게이트 스페이서(130)를 형성한 후에, 상기 게이트 스페이서(130) 및 주변 게이트 패턴(120)을 마스크로 사용하여 제1 고도즈(high dose) 이온 주입 공정을 더 수행할 수 있다. 이에 따라, 상기 주변 소오스/드레인 영역(126)은 엘디디 구조(LDD structure)로 형성될 수 있다. 또한, 상기 게이트 스페이서(130)를 형성한 후에, 상기 공통 드레인 및/또는 소오스 영역들(128d,128s)에 제2 고도즈 이온 주입 공정을 더 수행할 수 있다. 이로써, 상기 공통 드레인 및/또는 소오스 영역들(128d,128s)은 엘디디 구조로 형성될 수 있다. 상기 주변 소오스/드레인 영 역(126)과, 공통 드레인 및 소오스 영역들(128d,128s)이 동일한 타입의 도펀트로 도핑되는 경우에, 상기 제1 및 제2 고도즈 이온 주입 공정들은 동시에 수행될 수 있다. 이와는 달리, 상기 주변 소오스/드레인 영역(126)과, 공통 드레인 및 소오스 영역들(128d,128s)이 서로 다른 타입의 도펀트로 도핑되는 경우에, 상기 제1 및 제2 고도즈 이온 주입 공정들은 순차적으로 수행될 수 있다.
도 2를 참조하면, 이어서, 상기 기판(100) 상에 제1 식각 저지막(132)을 콘포말하게 형성한다. 상기 제1 식각 저지막(132)은 화학기상증착법으로 형성될 수 있다. 상기 제1 식각 저지막(132) 상에 제1 층간 절연막(134)을 형성한다. 상기 제1 층간 절연막(134)의 상부면은 평탄화된 상태인 것이 바람직하다. 즉, 상기 제1 식각 저지막(132) 상에 절연막을 증착하고, 상기 증착된 절연막의 상부면을 평탄화하여 상기 제1 층간 절연막(134)을 형성할 수 있다. 상기 증착된 절연막을 평탄화하는 공정은 화학적기계적 연마 공정으로 수행할 수 있다. 물론, 이와의 방법으로 상기 증착된 절연막을 평탄화할 수도 있다.
상기 평탄화된 상부면을 가지는 것으로 인하여 상기 제1 층간 절연막(134)은 서로 다른 두께의 부분들을 포함한다. 즉, 상기 주변 소오스/드레인, 공통 드레인 및 공통 소오스 영역들(126,128d,128s) 상부에 위치한 제1 층간 절연막(134)의 두께는 상기 주변 게이트 전극(102) 상부에 위치한 제1 층간 절연막(134)의 두께에 비하여 두껍다.
상기 제1 식각 저지막(132)은 상기 제1 층간 절연막(134)과 다른 종류의 절연 물질로 형성한다. 예컨대, 상기 제1 층간 절연막(134)은 산화막으로 형성되고, 상기 제1 식각 저지막(132)은 질화막(ex, 실리콘질화막 및/또는 실리콘산화질화막등)으로 형성될 수 있다. 상기 제1 층간 절연막(134)은 단일층 또는 다층일 수 있다. 상기 주변, 제1 선택, 제2 선택 및 셀 캐핑 절연 패턴들(103,107a,107b,112)은 상기 제1 식각 저지막(132)과 다른 물질로 형성된다. 특히, 상기 캐핑 절연 패턴들(103,107a,107b,112)은 상기 제1 층간 절연막(134)과 동일한 식각율을 가질수 있는 절연 물질로 형성될 수 있다. 예컨대, 상기 캐핑 절연 패턴들(103,107a,107b,112)은 산화막으로 형성될 수 있다.
이어서, 상기 제1 층간 절연막(134) 상에 제2 식각 저지막(140)을 형성한다. 상기 제2 식각 저지막(140)은 상기 제1 층간 절연막(134)과 다른 절연물질로 형성될 수 있다. 상기 제2 식각 저지막(140)을 이루는 물질에 대해 후속에서 좀더 구체적으로 설명한다.
상기 제2 식각 저지막(140), 제1 층간 절연막(134), 제1 식각 저지막(132) 및 버퍼 절연막(124)을 연속적으로 패터닝하여 상기 공통 소오스 영역(128s)을 노출시키는 소오스 그루브(136)를 형성한다. 상기 소오스 그루브(136)는 상기 제2 선택 게이트 라인(122b)과 평행할 수 있다. 이어서, 상기 소오스 그루브(136)를 채우는 제1 도전막을 형성하고, 상기 제1 도전막을 상기 제2 식각 저지막(140)이 노출될때까지 평탄화시키어 소오스 라인(138)을 형성한다. 상기 소오스 라인(138)은 상기 공통 소오스 영역(128s)과 접속한다.
상기 소오스 라인(138)을 갖는 기판(100) 상에 제2 층간 절연막(142)을 형성한다. 상기 제2 층간 절연막(142)은 상기 소오스 라인(138)의 상부면을 덮는다. 상 기 제2 층간 절연막(142) 단일층 또는 다층의 산화막으로 형성될 수 있다. 상기 제2 식각 저지막(140)은 상기 제2 층간 절연막(142)과 다른 종류의 절연 물질로 형성한다. 예컨대, 상기 제2 식각 저지막(140)은 질화막(ex, 실리콘질화막 및/또는 실리콘산화질화막등)으로 형성될 수 있다.
한편, 상기 소오스 그루브(136)는 상기 제2 식각 저지막(140)을 형성하기 전에 형성될 수 있다. 즉, 상기 제1 층간 절연막(134), 제1 식각 저지막(132) 및 버퍼 절연막(124)을 연속적으로 패터닝하여 상기 공통 소오스 영역(128s)을 노출시키는 소오스 그루브(136)를 형성할 수 있다. 이 경우에, 상기 소오스 그루브(136)를 채우는 제1 도전막을 형성하고, 상기 제1 도전막을 상기 제1 층간 절연막(134)이 노출될때까지 평탄화시키어 상기 소오스 라인(138)을 형성할 수 있다. 이어서, 상기 제2 식각 저지막(140)을 형성할 수 있다. 이 경우에, 상기 소오스 라인(138)의 상부면은 상기 제2 식각 저지막(140)에 의해 덮혀진다.
계속해서, 상기 제2 층간 절연막(142) 상에 마스크막을 형성하고, 상기 마스크막을 패터닝하여 가이드 개구부들(146,148a,148b)을 갖는 마스크 패턴(144)을 형성한다. 상기 가이드 개구부들(146,148a,148b)의 각각은 상기 제2 층간 절연막(142)을 노출시킨다. 제1 가이드 개구부(146)는 상기 주변 게이트 전극(102) 상부의 제2 층간 절연막(142)을 노출시키고, 제2 가이드 개구부(148a)는 주변 소오스/드레인 영역(126) 상부의 제2 층간 절연막(142)을 노출시킨다. 제3 가이드 개구부(148b)는 공통 드레인 영역(128d) 상부의 제2 층간 절연막(142)을 노출시킨다. 상기 제1, 제2 및 제3 가이드 개구부들(146,148a,148b)은 각각 후속에 형성되는 개 구부들(150,152a,152b, 도 7에 도시되어 있음)을 각각 정의한다. 상기 마스크 패턴(144)은 감광막 및/또는 하드마스크로 사용될 수 있는 물질등으로 형성될 수 있다.
이어서, 상기 가이드 개구부들(146,148a,148b)을 이용하여 도 7에 도시된 개구부들(150,152a,152b)을 형성하는 방법을 도 3 내지 도 7, 및 도 9의 플로우 챠트를 참조하여 구체적으로 설명한다.
도 9는 본 발명의 실시예에 따른 반도체 소자의 형성 방법 중에서 개구부들의 형성 방법을 설명하기 위한 플로우 챠트(flow chart)이다.
도 3 및 도 9를 참조하면, 상기 마스크 패턴(144)을 식각 마스크로 사용하여 상기 가이드 개구부들(146,148a,148b)에 노출된 제2 층간 절연막(142)을 제1 선택적 식각 공정으로 식각한다(S200). 상기 제1 선택적 식각 공정에 의하여 상기 노출된 제2 층간 절연막(142)이 식각되어 상기 제2 식각 저지막(140)이 노출된다.
상기 제1 선택적 식각 공정은 상기 제2 층간 절연막(142) 및 상기 제2 식각 저지막(140)에 대하여 식각선택성을 갖는다. 구체적으로, 상기 제2 층간 절연막(142)의 상기 제1 선택적 식각 공정에 의한 식각율은 상기 제2 식각 저지막(140)의 상기 제1 선택적 식각 공정에 의한 식각율에 비하여 높다. 이에 따라, 상기 제1 선택적 식각 공정시, 상기 제2 층간 절연막(142)이 과식각될지라도 상기 가이드 개구부들(146,148a,148b) 아래의 제1 층간 절연막(134)은 상기 제2 식각 저지막(140)에 의하여 보호된다.
상기 제1 선택적 식각 공정에 의한 상기 제2 층간 절연막(142) 및 제2 식각 저지막(140)의 식각 비는 10 : 1 내지 20 : 1일 수 있다. 상기 제1 선택적 식각 공정은 이방성 식각인 것이 바람직하다. 상기 제2 층간 절연막(142)이 산화막으로 형성되고, 상기 제2 식각 저지막(140)이 질화막으로 형성되는 경우에, 상기 제1 선택적 식각 공정에 사용되는 식각 가스는 불화탄소(ex, C4F6 또는 C4F8등)를 포함할 수 있다. 이에 더하여, 상기 제1 선택적 식각 공정의 식각 가스는 산소 및/또는 아르곤등을 더 포함할 수 있다.
상기 제2 가이드 개구부(148a) 아래의 상기 제2 식각 저지막(140)의 노출된 면과 상기 주변 소오스/드레인 영역(126)의 상부면 사이의 깊이는 상기 제1 가이드 개구부(146) 아래의 상기 제2 식각 저지막(140)의 노출된 면과 상기 주변 게이트 전극(102)의 상부면 사이의 깊이에 비하여 깊다. 이와 마찬가지로, 상기 제3 가이드 개구부(148b) 아래의 상기 제2 식각 저지막(140)의 노출된 면과 상기 공통 드레인 영역(128d)의 상부면 사이의 깊이는 상기 제1 가이드 개구부(146) 아래의 상기 제2 식각 저지막(140)의 노출된 면과 상기 주변 게이트 전극(102)의 상부면 사이의 깊이에 비하여 깊다. 상기 제2 및 제3 가이드 개구부들(148a,148b) 아래의 제1 층간 절연막(134)은 상기 제1 가이드 개구부(146) 아래의 제1 층간 절연막(134)에 비하여 두껍다.
도 4 및 도 9를 참조하면, 상기 마스크 패턴(144)을 식각 마스크로 사용하여 비선택적 식각 공정으로 상기 노출된 제2 식각 저지막(140), 제1 층간 절연막(134), 제1 식각 저지막(132) 및 주변 캐핑 절연 패턴(103)을 식각한다(S210). 상기 비선택적 식각 공정은 식각 선택성을 가지지 않는다. 즉, 상기 비선택적 식각 공정에 의한 상기 노출된 제2 식각 저지막(140), 제1 층간 절연막(134), 제1 식각 저지막(132) 및 주변 캐핑 절연 패턴(103)의 식각율들은 실질적으로 서로 동일하다.
상기 비선택적 식각 공정을 수행한 후에, 상기 제2 및 제3 가이드 개구부들(148a,148b) 아래에는 상기 제1 층간 절연막(134)의 일부(즉, 아랫부분)가 잔존하는 것이 바람직하다. 구체적으로, 상기 제1 가이드 개구부들(146) 아래의 노출된 제2 식각 저지막(140), 제1 층간 절연막(134), 제1 식각 저지막(132) 및 주변 캐핑 절연 패턴(103)이 상기 비선택적 식각 공정에 의하여 식각된다. 이와는 달리, 상기 제2 및 제3 가이드 개구부들(148a,148b) 아래의 노출된 제2 식각 저지막(140) 및 제1 층간 절연막(134)이 상기 비선택적 식각 공정에 의하여 식각된다. 이는, 상기 제2 및 제3 가이드 개구부들(148a,148b) 아래의 제1 층간 절연막(134)이 적어도 상기 주변 게이트 전극(102)의 두께에 의하여 상기 제1 가이드 개구부(146) 아래의 제1 층간 절연막에 비하여 두꺼운 것에 기인할 수 있다.
도시된 바와 같이, 상기 비선택적 식각 공정을 수행한 후에, 상기 제1 가이드 개구부(146) 아래의 주변 캐핑 절연 패턴(103)의 일부(즉, 아랫부분)도 잔존될 수 있다. 이 경우에, 상기 주변 캐핑 절연 패턴(103)의 잔존된 부분은 상기 제2 및 제3 가이드 개구부들(148a,148b) 아래의 제1 층간 절연막(134)의 잔존된 부분에 비하여 얇다.
이와는 다르게, 상기 비선택적 식각 공정을 수행한 후에, 상기 제1 가이드 개구부(146) 아래에 상기 주변 게이트 전극(102)이 노출될 수 있다. 즉, 상기 비선택적 식각 공정 후에, 상기 도 6의 개구부(150)이 형성될 수 있다. 이 경우에, 상기 비선택적 식각 공정에 의한 상기 주변 게이트 전극(102)의 식각율은 상기 비선택적 식각 공정에 의한 상기 주변 캐핑 절연 패턴(103)의 식각율에 비하여 낮은 것이 바람직하다. 이 경우에, 상기 비선택적 식각 공정의 식각 종료점을 획득하기 위한 수단으로 상기 주변 게이트 전극(102)을 사용할 수 있다.
상기 비선택적 식각 공정은 이방성 식각인 것이 바람직하다. 상기 제1 및 제2 식각 저지막들(132,140)이 질화막으로 형성되고, 상기 제1 층간 절연막(134) 및 주변 캐핑 절연 패턴(103)이 산화막으로 형성되는 경우에, 상기 비선택적 식각 공정에 사용되는 식각 가스는 불화수소화탄소(ex, CHF3 및/또는 CH2F2등)을 포함할 수 있다. 이에 더하여, 상기 비선택적 식각 공정에 사용되는 식각 가스는 불화탄소(ex, C4F6 또는 C4F8등), 산소 및/또는 아르곤등을 더 포함할 수 있다.
도 5 및 도 9를 참조하면, 상기 마스크 패턴(144)을 식각 마스크로 사용하여 제2 선택적 식각 공정으로 적어도 상기 제1 층간 절연막의 상기 잔존된 부분을 식각한다(S220). 이로써, 상기 제2 및 제3 가이드 개구부들(148a,148b) 아래의 상기 제1 식각 저지막(132)이 노출된다.
도 4에 도시된 바와 같이, 상기 제1 가이드 개구부(146) 아래에 상기 주변 캐핑 절연 패턴(103)의 상기 잔존된 부분이 존재하는 경우에, 상기 제2 선택적 식각 공정으로 상기 제1 층간 절연막(134)의 상기 잔존된 부분 및 상기 주변 캐핑 절 연 패턴(103)의 상기 잔존된 부분을 모두 식각한다(S220). 이로써, 상기 제2 및 제3 가이드 개구부들(148a,148b) 아래의 제1 식각 저지막(132)이 노출되고, 상기 제1 가이드 개구부(146) 아래의 상기 주변 게이트 전극(102)이 노출되어 제1 개구부(150)가 형성된다. 상기 제1 개구부(150)는 상기 주변 게이트 전극(102) 상의 제2 층간 절연막(142), 제2 식각 저지막(140), 제1 층간 절연막(134), 제1 식각 저지막(132) 및 주변 캐핑 절연 패턴(103)을 연속적으로 관통하여 상기 주변 게이트 전극(102)을 노출시킨다. 이 경우에, 상기 제1 층간 절연막(134)의 상기 제2 선택적 식각 공정에 의한 식각율은 상기 주변 캐핑 절연 패턴(103)의 상기 제2 선택적 식각 공정에 의한 식각율이 실질적으로 동일한 것이 바람직하다. 이와는 달리, 상기 주변 게이트 전극(102)의 상기 제2 선택적 식각 공정에 의한 식각율은 상기 주변 캐핑 절연 패턴(103)의 상기 제2 선택적 식각 공정에 의한 식각율에 비하여 낮은 것이 바람직하다.
상기 제2 선택적 식각 공정은 이방성 식각인 것이 바람직하다. 상기 제1 층간 절연막(134) 및 주변 캐핑 절연 패턴(103)이 산화막으로 형성되고, 상기 제1 식각 저지막(132)이 질화막으로 형성되는 경우에, 상기 제2 선택적 식각 공정에 사용되는 식각 가스는 불화탄소(ex,C4F6 또는 C4F8등)를 포함할 수 있다. 또한, 상기 제2 선택적 식각 공정의 식각 가스는 산소 및/또는 아르곤등을 더 포함할 수 있다.
도 6 및 도 9를 참조하면, 상기 마스크 패턴(144)을 식각 마스크로 사용하여 제3 선택적 식각 공정으로 상기 제2 및 제3 가이드 개구부들(148a,148b) 아래에 노 출된 제1 식각 저지막(132)을 식각한다(S230). 이로써, 상기 제2 및 제3 가이드 개구부들(148a,148b) 아래의 버퍼 절연막(124)이 노출된다.
상기 제3 선택적 식각 공정은 이방성 식각일 수 있다. 상기 제1 식각 저지막(132)의 상기 제3 선택적 식각 공정에 의한 식각율은 상기 버퍼 절연막(124)의 상기 제3 선택적 식각 공정에 의한 식각율에 비하여 높다. 이로써, 상기 제3 선택적 식각 공정을 수행하는 동안에, 상기 버퍼 절연막(124)이 상기 주변 소오스/드레인 영역(126) 및 공통 드레인 영역(128d)을 보호할 수 있다.
도 7 및 도 9를 참조하면, 상기 제2 및 제3 가이드 개구부들(148a,148b) 아래에 노출된 상기 버퍼 절연막(124)을 제거한다(S240). 이에 따라, 상기 주변 소오스/드레인 영역(126)을 노출시키는 제2 개구부(152a) 및 상기 공통 드레인 영역(128d)을 노출시키는 제3 개구부(152b)가 형성된다. 상기 버퍼 절연막(124)은 습식 식각으로 제거하는 것이 바람직하다. 이에 따라, 상기 제2 및 제3 개구부들(152a,152b)에 노출된 주변 소오스/드레인 영역(126) 및 공통 드레인 영역(128d)의 식각 손상을 최소화할 수 있다. 특히, 상기 노출된 주변 소오스/드레인 영역(126) 및 공통 드레인 영역(128d)의 플라즈마 손상을 방지할 수 있다.
이어서, 상기 마스크 패턴(144)을 제거하여 상기 제2 층간 절연막(142)의 상부면을 노출시킨다.
한편, 상기 버퍼 절연막(124)은 생략될 수도 있다. 이 경우에, 상기 제3 선택적 식각 공정은 습식 식각인 것이 바람직하다. 이에 따라, 상기 제3 선택적 식각 공정시, 상기 주변 소오스/드레인 영역(126) 및 공통 드레인 영역(128d)의 식각 손 상을 최소화할 수 있다. 특히, 상기 주변 소오스/드레인 영역(126) 및 공통 드레인 영역(128d)의 플라즈마 손상을 방지할 수 있다.
상술한 개구부들(150,152a,152b)을 형성하는 방법에 따르면, 하나의 마스크 패턴(144)으로 상대적으로 얕은 제1 개구부(150)와, 상대적으로 깊은 제2 및 제3 개구부들(152a,152b)을 정의한다. 이로써, 노광 공정을 최소화하여 반도체 소자의 제조 공정을 단순시킬 수 있다.
또한, 상기 제1, 제2 및 제3 개구부들(150,152a,152b)의 형성을 위한 식각 공정은 상기 선택적 식각 공정들 및 상기 비선택적 식각 공정을 포함한다. 이에 따라, 상기 개구부들(150,152a,152b)에 노출된 면들의 식각 손상을 최소화할 수 있다. 또한, 이종의 식각 타겟들을 갖는 상기 제1 개구부(150)와, 상기 제2 및 제3 개구부들(152a,152b)의 형성을 위한 식각 공정을 단순화하여 생산성을 향상시킬 수 있다.
구체적으로, 상기 제1 선택적 식각 공정 및 제2 식각 저지막(140)으로 인하여, 상기 제1, 제2 및 제3 개구부들(150,152a,152b)의 식각 깊이를 완충시킬 수 있다.
또한, 상기 비선택적 식각 공정으로 인하여 상기 제1 개구부(150)의 일부가 형성되는 상대적으로 조밀하고 다양한 적층 막들(140,134,132,103)과, 상기 제2 및 제3 개구부들(152a,152b)의 일부가 형성되는 적층막들(140,134)을 매우 쉽게 식각할 수 있다. 이로써, 개구부들(150,152a,152b)의 형성을 위한 식각 공정을 매우 단순화시킬 수 있다.
이에 더하여, 상기 비선택적 식각 공정시 상기 제2 및 제3 가이드 개구부들(148a,148b) 아래에 제1 층간 절연막의 일부(즉, 아랫부분)을 잔존시킨다. 이에 따라, 상기 비선택적 식각 공정으로부터 상기 제2 및 제3 가이드 개구부들(148a,148b) 아래의 제1 식각 저지막(132)을 보호한다. 그 결과, 상기 비선택적 식각 공정으로부터 상기 주변 소오스/드레인 영역(126) 및 공통 드레인 영역(128d)의 식각 손상을 방지할 수 있다.
계속해서, 도 8을 참조하면, 상기 개구부들(150,152a,152b)을 채우는 제2 도전막을 기판(100) 전면에 형성하고, 상기 제2 도전막을 상기 제2 층간 절연막(142)이 노출될때까지 평탄화시킨다. 이에 따라, 상기 제1, 제2 및 제3 개구부들(150,152a,152b)을 각각 채우는 제1, 제2 및 제3 도전체들(154,155,156)이 형성된다. 상기 제1, 제2 및 제3 도전체들(154,155,156)은 필라 형태로 형성될 수 있다. 상기 제1, 제2 및 제3 도전체들(154,155,156)은 상기 주변 게이트 전극(102), 주변 소오스/드레인 영역(126) 및 공통 드레인 영역(128d)에 각각 접속된다.
이어서, 상기 제2 층간 절연막(142) 상에 상기 제1, 제2 및 제3 도전체들(154,155,156)을 각각 접속하는 제1, 제2 및 제3 배선들(157,158,159)를 형성한다. 특히, 상기 제3 배선(159)은 낸드형 비휘발성 기억 소자의 비트라인에 해당한다.
상술한 본 발명의 실시예에 따른 반도체 소자의 형성 방법은 낸드형 비휘발성 기억 소자의 형성 방법에 대해 개시하였다. 하지만, 본 발명은 낸드형 비휘발성 기억 소자의 형성 방법에 한정되지 않는다. 본 발명의 사상은 동일한 레벨에서 서 로 다른 깊이를 갖는 개구부들을 포함하는 모든 반도체 소자의 형성 방법에 적용될 수 있다. 예컨대, 본 발명에 따른 반도체 소자의 형성 방법은 에스램 소자, 디램 소자, 노어형 비휘발성 기억 소자 또는 상변화 기억 소자등의 기억 소자 및 로직 소자등에도 적용될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 하나의 마스크 패턴을 사용하여 상대적으로 얕은 개구부 및 상대적으로 깊은 개구부를 정의한다. 이로써, 노광 공정을 최소화하여 반도체 소자의 제조 공정을 단순시킬 수 있다.
또한, 상기 얕은 개구부 및 깊은 개구부의 형성을 위한 식각 공정은 적어도 하나의 선택적 식각 공정 및 비선택적 식각 공정을 포함한다. 이에 따라, 얕은 개구부 및 깊은 개구부에 노출되는 면들의 식각 손상을 최소화할 수 있다. 또한, 서로 다른 식각 타겟들을 갖는 얕은 개구부 및 깊은 개구부의 형성을 위한 식각 공정을 단순화시킬 수 있다.
결과적으로, 반도체 소자의 생산성을 향상시킬 수 있을 뿐만 아니라, 반도체 소자의 특성 저하를 최소화할 수 있다.

Claims (20)

  1. 기판 상에 차례로 적층된 게이트 절연막, 게이트 전극 및 캐핑 절연 패턴을 포함하는 게이트 패턴을 형성하는 단계;
    상기 기판 전면 상에 제1 식각 저지막을 콘포말하게 형성하는 단계;
    상기 제1 식각 저지막 상에, 평탄화된 상부면을 갖는 제1 층간 절연막, 제2 식각 저지막, 및 제2 층간 절연막을 차례로 형성하는 단계; 및
    상기 제2 층간 절연막, 제2 식각 저지막, 제1 층간 절연막, 제1 식각 저지막 및 캐핑 절연 패턴을 관통하여 상기 게이트 전극을 노출시키는 제1 개구부, 및 상기 제2 층간 절연막, 제2 식각 저지막, 제1 층간 절연막 및 제1 식각 저지막을 관통하여 상기 기판을 노출시키는 제2 개구부를 형성하는 단계를 포함하되,
    상기 제1 및 제2 개구부들을 형성하는 단계는 적어도 하나의 선택적 식각 공정, 및 상기 제2 식각 저지막, 제1 층간 절연막, 제1 식각 저지막 및 캐핑 절연 패턴을 동일한 식각율로 식각하는 비선택적 식각 공정을 포함하는 반도체 소자의 형성 방법.
  2. 청구항 1에 있어서,
    상기 제1 층간 절연막의 상기 제1 개구부가 형성되는 부분은 상기 제1 층간 절연막의 상기 제2 개구부가 형성되는 부분에 비하여 얇게 형성되는 반도체 소자의 형성 방법.
  3. 청구항 1에 있어서,
    상기 제1 및 제2 개구부들을 형성하는 단계는,
    상기 제2 층간 절연막 상에 상기 제2 층간 절연막을 노출시키고 상기 제1 및 제2 개구부들을 각각 정의하는 제1 및 제2 가이드 개구부들을 갖는 마스크 패턴을 형성하는 단계;
    제1 선택적 식각 공정으로 상기 노출된 제2 층간 절연막을 식각하여 상기 제2 식각 저지막을 노출시키는 단계;
    상기 비선택적 식각 공정으로 상기 노출된 제2 식각 저지막, 상기 제1 층간 절연막, 상기 제1 식각 저지막 및 상기 캐핑 절연 패턴을 식각하되, 적어도 상기 제2 가이드 개구부 아래의 상기 제1 층간 절연막의 일부를 잔존시키는 단계;
    제2 선택적 식각 공정으로 상기 캐핑 절연 패턴의 잔존된 부분 및 상기 제1 층간 절연막의 잔존된 부분을 식각하는 단계; 및
    제3 선택적 식각 공정으로 상기 제1 가이드 개구부 아래의 제1 식각 저지막을 식각하는 단계를 포함하는 반도체 소자의 형성 방법.
  4. 청구항 3에 있어서,
    상기 비선택적 식각 공정을 수행한 한후에, 상기 제1 가이드 개구부 아래에 상기 캐핑 절연 패턴의 일부가 잔존하고,
    상기 캐핑 절연 패턴의 잔존된 부분은 상기 제2 선택적 식각 공정에 의하여 제거되어 상기 게이트 전극이 노출되는 반도체 소자의 형성 방법.
  5. 청구항 4에 있어서,
    상기 제1 층간 절연막의 상기 제2 선택적 식각 공정에 의한 식각율은 상기 캐핑 절연 패턴의 상기 제2 선택적 식각 공정에 의한 식각율과 동일한 반도체 소자의 형성 방법.
  6. 청구항 4에 있어서,
    상기 게이트 전극의 상기 제2 선택적 식각 공정에 의한 식각율은 상기 캐핑 절연 패턴의 상기 제2 선택적 식각 공정에 의한 식각율에 비하여 낮은 반도체 소자의 형성 방법.
  7. 청구항 3에 있어서,
    상기 비선택적 식각 공정에 의하여 상기 게이트 전극이 노출되는 반도체 소자의 형성 방법.
  8. 청구항 7에 있어서,
    상기 게이트 전극의 상기 비선택적 식각 공정에 의한 식각율은 상기 캐핑 절연 패턴의 상기 비선택적 식각 공정에 의한 식각율에 비하여 낮은 반도체 소자의 형성 방법.
  9. 청구항 3에 있어서,
    적어도 상기 제1 선택적, 비선택적 및 제2 선택적 식각 공정들은 이방성 식각 공정인 반도체 소자의 형성 방법.
  10. 청구항 3에 있어서,
    상기 제1 식각저지막을 형성하기 전에, 적어도 상기 제2 개구부가 형성되는 영역의 기판 상에 버퍼 절연막을 형성하는 단계; 및
    상기 제3 선택적 식각 공정으로 상기 제1 식각 저지막을 식각한 후에, 노출된 상기 버퍼 절연막을 제거하여 상기 기판을 노출시키는 단계를 더 포함하는 반도체 소자의 형성 방법.
  11. 청구항 3에 있어서,
    상기 제3 선택적 식각 공정을 수행한 후에, 상기 마스크 패턴을 제거하는 공정을 더 포함하는 반도체 소자의 형성 방법.
  12. 청구항 1에 있어서,
    상기 게이트 패턴 양측의 기판에 소오스/드레인 영역을 형성하는 단계를 더 포함하되, 상기 제1 개구부는 상기 게이트 패턴 일측의 상기 소오스/드레인 영역을 노출시키는 반도체 소자의 형성 방법.
  13. 청구항 1에 있어서,
    상기 기판은 주변 영역 및 셀 어레이 영역을 포함하되, 상기 게이트 패턴은 상기 주변 영역의 기판 상에 형성되고, 상기 제2 개구부는 상기 셀 어레이 영역의 기판을 노출시키는 반도체 소자의 형성 방법.
  14. 청구항 13에 있어서,
    상기 제1 식각 저지막을 형성하기 전에,
    상기 셀 어레이 영역의 기판 상에 나란히 배열된 제1 선택 게이트 라인 및 제2 선택 게이트 라인과, 상기 제1 및 제2 선택 게이트 라인들 사이의 기판 상에 나란히 배열된 복수의 셀 게이트 라인을 형성하는 단계; 및
    상기 제1 선택 게이트 라인 일측의 기판에 배치된 공통 드레인 영역, 및 상기 제2 선택 게이트 라인 일측의 기판에 배치된 공통 소오스 영역을 형성하는 단계를 더 포함하되, 상기 제2 개구부는 상기 공통 드레인 영역을 노출시키는 반도체 소자의 형성 방법.
  15. 청구항 14에 있어서,
    상기 셀 게이트 라인은 차례로 적층된 터널 절연막, 전하저장층, 블로킹 절연막 및 제어 게이트 전극을 포함하는 반도체 소자의 형성 방법.
  16. 청구항 14에 있어서,
    상기 제2 층간 절연막을 형성하기 전에,
    상기 셀 어레이 영역내 적어도 상기 제1 층간 절연막 및 제1 식각 저지막을 연속적으로 패터닝하여 상기 공통 소오스 영역을 노출시키는 소오스 그루브를 형성하는 단계; 및
    상기 소오스 그루브를 채우고 상기 공통 소오스 영역과 접속된 소오스 라인을 형성하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  17. 청구항 14에 있어서,
    상기 셀 게이트 패턴 양측의 기판에 소오스/드레인 영역을 형성하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  18. 청구항 1에 있어서,
    상기 제1 개구부 및 제2 개구부를 각각 채우는 제1 도전체 및 제2 도전체를 형성하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  19. 청구항 18에 있어서,
    상기 제1 및 제2 도전체들의 상부면들은 상기 제2 층간 절연막의 상부면과 공면을 이루되,
    상기 제2 층간 절연막 상에 상기 제1 도전체 및 제2 도전체에 각각 접속된 제1 배선 및 제2 배선을 형성하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  20. 청구항 1에 있어서,
    상기 제1 식각 저지막을 형성하기 전에, 상기 게이트 패턴 양측벽에 게이트 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 형성 방법.
KR1020070055568A 2007-06-07 2007-06-07 개구부들을 포함하는 반도체 소자의 형성 방법 KR100830591B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070055568A KR100830591B1 (ko) 2007-06-07 2007-06-07 개구부들을 포함하는 반도체 소자의 형성 방법
US12/131,293 US20080305595A1 (en) 2007-06-07 2008-06-02 Methods of forming a semiconductor device including openings

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070055568A KR100830591B1 (ko) 2007-06-07 2007-06-07 개구부들을 포함하는 반도체 소자의 형성 방법

Publications (1)

Publication Number Publication Date
KR100830591B1 true KR100830591B1 (ko) 2008-05-22

Family

ID=39664609

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070055568A KR100830591B1 (ko) 2007-06-07 2007-06-07 개구부들을 포함하는 반도체 소자의 형성 방법

Country Status (2)

Country Link
US (1) US20080305595A1 (ko)
KR (1) KR100830591B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8951907B2 (en) * 2010-12-14 2015-02-10 GlobalFoundries, Inc. Semiconductor devices having through-contacts and related fabrication methods
US9460963B2 (en) * 2014-03-26 2016-10-04 Globalfoundries Inc. Self-aligned contacts and methods of fabrication
US10867842B2 (en) * 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for shrinking openings in forming integrated circuits
US11798846B2 (en) * 2020-08-14 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Contact plug

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020067798A (ko) 2001-02-19 2002-08-24 삼성전자 주식회사 자기정렬된 콘택 패드를 구비하는 반도체 소자의 제조방법
KR20040008600A (ko) 2002-07-19 2004-01-31 주식회사 하이닉스반도체 반도체 메모리 소자의 콘택홀 형성방법
KR20040063352A (ko) 2003-01-07 2004-07-14 삼성전자주식회사 반도체 장치 형성 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5682055A (en) * 1995-06-07 1997-10-28 Sgs-Thomson Microelectronics, Inc. Method of forming planarized structures in an integrated circuit
KR100481183B1 (ko) * 2003-03-17 2005-04-07 삼성전자주식회사 이중 캐핑막 패턴들을 갖는 반도체 장치 및 그 제조방법
US7232762B2 (en) * 2004-06-16 2007-06-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming an improved low power SRAM contact
KR100671627B1 (ko) * 2004-10-25 2007-01-19 주식회사 하이닉스반도체 플래쉬 메모리소자의 소스 콘택 형성방법
KR100673196B1 (ko) * 2005-07-14 2007-01-22 주식회사 하이닉스반도체 플래쉬 메모리 소자의 금속배선 및 콘택플러그 형성방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020067798A (ko) 2001-02-19 2002-08-24 삼성전자 주식회사 자기정렬된 콘택 패드를 구비하는 반도체 소자의 제조방법
KR20040008600A (ko) 2002-07-19 2004-01-31 주식회사 하이닉스반도체 반도체 메모리 소자의 콘택홀 형성방법
KR20040063352A (ko) 2003-01-07 2004-07-14 삼성전자주식회사 반도체 장치 형성 방법

Also Published As

Publication number Publication date
US20080305595A1 (en) 2008-12-11

Similar Documents

Publication Publication Date Title
KR102553126B1 (ko) 채널 구조체를 갖는 메모리 장치
US7094672B2 (en) Method for forming self-aligned contact in semiconductor device
KR102344881B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
US20030030097A1 (en) Non-volatile memory device having floating trap type memory cell and method of forming the same
US7888804B2 (en) Method for forming self-aligned contacts and local interconnects simultaneously
US8044467B2 (en) Semiconductor device and method of fabricating the same
KR101093967B1 (ko) 낸드 플래시 메모리 소자 및 그 제조방법
US7390714B2 (en) Method of manufacturing semiconductor device having tungsten gates electrode
KR20130036553A (ko) 반도체 소자의 제조 방법
KR100830591B1 (ko) 개구부들을 포함하는 반도체 소자의 형성 방법
US7365430B2 (en) Semiconductor device and method of manufacturing the same
KR20110138521A (ko) 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법
KR20100008942A (ko) 반도체 소자 및 그 제조 방법
KR20090096874A (ko) 반도체 소자의 제조방법
JP2008091368A (ja) 半導体装置及びその製造方法
KR101034407B1 (ko) 불휘발성 메모리 소자 및 그 제조방법
US20060081909A1 (en) Semiconductor device and manufacturing method therefor
US7410881B2 (en) Method of manufacturing flash memory device
KR20070059324A (ko) Ｎａｎｄ형 플래쉬 메모리 소자의 제조 방법
US20090170263A1 (en) Method of manufacturing flash memory device
KR100766211B1 (ko) 플래시 메모리 소자의 콘택 형성방법
KR100546127B1 (ko) 반도체 소자 제조방법
KR100582354B1 (ko) 반도체 소자의 도전패턴 및 그 형성 방법
US9269583B1 (en) Method for fabricating memory device
KR100875048B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee