KR100673196B1 - 플래쉬 메모리 소자의 금속배선 및 콘택플러그 형성방법 - Google Patents

플래쉬 메모리 소자의 금속배선 및 콘택플러그 형성방법 Download PDF

Info

Publication number
KR100673196B1
KR100673196B1 KR1020050063713A KR20050063713A KR100673196B1 KR 100673196 B1 KR100673196 B1 KR 100673196B1 KR 1020050063713 A KR1020050063713 A KR 1020050063713A KR 20050063713 A KR20050063713 A KR 20050063713A KR 100673196 B1 KR100673196 B1 KR 100673196B1
Authority
KR
South Korea
Prior art keywords
gas
contact plug
etching process
etching
forming
Prior art date
Application number
KR1020050063713A
Other languages
English (en)
Other versions
KR20070009813A (ko
Inventor
이성훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050063713A priority Critical patent/KR100673196B1/ko
Priority to JP2006150781A priority patent/JP5090667B2/ja
Priority to US11/483,797 priority patent/US7381640B2/en
Publication of KR20070009813A publication Critical patent/KR20070009813A/ko
Application granted granted Critical
Publication of KR100673196B1 publication Critical patent/KR100673196B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 플래쉬 메모리소자의 금속배선 및 콘택플러그 형성방법에 관한 것으로, 본 발명의 사상은 서로 상이한 식각 타겟을 갖는, 균일하지 못한 반사방지막 및 상기 영역들(게이트를 노출시키는 콘택플러그가 형성되는 영역/반도체 기판을 노출시키는 콘택플러그가 형성되는 영역)에 상기 서로 상이한 공정조건들을 가진 제1, 제2 및 제3 식각공정을 수행함으로써, 반도체 기판의 손실을 최소화함으로써, 콘택플러그들의 저항증가를 방지할 수 있게 되고, 콘택플러그의 깊이변화를 감소시킴으로써 소자의 신뢰성을 향상시킬 수 있게 된다.
반사방지막, 다마신

Description

플래쉬 메모리 소자의 금속배선 및 콘택플러그 형성방법{Method of forming a metal line and contact plug in flash memory device}
도 1 내지 도 6은 본 발명에 따른 플래쉬 메모리 소자의 금속배선 및 콘택플러그 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
AC, BC: 금속콘택 14, 16: 실리콘막
18: 텅스텐 실리사이드막 26: 식각 정지막
26, 28: 층간 절연막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리소자의 금속배선 및 콘택플러그 형성방법에 관한 것이다.
플래쉬 메모리소자의 형성공정 중 트렌치 퍼스트 듀얼 다마신(trench first dual damascene) 공정을 통해 콘택 플러그 및 금속배선 형성공정을 수행할 수 있는 데, 상기 콘택 플러그는 게이트 전극을 노출시키는 콘택플러그, 반도체 기판을 노출시키는 콘택플러그와 같이 서로 상이한 식각 타겟을 갖는 영역들에 동시에 형성공정이 수행된다.
한편, 트렌치 퍼스트 듀얼 다마신 공정은 하부의 도전물질을 노출시키기 위해 트렌치를 형성한 후, 상기 트렌치가 형성된 결과물 상에 콘택홀 정의용 마스크를 형성하여 콘택홀 형성공정을 수행한다. 이때 상기 콘택홀 정의용 마스크 형성 공정시 반사방지막이 사용되는 데, 이 반사방지막은 증착 특성상 균일하지 못한 두께로 증착된다.
따라서 상기 트렌치의 벽면에 균일하지 못한 반사방지막이 상기 트렌치의 측벽에 형성되고, 이 반사방지막에 콘택홀 정의용 마스크가 형성된다.
그러나 서로 상이한 식각 타겟을 갖는, 균일하지 못한 반사방지막 및 상기 영역들에 식각공정이 수행되면, 콘택홀 형성 후 원하지 않는 막질의 제거되는 등의 문제가 유발하게 된다.
따라서 원하지 않는 막질들의 제거는 소자의 신뢰성을 저하시키게 되는 문제점이 있다.
상술한 문제점을 달성하기 위한 본 발명의 목적은 트렌치 퍼스트 듀얼 다마신(trench first dual damascene) 공정을 통해 콘택 플러그 및 금속배선 형성공정 시 소자의 신뢰성저하를 감소시킬 수 있도록 하는 플래쉬 메모리 소자의 금속배선 및 콘택플러그 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 게이트 및 상기 게이트가 형성된 반도체 기판 상에 상기 게이트를 노출시키는 콘택 플러그가 형성될 A영역과 상기 반도체 기판을 노출시키는 콘택 플러그가 형성될 B영역이 제공되는 단계, 상기 결과물 상에 제1 식각 정지막, 제1 층간절연막, 제2 식각 정지막 및 제2 층간 절연막을 형성하고, 상기 제2 층간 절연막 및 제2 식각 정지막을 패터닝하여 금속배선용 트렌치를 형성하고, 상기 트렌치가 형성된 결과물 상에 반사방지막 및 콘택홀 정의용 패턴을 형성하는 단계, 상기 패턴을 식각 마스크로 제1 식각공정을 수행하여, 상기 반사방지막 및 상기 제1 층간절연막이 식각되어 상기 A영역에 제1 홀 및 제2 홀을 형성하고, 상기 B영역에 제3 및 제4 홀을 형성하되, 상기 제1 홀 및 상기 제3 홀의 깊이는 제1 깊이로 형성하고, 상기 제2 홀 및 상기 제4 홀의 깊이는 상기 제1 깊이보다 깊은 제2 깊이로 형성하는 단계, 상기 패턴을 식각 마스크로 하여 제2 식각공정으로 상기 제1 층간 절연막을 식각하여, 상기 제3 홀 및 제4 홀을 제2 깊이보다 더 깊은 제3 깊이로 형성하는 단계 및 상기 패턴을 식각 마스크로 제3 식각공정을 수행하여, 상기 제1 식각 정지막을 식각하되, 상기 반도체 기판을 노출시키도록 상기 제3 홀 및 제4 홀을 제4 깊이까지 형성함으로써, 상기 제1 및 제2 홀은 상기 게이트를 노출시키는 콘택 플러그가 형성될 콘택홀들이 각각 정의되고, 제3 및 제4 홀은 상기 반도체 기판을 노출시키는 콘택 플러그가 형성될 콘택홀들이 각각 정의되는 단계를 포함한다.
상기 제2 식각공정은 상기 제1 식각정지막이 노출될 때까지 수행되도록 한다.
상기 제3 식각공정은 상기 반도체기판이 노출될 때까지 수행되도록 한다.
상기 제2 홀은 상기 제1 식각 공정시 상기 게이트를 노출시키게 된다.
상기 제1 홀은 상기 제3 식각 공정시 상기 게이트를 노출시키게 된다.
상기 게이트를 노출시키는 콘택 플러그가 형성될 콘택홀들, 상기 반도체 기판을 노출시키는 콘택 플러그가 형성될 콘택홀들 및 상기 트렌치에 금속물질이 매립되도록 하여 콘택플러그 및 금속배선을 형성하는 단계를 더 포함한다.
상기 제1 식각 공정은 상기 반사방지막이 식각될 때 제1 층간절연막의 식각되는 양을 감소시키기 위한 식각선택비로 수행된다.
상기 제1 식각공정은 상기 층간절연막 대 상기 반사방지막의 식각 선택비가 1: 1~ 2를 갖도록 수행된다.
상기 제1 식각 공정은 CF4 계열의 가스, CHF3 계열의 가스 및 CH2F2 계열의 가스의 혼합가스와 O2가스를 주식각 가스를 사용한다.
상기 제1 식각 공정은 100~ 500W의 바이어스파워, 500~ 1500W의 소스파워를 공정조건을 사용한다.
상기 제2 식각 공정시 상기 제1 식각 정지막의 식각되는 양을 감소시키기 위한 식각 선택비로 수행된다.
상기 제2 식각 공정은 상기 제1 층간 절연막 대 제1 식각 정지막의 식각선택비가 5~ 15 :1이 되도록 한다.
상기 제2 식각 공정은 C4F6 계열의 가스, C4F8 계열의 가스 및 C5F8 계열의 가스 중 어느 하나를 주식각가스로 사용하며, O2가스, Co가스, Ar가스와의 혼합 가스를 식각 가스를 사용한다.
상기 제2 식각 공정은 1000~ 1500W의 바이어스파워, 1000~ 2000W의 소스파워를 가진 공정조건에서 수행된다.
상기 제3 식각 공정시 상기 반도체 기판의 식각되는 양을 감소시키기 위한 식각선택비로 수행된다.
상기 제3 식각 공정은 상기 제1 식각정지막 대 상기 반도체 기판의 선택 식각비가 5~ 15: 1이 되도록 한다.
상기 제3 식각 공정은 C4F6계열의 가스, C4F8계열의 가스 및 C5F8 계열의 가스 중 어느 하나의 가스를 주식각 가스로 사용하며, O2 가스, Co가스 및 Ar가스 중 어느와의 혼합가스를 식각 가스로 사용한다.
상기 제3 식각 공정은 100~ 2000W의 바이어스파워, 500~ 2000W의 소스파워, 10~ 50mT의 압력을 가진 공정조건에서 수행된다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 4는 본 발명에 따른 플래쉬 메모리 소자의 금속배선 및 콘택플러그 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)상의 셀 영역에는 메모리셀(Ce), 드레인 선택 게이트 전극(미도시), 소스 선택 게이트 전극(미도시)등을 형성하고, 주변회로 영역에는 주변회로영역용 게이트 전극(미도시)을 형성한다.
상기 메모리셀, 드레인 선택 게이트, 소스 선택 게이트, 저전압용 게이트 각각과 인접한 영역들의 반도체 기판 내부에는 접합영역(미도시)들이 구비되어 있고, 상기 게이트들은 스페이서용 절연막(24)들에 의해 각각 분리되어 있다.
상기 메모리셀은 터널 산화막(12), 플로팅 게이트 전극용 실리콘막(14), ONO막(16), 콘트롤 게이트 전극용 실리콘막(18), 금속실리사이드막인 텅스텐 실리사이드막(20) 및 하드마스크인 질화막(22)이 적층된 스택 게이트전극으로 형성된다.
일반적으로 플래쉬 메모리소자에서 형성하고자 하는 콘택 플러그는 상기 메모리셀, 드레인 선택 게이트, 소스 선택 게이트, 저전압용 게이트와 같은 게이트를 노출시키는 콘택플러그, 상기 소자들이 형성되지 않은 활성영역을 노출시키는 콘택플러그 및 상기 접합영역을 노출시키는 콘택플러그로 크게 구분할 수 있는 데, 본 공정에서 예를 들어 설명하고자 하는 콘택 플러그는 게이트를 노출시키는 콘택플러그와 활성영역을 노출시키는 콘택플러그를 예로 들어 설명하도록 한다.
도 1에 도시된 A는 게이트를 노출시키는 콘택플러그가 형성되는 영역이고, B는 활성영역을 노출시키는 콘택플러그가 형성되는 영역이다.
이어서, 상기 결과물 전면에 제1 식각 정지막인 질화막(26), 콘택 플러그 정의용 제1 층간 절연막(28), 제2 식각 정지막인 질화막(30), 금속배선 정의용 제2 층간 절연막(32)을 순차적으로 형성한다.
이어서, 상기 금속 배선 정의용 제2 층간 절연막(32) 상에 금속배선용 트렌치를 정의하기 위한 포토레지스트 패턴(미도시)을 형성하고, 상기 패턴을 식각 마스크로 제2 층간 절연막(32) 및 제2 식각 정지막(30)을 식각하여, 금속배선용 트렌치(T1)를 형성한다.
본 공정에서는 상기 금속배선 및 콘택플러그 형성시 트렌치 퍼스트 듀얼 다마신(trench first dual damascene) 공정을 통해 형성한다.
이어서, 상기 금속배선용 트렌치(T1)가 형성된 결과물 상에 반사방지막(34) 및 콘택홀을 정의하기 위한 포토레지스트 패턴(PR)을 형성한다.
상기 트렌치(T1)에 상기 반사방지막(34)을 형성하면, 도 1에 도시된 바와 같이, 반사방지막의 증착특성상 트렌치 벽면에 균일하지 못한 두께로 증착된다.
도 2를 참조하면, 상기 포토레지스트 패턴(PR)을 식각 마스크로 반사방지막 (34) 및 제1 층간절연막(28)의 일부에 제1 식각공정을 수행하여, A 영역에 A-1 홀(A-1)의 일부, A-2 홀(A-2)의 일부를 각각 형성하고, B 영역에 B-1 홀(B-1)의 일부, B-2 홀(B-2)의 일부를 각각 형성한다.
상기 A영역의 A-1 홀(A-1)과 B영역의 B-1 홀(B-1)의 홀 깊이는 유사하고, 상기 A 영역의 A-2 홀(A-2)과 B영역의 B-2 홀(B-2)의 홀 깊이 또한 유사하다.
상기 콘택홀 정의용 포토레지스트 패턴(PR)을 형성한 후, 이를 식각 마스크로 상기 균일하지 못한 두께로 증착된 반사방지막(34)에 식각공정이 수행되면, 반사방지막의 식각 타겟(target)이 변하게 되는 현상이 발생하게 된다.
따라서 반사방지막의 식각 타겟을 상이하게 하여 콘택홀 형성공정을 진행한다.
즉, 상기 트렌치(T1)의 측벽부와 가까운 지점에 콘택홀이 형성되려면, 상기 반사방지막의 t1지점에 식각 타겟을 두고 식각공정을 진행하여 A-1홀, B-1 홀을 형성하고, 상기 트렌치의 중심부와 가까운 지점에 콘택홀이 형성되려면, 상기 반사방지막의 t2지점에 식각 타겟을 두고 식각공정을 진행하여 A-2 홀, B-2 홀을 형성한다.
이때, 상기 t1지점에 식각 타겟을 둔 식각공정과 t2지점에 식각 타겟을 둔 식각공정은 동일한 식각액으로 동일한 시간동안 수행되므로, 상기 t2 지점에 식각 타겟을 둔 식각공정이 식각해 낸 막의 두께는 t1지점에 식각 타겟을 둔 식각공정이 식각해 낸 막의 두께보다 깊다.
즉, t1 지점에 식각 타겟을 둔 식각 공정시 반사방지막의 식각두께는 t2 지 점에 식각타겟을 둔 식각 공정시 반사방지막의 식각 두께보다 두껍기 때문에, t1 지점의 반사방지막의 저면부가 식각되는 동안 t2지점에는 반사방지막의 식각이 이미 종료되고 산화막의 식각이 진행되고 있다. 그래서 반사방지막의 식각 후 진행되는 산화막 식각공정은 t1지점에서의 산화막의 식각 두께보다 t2 지점에서의 산화막의 두께가 깊게 된다.
이때, 상기 산화막 대 반사방지막의 식각 선택비는 본 실시예에서는 1: 2이하로 진행하는 데, 이는 상기 t1지점의 반사방지막이 식각될 때 t2지점의 산화막이 식각되는 양을 감소시키기 위함이다.
따라서 t1지점일 때 식각된 산화막의 두께와 t2지점일 때 식각된 산화막의 두께의 차이는 이후 콘택홀 형성을 위한 식각공정들로 인해 극복될 수 있다.
한편, t2지점을 식각타겟으로 두고 식각공정을 진행할 때, A영역에서는 제1 식각정지막인 질화막(26), 하드마스크용 질화막(22) 및 소정두께의 텅스텐 실리사이드막(20)이 식각된 경우(A-2)가 도 2에 도시되어 있지만, 질화막(26)의 상부에 위치된 산화막(28)까지만 식각될 경우도 있고, 질화막(26) 및 하드마스크용 질화막(22)이 식각될 경우도 있다.
다만, t2지점을 식각 타겟으로 두고 식각공정이 수행된 콘택홀의 깊이가 A 영역과 B 영역이 유사해야만 한다.
상기 제1 식각공정은 CF4, CHF3, CH3F2 계열의 가스와 O2가스를 주식각 가스로 사용하는 데, 더욱 바람직하게는 CF4 가스비율에 비해 CHF3, CH3F2 계열의 가스비율 을 상대적으로 증가시키거나 전체가스비율에 대해 O2가스비율을 증가시키는 것이다.
또한, 상기 제1 식각공정은 Ar 가스를 사용하지 않도록 한다.
또한, 제1 식각공정은 100~ 500W정도의 바이어스파워, 500~ 1500W 정도의 소스파워를 공정조건으로 가진다.
도 3을 참조하면, 상기 A-1홀(A-1), A-2홀(A-2), B-1홀(B-1), B-2홀(B-2)이 각각 형성된 결과물 상에 제2 식각공정을 수행한다.
상기 제2 식각공정은 상기 홀들(A-1, A-2, B-1, B-2)이 형성된 제1 층간 절연층인 산화막(28)에 식각공정을 수행하되, 하부의 제1 식각정지막인 질화막(26)이 노출될 때까지 수행된다.
다시 말해, 상기 A-1홀(A-1)은 메모리셀(Ce) 상부에 형성된 질화막(26)상에서 식각공정이 정지되고, 상기 B-1홀(B-1) 및 B-2홀(B-2)은 반도체 기판 상에 형성된 질화막(26)상에서 식각공정이 정지된다.
또한, 상기 A-2홀(A-2)은 도 2에 도시된 바와 같이, 소정두께의 텅스텐 실리사이드막(18)까지 식각되어 있다.
상기 질화막(26)이 노출될 때까지 수행되는 제2 식각공정으로 인해, 상기 t1지점일 때 식각된 산화막의 두께와 t2지점일 때 식각된 산화막의 두께의 차이를 극복할 수 있다. 즉, B 영역(B)의 B-1홀(B-1) 및 B-2홀(B-2)의 깊이는 유사하게 된다.
상기 제2 식각 공정시 상기 산화막(28) 대 질화막(26)의 선택 식각비가 5 :1 이상이 되도록 하는 데, 상기 식각 공정시 질화막의 식각되는 양을 감소시키기 위함이다.
상기 제2 식각공정은 C4F6, C4F8, C5F8 계열의 가스와 O2, Co, Ar가스를 주식각 가스로 사용하고, 1000~ 1500W정도의 바이어스파워, 1000~ 2000W 정도의 소스파워를 공정조건으로 가진다.
도 4를 참조하면, 상기 A-1홀(A-1), A-2홀(A-2), B-1홀(B-1), B-2홀(B-2)의 일부가 식각된 결과물에서, 상기 노출된 질화막(26)에 제3 식각공정을 수행하여, AH-1 콘택홀(AH-1), AH-2콘택홀(AH-2), BH-1콘택홀(BH-1), BH-2 콘택홀(BH-2)을 형성한다.
이어서, 상기 포토레지스트 패턴(PR)을 제거하는 에싱공정을 수행한다.
도면에는 도시되지 않았지만, 상기 콘택홀 들에 구리막과 같은 금속막이 증착되어 콘택플러그를 형성함으로써, 본 공정을 완료한다.
상기 AH-1 콘택홀(AH-1), AH-2콘택홀(AH-2)은 A영역 즉, 게이트를 노출시키는 콘택플러그가 형성되는 콘택홀들이고, 상기 BH-1콘택홀(BH-1), BH-2 콘택홀(BH-2)은 B영역 즉, 활성영역을 노출시키는 콘택플러그가 형성되는 콘택홀들이다.
한편, 메모리셀(Ce) 상부의 질화막(26)상에서 식각공정이 정지된 상기 A-1홀(A-1)에 상기 제3 식각공정을 수행하면, 식각 정지막인 질화막(26), 하드마스크용 질화막(22)이 식각되어, 메모리셀(Ce)의 텅스텐 실리사이드막(20)을 노출시키게 되는 AH-1콘택홀(AH-1)을 형성하게 된다.
또한, 텅스텐 실리사이드막(18)이 노출된 상기 A-2홀(A-2)에 제3 식각공정을 수행해도, 텅스텐 실리사이드막은 식각되지 않아, A-2홀(A-2)이 그대로 잔존하는, 텅스텐 실리사이드막(20)이 노출된 AH-2 콘택홀(AH-2)이 된다.
또한, 상기 제2 식각공정을 통해 유사한 깊이를 갖는 B-1홀(B-1) 및 B-2홀(B-2)에 상기 제3 식각공정을 수행하면, 식각 정지막인 질화막(26)과 반도체 기판(10)의 소정 두께가 식각되어 반도체 기판이 유사한 두께로 식각된 BH-1콘택홀(BH-1) 및 BH-2콘택홀(BH-2)을 형성한다.
상기 제3 식각공정을 수행함으로써, 상기 제2 식각공정시 유사해진 B-1홀(B-1) 및 B-2홀(B-2)의 깊이는 그대로 유지될 수 있게 된다.
상기 제3 식각 공정시 상기 질화막(28) 대 반도체 기판(10)의 선택 식각비가 5: 1 이상이 되도록 하는 데, 상기 식각 공정시 반도체 기판(10)의 식각되는 양을 감소시키기 위함이다.
상기 제3 식각공정은 C4F6, C4F8, C5F8 계열의 가스와 O2, Co, Ar가스를 주식각 가스로 사용하고, 100~ 2000W정도의 바이어스파워, 500~ 2000W 정도의 소스파워, 10~ 50mT 정도의 압력을 공정조건으로 가진다.
본 발명에 의하면, 서로 상이한 식각 타겟을 갖는, 균일하지 못한 반사방지막 및 상기 영역들(게이트를 노출시키는 콘택플러그가 형성되는 영역/반도체 기판을 노출시키는 콘택플러그가 형성되는 영역)에 상기 제1, 제2 및 제3 식각공정이 수행되면, 반도체 기판의 손실을 최소화함으로써, 콘택플러그들의 저항증가를 방지 할 수 있게 되고, 콘택플러그의 깊이변화를 감소시킴으로써 소자의 신뢰성을 향상시킬 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 서로 상이한 식각 타겟을 갖는, 균일하지 못한 반사방지막 및 상기 영역들(게이트를 노출시키는 콘택플러그가 형성되는 영역/반도체 기판을 노출시키는 콘택플러그가 형성되는 영역)에 상기 제1, 제2 및 제3 식각공정이 수행되면, 반도체 기판의 손실을 최소화함으로써, 콘택플러그들의 저항증가를 방지할 수 있게 되고, 콘택플러그의 깊이변화를 감소시킴으로써 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (18)

  1. 게이트 및 상기 게이트가 형성된 반도체 기판 상에 상기 게이트를 노출시키는 콘택 플러그가 형성될 A영역과 상기 반도체 기판을 노출시키는 콘택 플러그가 형성될 B영역이 제공되는 단계;
    상기 결과물 상에 제1 식각 정지막, 제1 층간절연막, 제2 식각 정지막 및 제2 층간 절연막을 형성하고, 상기 제2 층간 절연막 및 제2 식각 정지막을 패터닝하여 금속배선용 트렌치를 형성하고, 상기 트렌치가 형성된 결과물 상에 반사방지막 및 콘택홀 정의용 패턴을 형성하는 단계;
    상기 패턴을 식각 마스크로 제1 식각공정을 수행하여, 상기 반사방지막 및 상기 제1 층간절연막이 식각되어 상기 A영역에 제1 홀 및 제2 홀을 형성하고, 상기 B영역에 제3 및 제4 홀을 형성하되, 상기 제1 홀 및 상기 제3 홀의 깊이는 제1 깊이로 형성하고, 상기 제2 홀 및 상기 제4 홀의 깊이는 상기 제1 깊이보다 깊은 제2 깊이로 형성하는 단계;
    상기 패턴을 식각 마스크로 하여 제2 식각공정으로 상기 제1 층간 절연막을 식각하여, 상기 제3 홀 및 제4 홀을 제2 깊이보다 더 깊은 제3 깊이로 형성하는 단계; 및
    상기 패턴을 식각 마스크로 제3 식각공정을 수행하여, 상기 제1 식각 정지막을 식각하되, 상기 반도체 기판을 노출시키도록 상기 제3 홀 및 제4 홀을 제4 깊이까지 형성함으로써, 상기 제1 및 제2 홀은 상기 게이트를 노출시키는 콘택 플러그가 형성될 콘택홀들이 각각 정의되고, 제3 및 제4 홀은 상기 반도체 기판을 노출시키는 콘택 플러그가 형성될 콘택홀들이 각각 정의되는 단계를 포함하는 플래쉬 메모리소자의 금속배선 및 콘택플러그 형성방법.
  2. 제1 항에 있어서, 상기 제2 식각공정은
    상기 제1 식각정지막이 노출될 때까지 수행되도록 하는 플래쉬 메모리소자의 금속배선 및 콘택플러그 형성방법.
  3. 제1 항에 있어서, 상기 제3 식각공정은
    상기 반도체기판이 노출될 때까지 수행되도록 하는 플래쉬 메모리소자의 금속배선 및 콘택플러그 형성방법.
  4. 제1 항에 있어서, 상기 제2 홀은
    상기 제1 식각 공정시 상기 게이트를 노출시키게 되는 플래쉬 메모리소자의 금속배선 및 콘택플러그 형성방법.
  5. 제1 항에 있어서, 상기 제1 홀은
    상기 제3 식각 공정시 상기 게이트를 노출시키게 되는 플래쉬 메모리소자의 금속배선 및 콘택플러그 형성방법.
  6. 제1 항에 있어서,
    상기 게이트를 노출시키는 콘택 플러그가 형성될 콘택홀들, 상기 반도체 기판을 노출시키는 콘택 플러그가 형성될 콘택홀들 및 상기 트렌치에 금속물질이 매립되도록 하여 콘택플러그 및 금속배선을 형성하는 단계를 더 포함하는 플래쉬 메모리소자의 금속배선 및 콘택플러그 형성방법.
  7. 제1 항에 있어서, 상기 제1 식각 공정은
    상기 반사방지막이 식각될 때 제1 층간절연막의 식각되는 양을 감소시키기 위한 식각선택비로 수행되는 플래쉬 메모리소자의 금속배선 및 콘택플러그 형성방법.
  8. 제1 항 또는 제7 항에 있어서, 상기 제1 식각공정은
    상기 층간절연막 대 상기 반사방지막의 식각 선택비가 1: 1~ 2를 갖도록 수행되는 플래쉬 메모리소자의 금속배선 및 콘택플러그 형성방법.
  9. 제1 항에 있어서, 상기 제1 식각 공정은
    CF4 계열의 가스, CHF3 계열의 가스 및 CH2F2 계열의 가스의 혼합가스와 O2가스를 주식각 가스를 사용하는 플래쉬 메모리소자의 금속배선 및 콘택플러그 형성방법.
  10. 제1 항에 있어서, 상기 제1 식각 공정은
    100~ 500W의 바이어스파워, 500~ 1500W의 소스파워를 공정조건을 사용하는 플래쉬 메모리소자의 금속배선 및 콘택플러그 형성방법.
  11. 제1 항에 있어서, 상기 제2 식각 공정시
    상기 제1 식각 정지막의 식각되는 양을 감소시키기 위한 식각 선택비로 수행되는 플래쉬 메모리소자의 금속배선 및 콘택플러그 형성방법.
  12. 제1 항 또는 제11항에 있어서, 상기 제2 식각 공정은
    상기 제1 층간 절연막 대 제1 식각 정지막의 식각선택비가 5~ 15 :1이 되도록 하는 플래쉬 메모리소자의 금속배선 및 콘택플러그 형성방법.
  13. 제1 항에 있어서, 상기 제2 식각 공정은
    C4F6 계열의 가스, C4F8 계열의 가스 및 C5F8 계열의 가스 중 어느 하나를 주식각가스로 사용하며, O2가스, Co가스, Ar가스와의 혼합 가스를 식각 가스를 사용하는 플래쉬 메모리소자의 금속배선 및 콘택플러그 형성방법.
  14. 제1 항에 있어서, 상기 제2 식각 공정은
    1000~ 1500W의 바이어스파워, 1000~ 2000W의 소스파워를 가진 공정조건에서 수행되는 플래쉬 메모리소자의 금속배선 및 콘택플러그 형성방법.
  15. 제1 항에 있어서, 상기 제3 식각 공정시
    상기 반도체 기판의 식각되는 양을 감소시키기 위한 식각선택비로 수행되는 플래쉬 메모리소자의 금속배선 및 콘택플러그 형성방법.
  16. 제1 항에 있어서, 상기 제3 식각 공정은
    상기 제1 식각정지막 대 상기 반도체 기판의 선택 식각비가 5~ 15: 1이 되도록 하는 플래쉬 메모리소자의 금속배선 및 콘택플러그 형성방법.
  17. 제1 항에 있어서, 상기 제3 식각 공정은
    C4F6계열의 가스, C4F8계열의 가스 및 C5F8 계열의 가스 중 어느 하나의 가스를 주식각 가스로 사용하며, O2 가스, Co가스 및 Ar가스 중 어느와의 혼합가스를 식각 가스로 사용하는 플래쉬 메모리소자의 금속배선 및 콘택플러그 형성방법.
  18. 제1 항에 있어서, 상기 제3 식각 공정은
    100~ 2000W의 바이어스파워, 500~ 2000W의 소스파워, 10~ 50mT의 압력을 가진 공정조건에서 수행되는 플래쉬 메모리소자의 금속배선 및 콘택플러그 형성방법.
KR1020050063713A 2005-07-14 2005-07-14 플래쉬 메모리 소자의 금속배선 및 콘택플러그 형성방법 KR100673196B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050063713A KR100673196B1 (ko) 2005-07-14 2005-07-14 플래쉬 메모리 소자의 금속배선 및 콘택플러그 형성방법
JP2006150781A JP5090667B2 (ja) 2005-07-14 2006-05-31 フラッシュメモリ素子の金属配線およびコンタクトプラグ形成方法
US11/483,797 US7381640B2 (en) 2005-07-14 2006-07-10 Method of forming metal line and contact plug of flash memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050063713A KR100673196B1 (ko) 2005-07-14 2005-07-14 플래쉬 메모리 소자의 금속배선 및 콘택플러그 형성방법

Publications (2)

Publication Number Publication Date
KR20070009813A KR20070009813A (ko) 2007-01-19
KR100673196B1 true KR100673196B1 (ko) 2007-01-22

Family

ID=37662143

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050063713A KR100673196B1 (ko) 2005-07-14 2005-07-14 플래쉬 메모리 소자의 금속배선 및 콘택플러그 형성방법

Country Status (3)

Country Link
US (1) US7381640B2 (ko)
JP (1) JP5090667B2 (ko)
KR (1) KR100673196B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100672164B1 (ko) * 2005-12-20 2007-01-19 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100830591B1 (ko) * 2007-06-07 2008-05-22 삼성전자주식회사 개구부들을 포함하는 반도체 소자의 형성 방법
KR100861218B1 (ko) * 2007-06-26 2008-09-30 주식회사 동부하이텍 플래시 메모리 소자의 제조 방법
JP2011142276A (ja) 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
CN103633106B (zh) * 2013-11-28 2016-06-29 上海华力微电子有限公司 Cmos感光器件接触孔刻蚀方法及cmos感光器件制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09205185A (ja) * 1996-01-26 1997-08-05 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP3515363B2 (ja) * 1998-03-24 2004-04-05 株式会社東芝 半導体装置の製造方法
JPH11288923A (ja) * 1998-04-03 1999-10-19 Sony Corp トレンチの形成方法およびそれを用いる半導体装置の製造方法
JPH11297675A (ja) * 1998-04-16 1999-10-29 Sony Corp 半導体製造装置
JP4411677B2 (ja) * 1999-02-15 2010-02-10 ソニー株式会社 半導体装置の製造方法
US6803318B1 (en) * 2000-09-14 2004-10-12 Cypress Semiconductor Corp. Method of forming self aligned contacts
JP4118029B2 (ja) * 2001-03-09 2008-07-16 富士通株式会社 半導体集積回路装置とその製造方法
JP2002289592A (ja) * 2001-03-28 2002-10-04 Sony Corp 半導体装置の製造方法
JP2004079901A (ja) * 2002-08-21 2004-03-11 Nec Electronics Corp 半導体装置及びその製造方法
JP4025605B2 (ja) * 2002-08-30 2007-12-26 富士通株式会社 半導体装置及びその製造方法
US7253115B2 (en) 2003-02-06 2007-08-07 Applied Materials, Inc. Dual damascene etch processes
US6900123B2 (en) 2003-03-20 2005-05-31 Texas Instruments Incorporated BARC etch comprising a selective etch chemistry and a high polymerizing gas for CD control
JP2004296620A (ja) * 2003-03-26 2004-10-21 Nec Electronics Corp 半導体装置の製造方法
US6972258B2 (en) 2003-08-04 2005-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method for selectively controlling damascene CD bias
US6887785B1 (en) * 2004-05-13 2005-05-03 International Business Machines Corporation Etching openings of different depths using a single mask layer method and structure
DE102005030588B4 (de) * 2005-06-30 2008-10-16 Advanced Micro Devices, Inc., Sunnyvale Technik zum Reduzieren des Ätzschadens während der Herstellung von Kontaktdurchführungen und Gräben in Zwischenschichtdielektrika

Also Published As

Publication number Publication date
US20070015317A1 (en) 2007-01-18
US7381640B2 (en) 2008-06-03
JP2007027690A (ja) 2007-02-01
JP5090667B2 (ja) 2012-12-05
KR20070009813A (ko) 2007-01-19

Similar Documents

Publication Publication Date Title
US7696087B2 (en) Method of forming a dual damascene pattern of a semiconductor device
KR100673196B1 (ko) 플래쉬 메모리 소자의 금속배선 및 콘택플러그 형성방법
KR100683492B1 (ko) 반도체소자의 콘택식각 방법
KR100538882B1 (ko) 반도체 소자의 제조 방법
KR100607324B1 (ko) 반도체소자의 금속콘택 형성방법
KR100986899B1 (ko) 반도체 소자의 제조 방법
KR20090019133A (ko) 반도체 소자의 오버레이 버니어 형성 방법
JPH09129730A (ja) 半導体装置の製造方法
KR101081851B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR100784074B1 (ko) 반도체 소자의 비트 라인 형성 방법
KR100976663B1 (ko) 반도체 소자의 패턴 형성 방법
KR100835506B1 (ko) 반도체소자의 제조방법
KR100597090B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR101113768B1 (ko) 듀얼 다마신 공정을 이용하는 반도체 소자의 제조 방법
KR100723769B1 (ko) 플래쉬 메모리소자의 제조방법
KR100996161B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR20030041550A (ko) 반도체소자의 제조 방법
KR20030093715A (ko) 반도체소자 제조 방법
KR100624947B1 (ko) 플래시 메모리 소자 및 그 제조 방법
KR100763679B1 (ko) 반도체 소자의 포토레지스트 패턴 제거 방법
KR20090105601A (ko) 반도체 소자 및 반도체 소자의 금속 배선 형성 방법
KR20050067828A (ko) 반도체 소자의 듀얼 다마신 패턴 형성 방법
KR20080061165A (ko) 반도체 소자의 콘택홀 형성 방법
KR20070002483A (ko) 플래쉬 메모리소자의 플로팅 게이트 형성방법
KR20060068908A (ko) 플래쉬 메모리소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131223

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141218

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151221

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20171220

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20181219

Year of fee payment: 13