KR100597090B1 - 반도체 소자의 게이트 전극 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 58
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 54
- 229920005591 polysilicon Polymers 0.000 claims abstract description 54
- 229910052751 metal Inorganic materials 0.000 claims abstract description 48
- 239000002184 metal Substances 0.000 claims abstract description 48
- 239000010410 layer Substances 0.000 claims abstract description 23
- 125000006850 spacer group Chemical group 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 7
- 239000011229 interlayer Substances 0.000 claims abstract description 7
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 7
- 239000010703 silicon Substances 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims description 13
- 150000004767 nitrides Chemical class 0.000 claims description 13
- 238000001312 dry etching Methods 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 7
- 239000007789 gas Substances 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims 1
- 229910052731 fluorine Inorganic materials 0.000 claims 1
- 239000011737 fluorine Substances 0.000 claims 1
- 230000003647 oxidation Effects 0.000 abstract description 7
- 238000007254 oxidation reaction Methods 0.000 abstract description 7
- 150000002739 metals Chemical class 0.000 abstract description 2
- 238000010438 heat treatment Methods 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- FXOFAYKVTOLJTJ-UHFFFAOYSA-N fluoridooxygen(.) Chemical compound F[O] FXOFAYKVTOLJTJ-UHFFFAOYSA-N 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
Abstract
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 보다 자세하게는 폴리실리콘 게이트의 상부에 금속 전극을 형성하기 위한 다마신 패턴을 형성함으로써 폴리실리콘 전극과 금속전극을 동시에 형성할 때 발생하는 금속전극의 산화를 방지할 수 있는 방법에 관한 것이다.
본 발명의 반도체 소자의 게이트 전극 형성방법은 실리콘 기판의 상부에 다층의 폴리실리콘으로 이루어진 게이트를 형성하는 단계; 상기 게이트 측벽에 스페이서를 형성하는 단계; 상기 기판의 상부에 게이트간 층간 절연막을 적층하고 평탄화하는 단계; 상기 평탄화 이후 금속전극이 형성될 다마신 패턴을 형성한 단계; 및 상기 다마신 패턴을 소정의 금속으로 채우고 평탄화하여 폴리실리콘과 금속으로 이루어진 게이트 전극을 완성한 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자의 게이트 전극 형성방법은 폴리실리콘 게이트의 상부에 금속 전극을 형성하기 위한 다마신 패턴을 형성함으로써 폴리실리콘 전극과 금속전극을 동시에 형성할 때 발생하는 금속전극의 산화를 방지할 수 있는 효과가 있다. 또한 다양한 금속을 이용하여 금속전극을 형성할 수 있으므로 트랜지스터의 전기적 특성을 개선하여 소자의 성능향상을 도모할 수 있다.
금속전극, 다마신
Description
도 1a 내지 도 1b는 종래기술에 의한 게이트 전극 형성방법의 단면도.
도 2a 내지 도 2j는 본 발명에 의한 게이트 전극 형성방법의 단면도.
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 보다 자세하게는 폴리실리콘 게이트의 상부에 금속 전극을 형성하기 위한 다마신(damascene) 패턴을 형성함으로써 폴리실리콘 전극과 금속전극을 동시에 형성할 때 발생하는 금속전극의 산화를 방지할 수 있는 방법에 관한 것이다.
도 1a와 도 1b는 종래 기술에 의한 폴리실리콘과 금속으로 구성된 게이트를 형성하는 방법을 설명한 것이다.
먼저, 도 1a는 실리콘 기판(1)상에 소자분리막(2)을 형성하고 상기 기판의 전면에 게이트 산화막(3)과 폴리 실리콘(4), 금속막(5) 그리고 캡핑막(6)을 순차적 으로 형성하고 포토 공정을 통해 레지스트 패턴(7)형성한 단계를 보여주는 단면도이다.
다음, 도 1b는 상기 레지스트 패턴을 식각마스크로 이방성 식각을 실시하여 게이트를 형성한다. 그 후 1000 ℃의 고온에서 열처리하여 폴리실리콘의 측벽에 소정두께의 산화막을 형성시켜 게이트 전극의 측벽부에서 발생되는 전계를 완화시켜 소자의 신뢰성을 향상시킨다.
하기만 이러한 고온의 열처리를 실시함에 있어서 다음과 같은 문제점이 발생한다.
금속막이 폴리실리콘막에 비해 고속으로 산화됨으로 측벽에 산화막이 형성된다. 이 산화막은 그 형성과정에서 체적의 증가를 가져오고 금속막의 폭이 감소하여 저항을 증가시킨다. 또한 후속에 실시되는 소오스/드레인 영역을 형성하기 위한 이온주입 공정에서 일종의 마스크로 작용하여 상기 산화막 하부의 특정 위치에서 이온주입된 양이 감소하기 때문에 트렌지스터의 특성이 저하되고 수율도 낮아지는 문제점이 있다. 또한 회로의 선폭이 감소함에 따라 게이트의 저항이 증가하는 문제로 인해 신호지연이 발생하는 문제점이 있다. 따라서 트랜지스터의 전기적 특성을 향상시키기 위한 새로운 방법이 모색되어야 하는 것이 현재의 실정이다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 폴리실리콘 게이트의 상부에 금속 전극을 형성하기 위한 다마신 패턴을 형성함 으로써 폴리실리콘 전극과 금속전극을 동시에 형성할 때 발생하는 금속전극의 산화를 방지할 수 있는 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 실리콘 기판의 상부에 다층의 폴리실리콘으로 이루어진 게이트를 형성하는 단계; 상기 게이트 측벽에 스페이서를 형성하는 단계; 상기 기판의 상부에 게이트간 층간 절연막을 적층하고 평탄화하는 단계; 상기 평탄화 이후 금속전극이 형성될 다마신 패턴을 형성한 단계; 및 상기 다마신 패턴을 소정의 금속으로 채우고 평탄화하여 폴리실리콘과 금속으로 이루어진 게이트 전극을 완성한 단계로 이루어진 반도체 소자의 게이트 전극 형성방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
먼저, 도 2a와 도 2b는 폴리실리콘으로 이루어진 게이트를 형성하는 단계를 보여주는 단면도이다. 도 2a에서는 실리콘 기판(10)에 STI(shallow trench isolation) 소자분리막(11)을 형성하고 기판의 상부에 게이트 산화막(12), 제 1 폴리실리콘(13), 버퍼 산화막(14), 제 2 폴리실리콘(15)을 순차적으로 적층한 단계를 보여주고 있다. 이후 게이트를 형성하기 위한 패턴(16)을 형성한다. 다음 도 2b에서는 상기 패턴을 식각마스크로 하여 플라즈마를 이용한 건식식각으로 게이트를 형성한다.
종래에는 게이트 폴리실리콘을 증착한 후 텅스텐과 같은 금속을 증착하고 하드 마스크용 질화막을 증착한 후 포토 공정이 이어졌다. 하지만 본 발명에서는 버퍼 산화막의 상부에 제 2 폴리실리콘을 증착하고, 상기 제 2 폴리실리콘은 추후 형성될 금속 전극을 위해 제거된다. 따라서 금속 전극을 형성하기 이전에 모든 열처리 단계를 완료함으로써 금속 전극의 산화를 방지하게 된다.
이때 게이트 산화막 상부의 제 1 폴리실리콘은 600 내지 1500Å의 두께를 가지는 것이 바람직하며, 버퍼 산화막은 150 내지 300Å의 두께를 가지는 것이 바람직하다. 제 2 폴리실리콘은 상술한 바와 같이 추후 형성될 금속전극의 높이를 결정하는 중요한 인자이므로 구현하고자 하는 소자의 특성에 따라 그 두께를 조절할 수 있다.
다음, 도 2c 내지 도 2d는 게이트 스페이서를 형성하는 단계를 보여주는 단면도이다. 제 2 버퍼 산화막(17)과 질화막(18) 그리고 스페이서용 산화막(19)을 증착한 후에 플라즈마를 이용한 건식식각 공정으로 게이트 스페이서(20)를 완성한다. 여기서 바람직한 제 2 버퍼 산화막의 두께는 150 내지 400Å 이며, 질화막의 두께는 200 내지 500Å 이며, 게이트 스페이서용 산화막은 700 내지 1500Å이 바람직하다. 이때 상기 스페이서용 옥사이드의 증착 두께는 소자의 특성과 원하는 회로구성에 따라 그 두께가 달라진다. 또한 상기 질화막은 스페이서를 형성하기 위한 건식식각 공정시 식각정지막의 역할을 한다.
다음 도 2e 내지 도 2f는 게이트간 층간 절연막(21)을 적층하고 평탄화를 완성한 단계를 보여주는 단면도이다. 게이트간의 절연을 위해 소정두께의 절연막을 증착한다. 이때 절연막의 증착 두께 D1은 게이트의 두께 T1보다 두꺼워야 한다. 이후 상기 절연막의 평탄화는 CMP 또는 건식 에치백(etch-back) 방법을 이용한다. CMP를 이용할 경우에는 진행시간에 의존하여 연마두께를 예측하는 타임 폴리싱(time polishing)을 이용하여 도 2f의 점선으로 표시된 1의 높이까지 광역(global) 평탄화를 하거나 또는 제 2 폴리실리콘을 정지막으로 이용하여 평탄화하여 제 2 폴리실리콘이 노출되는 2의 높이까지 광역 평탄화를 진행하는 방법이 있다. 1의 경우에는 게이트의 상부를 노출시키기 위해 T3 만큼의 추가 식각이 필요하다. 이는 절연막을 식각할 수 있는 케미칼(chemical)을 이용한 습식식각 또는 제 2 폴리실리콘을 정지막으로 이용하는 플라즈마 건식식각 이용한 방법이 있다.
다음, 도 2g 내지 도 2h는 금속전극이 형성될 다마신 패턴(22)을 형성한 단계를 보여주는 단면도이다. 제 2 폴리실리콘과 게이트로 이용되는 폴리실리콘 상부의 버퍼 산화막을 제거한다. 이때 상기 버퍼 산화막은 제 2 폴리실리콘을 제거할 때 식각정지막으로 이용된다. 제 2 폴리실리콘은 HBr, Cl2의 폴리실리콘 에천트(etchant)와 산화막과의 선택비 증가를 위한 O2, N2의 가스를 조합한 건식식각을 통해 산화막과의 선택비를 100 : 1 까지 얻을 수 있으므로 절연막의 두께 변화 없이 제 2 폴리실리콘의 완전 제거가 가능하다. 제 2 버퍼 산화막이나 질화막의 식각은 CF4, CHF3, CH2F2, C4F8, C
5F8, CH3F 등의 F(fluorine) 계열의 산화막 및 질화막 에천트 가스와 식각의 균일도를 향상시키는 O2, Ar 등의 가스들을 조합해 건식식각을 행하거나 불산 또는 뜨거운 인산을 이용해 습식식각을 실시해서 스페이서를 이루고 있는 제 2 버퍼산화막과 질화막을 소정의 두께만큼 제거하여 폴리실리콘을 노출시키면서 그 높이가 폴리실리콘보다 낮은 구조를 갖게 한다.
다음, 도 2i 내지 도 2j는 폴리실리콘과 금속으로 이루어진 게이트 전극을 완성한 단계를 보여주는 단면도이다. 금속전극이 될 금속을 증착(23)하고 평탄화함으로써 폴리실리콘과 금속(23)으로 이루어진 T형 게이트 전극이 완성된다. 이때 상기 금속으로는 텅스텐을 비롯해 코발트, 백금, 구리 등이 사용될 수 있으며, 공정의 폭이 넓어 소자의 요구특성에 따라 선택되어질 수 있다. 이후 금속을 평탄화하는 방법에는 CMP와 건식 에치백의 기법이 있다. 또한 제 1 버퍼 옥사이드를 제거한 뒤 열처리를 이용하여 폴리실리콘 게이트의 코너 부위에 형성되는 전계를 완하시켜 디바이스의 신뢰성을 개선하기도 한다. 이렇게 하면 금속전극을 증착하기 전에 모든 열공정이 완료되기 때문에 열공정으로 인한 금속전극의 산화를 방지할 수 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 게이트 전극 형성방법은 폴리실리콘 게이트의 상부에 금속 전극을 형성하기 위한 다마신 패턴을 형성함으로써 폴리실리콘 전극과 금속전극을 동시에 형성할 때 발생하는 금속전극의 산화를 방지할 수 있는 효과가 있다.
또한 다양한 금속을 이용하여 금속전극을 형성할 수 있으므로 트랜지스터의 전기적 특성을 개선하여 소자의 성능향상을 도모할 수 있다.
Claims (20)
- 반도체 소자의 게이트 전극 형성방법에 있어서,실리콘 기판의 상부에 다층의 폴리실리콘으로 이루어진 게이트를 형성하는 단계;상기 게이트 측벽에 다층의 절연막으로 구성된 스페이서를 형성하는 단계;상기 기판의 상부에 게이트간 층간 절연막을 적층하고 평탄화하는 단계;금속전극이 형성될 다마신 패턴을 형성하는 단계; 및상기 다마신 패턴을 소정의 금속으로 채우고 평탄화하여 T형 게이트 전극을 완성하는 단계로 이루어짐을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서,상기 폴리실리콘으로 이루어진 게이트를 형성하는 단계는실리콘 기판의 상부에 소자분리막을 형성하는 단계;상기 소자분리막이 형성된 기판의 상부 전면에 게이트 산화막과 제 1 폴리실리콘, 버퍼 산화막, 제 2 폴리실리콘을 순차적으로 적층하고 게이트 패턴을 형성하는 단계; 및상기 패턴을 식각마스크로 하여 식각을 실시하여 폴리실리콘으로 이루어진 게이트를 완성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 2항에 있어서,상기 식각은 플라즈마를 이용한 건식식각으로 실시함을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 2항에 있어서,상기 제 1 폴리실리콘은 600 내지 1500Å의 두께로 형성함을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 2항에 있어서,상기 버퍼 산화막은 150 내지 300Å의 두께로 형성함을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 2항에 있어서,상기 제 2 폴리실리콘은 금속전극의 높이를 결정하는 역할을 하며 소자의 특성에 따라 그 증착두께를 조절할 수 있음을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서,상기 게이트 측벽에 스페이서를 형성하는 단계는T1 두께의 폴리실리콘 게이트를 포함한 기판의 전면에 제 2 버퍼 산화막과 질화막 그리고 스페이서용 산화막을 증착하는 단계; 및상기 스페이서용 산화막을 부분식각하여 질화막과 제 2 버퍼 산화막을 포함한 폴리실리콘 게이트의 측벽에 스페이서를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 7항에 있어서,상기 스페이서용 산화막의 식각은 플라즈마를 이용한 건식식각으로 실시함을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 7항에 있어서,상기 스페이서용 산화막은 700 내지 1500Å의 두께로 형성함을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 7항에 있어서,상기 제 2 버퍼 산화막은 150 내지 400Å의 두께로 형성함을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 7항에 있어서,상기 질화막은 200 내지 500Å의 두께로 형성함을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서,상기 스페이서용 산화막은 소자의 특성과 원하는 회로구성에 따라 그 두께가 달라짐을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서,상기 게이트간 층간 절연막의 두께는 상기 폴리실리콘 게이트의 두께보다 두꺼움을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서,상기 층간 절연막의 평탄화는 CMP 또는 건식 에치백 방법으로 실시함을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 2항에 있어서,상기 층간 절연막의 평탄화는 상기 제 2 폴리실리콘을 식각정지막으로 하는 CMP 공정으로 이루어짐을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 2항에 있어서,상기 층간 절연막의 평탄화는 상기 제 2 폴리실리콘보다 높은 소정의 높이까지 타임 폴리싱에 의한 CMP 공정을 실시한 후에 습식식각 또는 플라즈마 건식식각을 추가적으로 진행하여 실시함을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 2항에 있어서,상기 다마신 패턴을 형성하는 단계는 제 2 폴리실리콘, 제 2 버퍼 산화막, 질화막 및 버퍼 산화막을 제거하는 단계로 이루어짐을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 17항에 있어서,상기 제 2 폴리실리콘의 제거는 HBr, Cl2의 폴리실리콘 에천트와 산화막과의 선택비 증가를 위한 O2, N2의 가스를 조합한 건식식각으로 이루어짐을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 17항에 있어서,상기 제 2 버퍼산화막, 질화막 및 버퍼 산화막의 제거는 CF4, CHF3, CH2 F2, C4F8, C5F8, CH3F 등의 불소 계열의 산화막 및 질화막 에천트 가스와 식각의 균일도 를 향상시키는 O2, Ar 등의 가스들을 조합해 건식식각을 행하거나 불산 또는 뜨거운 인산을 이용해 습식식각을 실시해서 이루어짐을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서,상기 다마신 패턴의 금속을 평탄화하는 단계는 CMP 또는 드라이 에치백으로 실시함을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030101774A KR100597090B1 (ko) | 2003-12-31 | 2003-12-31 | 반도체 소자의 게이트 전극 형성방법 |
| US11/024,437 US7332421B2 (en) | 2003-12-31 | 2004-12-30 | Method of fabricating gate electrode of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030101774A KR100597090B1 (ko) | 2003-12-31 | 2003-12-31 | 반도체 소자의 게이트 전극 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050069575A KR20050069575A (ko) | 2005-07-05 |
| KR100597090B1 true KR100597090B1 (ko) | 2006-07-04 |
Family
ID=37259963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030101774A KR100597090B1 (ko) | 2003-12-31 | 2003-12-31 | 반도체 소자의 게이트 전극 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100597090B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101119159B1 (ko) * | 2005-08-03 | 2012-03-19 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| KR100807497B1 (ko) * | 2006-08-22 | 2008-02-25 | 동부일렉트로닉스 주식회사 | 반도체 소자의 스페이서 제조 방법 |
-
2003
- 2003-12-31 KR KR1020030101774A patent/KR100597090B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050069575A (ko) | 2005-07-05 |
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