JP2000307001A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000307001A JP2000307001A JP11114866A JP11486699A JP2000307001A JP 2000307001 A JP2000307001 A JP 2000307001A JP 11114866 A JP11114866 A JP 11114866A JP 11486699 A JP11486699 A JP 11486699A JP 2000307001 A JP2000307001 A JP 2000307001A
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Abstract
(57)【要約】
【課題】 層間絶縁膜の下層にエッチングストッパ膜を
設けるＳＡＣ技術を用いてコンタクトホールを形成する
際に、コンタクト領域を覆うエッチングストッパ膜の除
去を、間絶縁膜のエッチングを招くことなく且つ安定し
て制御性よく行って、微細なコンタクトホールを再現性
よく形成することが可能な半導体装置の製造方法を提供
することを目的とする。 【解決手段】 ２個のゲート電極２０側壁のＳｉＯ2 サ
イドウォール２４に挟まれた導電領域２２上に、ＳｉＮ
エッチングストッパ膜２６、ＢＰＳＧ層間絶縁膜２８、
及びＴｉＮカバー膜３０を順に形成し、ＴｉＮカバー膜
３０及びＢＰＳＧ層間絶縁膜２８を選択的にエッチング
除去してホールを形成した後、ＴｉＮカバー膜３０をマ
スクとしてホール底面のＳｉＮエッチングストッパ膜２
６を選択的にエッチング除去し導電領域２２に達するコ
ンタクトホール４０を形成する。
設けるＳＡＣ技術を用いてコンタクトホールを形成する
際に、コンタクト領域を覆うエッチングストッパ膜の除
去を、間絶縁膜のエッチングを招くことなく且つ安定し
て制御性よく行って、微細なコンタクトホールを再現性
よく形成することが可能な半導体装置の製造方法を提供
することを目的とする。 【解決手段】 ２個のゲート電極２０側壁のＳｉＯ2 サ
イドウォール２４に挟まれた導電領域２２上に、ＳｉＮ
エッチングストッパ膜２６、ＢＰＳＧ層間絶縁膜２８、
及びＴｉＮカバー膜３０を順に形成し、ＴｉＮカバー膜
３０及びＢＰＳＧ層間絶縁膜２８を選択的にエッチング
除去してホールを形成した後、ＴｉＮカバー膜３０をマ
スクとしてホール底面のＳｉＮエッチングストッパ膜２
６を選択的にエッチング除去し導電領域２２に達するコ
ンタクトホール４０を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に半導体装置の微細化に対応して微細なコ
ンタクトを自己整合的に形成する半導体装置の製造方法
に関するものである。
法に係り、特に半導体装置の微細化に対応して微細なコ
ンタクトを自己整合的に形成する半導体装置の製造方法
に関するものである。
【０００２】
【従来の技術】近年のＶＬＳＩ（Very Large Scale Int
egration）等に見られるように、半導体装置の高集積化
及び高性能化の進展に伴い、微細加工、特に配線パター
ンの微細加工についての要求が厳しくなっている。そし
て、その一環として、微細なコンタクトを形成すること
も強く要請されている。
egration）等に見られるように、半導体装置の高集積化
及び高性能化の進展に伴い、微細加工、特に配線パター
ンの微細加工についての要求が厳しくなっている。そし
て、その一環として、微細なコンタクトを形成すること
も強く要請されている。
【０００３】従来の半導体装置の製造方法において、半
導体基板表面の導電領域に達するコンタクトホールを形
成する際には、通常、フォトリソグラフィ技術を用いて
形成した所定の開口部をもつレジストパターンをマスク
として、ドライエッチングにより層間絶縁膜を選択的に
エッチング除去する加工を行っている。
導体基板表面の導電領域に達するコンタクトホールを形
成する際には、通常、フォトリソグラフィ技術を用いて
形成した所定の開口部をもつレジストパターンをマスク
として、ドライエッチングにより層間絶縁膜を選択的に
エッチング除去する加工を行っている。
【０００４】しかし、この場合には、フォトリソグラフ
ィ法によりレジストパターンを露光現像する際の解像度
やこのレジストパターンの開口部と半導体基板表面の導
電領域との位置合わせ精度に限界があり、こうした限界
によってコンタクトホールの微細化の程度が決定されて
しまうという制約があった。
ィ法によりレジストパターンを露光現像する際の解像度
やこのレジストパターンの開口部と半導体基板表面の導
電領域との位置合わせ精度に限界があり、こうした限界
によってコンタクトホールの微細化の程度が決定されて
しまうという制約があった。
【０００５】このため、こうしたフォトリソグラフィ技
術を用いる場合の限界を突破して、微細なコンタクトの
形成を可能にする代表的な手段として、自己整合式コン
タクト加工（Self-Aligned Contact：以下「ＳＡＣ」と
略する）技術がある。
術を用いる場合の限界を突破して、微細なコンタクトの
形成を可能にする代表的な手段として、自己整合式コン
タクト加工（Self-Aligned Contact：以下「ＳＡＣ」と
略する）技術がある。
【０００６】例えば２つのゲート電極に挟まれた半導体
基板表面の導電領域に達する微細なコンタクトホールを
形成する場合、ゲート電極の上面及び側面に形成されて
いるオフセット絶縁膜及びサイドウォール絶縁膜を利用
して、２つのゲート電極間の微細な領域に自己整合的に
コンタクトホールを形成するＳＡＣ技術が開発されてい
る。
基板表面の導電領域に達する微細なコンタクトホールを
形成する場合、ゲート電極の上面及び側面に形成されて
いるオフセット絶縁膜及びサイドウォール絶縁膜を利用
して、２つのゲート電極間の微細な領域に自己整合的に
コンタクトホールを形成するＳＡＣ技術が開発されてい
る。
【０００７】但し、多層配線に伴って層間絶縁膜表面の
平坦化が要求されるようになると、この層間絶縁膜とゲ
ート電極を被覆するオフセット絶縁膜及びサイドウォー
ル絶縁膜とのエッチング速度は略同等であることから、
層間絶縁膜のエッチングの際にオフセット絶縁膜及びサ
イドウォール絶縁膜までもがエッチング除去されて、開
口されるコンタクトホール内にゲート電極が露出する恐
れが生じ、コンタクトホール内に形成される配線層とゲ
ート電極とがショートする危険性が生じることとなっ
た。
平坦化が要求されるようになると、この層間絶縁膜とゲ
ート電極を被覆するオフセット絶縁膜及びサイドウォー
ル絶縁膜とのエッチング速度は略同等であることから、
層間絶縁膜のエッチングの際にオフセット絶縁膜及びサ
イドウォール絶縁膜までもがエッチング除去されて、開
口されるコンタクトホール内にゲート電極が露出する恐
れが生じ、コンタクトホール内に形成される配線層とゲ
ート電極とがショートする危険性が生じることとなっ
た。
【０００８】このようなコンタクトホール内の配線層と
ゲート電極とのショートを防止するために、層間絶縁膜
の下層に、層間絶縁膜のとのエッチング選択比がとれる
エッチングストッパ膜を形成する方法が開発された。以
下、この層間絶縁膜の下層にエッチングストッパ膜を形
成するＳＡＣ技術について、図１４〜図１７の工程断面
図を用いて説明する。
ゲート電極とのショートを防止するために、層間絶縁膜
の下層に、層間絶縁膜のとのエッチング選択比がとれる
エッチングストッパ膜を形成する方法が開発された。以
下、この層間絶縁膜の下層にエッチングストッパ膜を形
成するＳＡＣ技術について、図１４〜図１７の工程断面
図を用いて説明する。
【０００９】先ず、半導体基板１０表面を熱酸化して、
ゲート酸化膜１２を形成した後、このゲート酸化膜１２
上に、所定の不純物を含有するポリシリコン層１４、Ｗ
Ｓｉ（タングステンシリサイド）層１６、及びオフセッ
トＳｉＯ2 膜１８を順に積層して形成する。
ゲート酸化膜１２を形成した後、このゲート酸化膜１２
上に、所定の不純物を含有するポリシリコン層１４、Ｗ
Ｓｉ（タングステンシリサイド）層１６、及びオフセッ
トＳｉＯ2 膜１８を順に積層して形成する。
【００１０】続いて、これらオフセットＳｉＯ2 膜１
８、ＷＳｉ層１６、及びポリシリコン層１４を所定の形
状にパターニングして、ゲート酸化膜１２上に、下から
順に積層されたポリシリコン層１４及びＷＳｉ層１６か
らなる２個のゲート電極及びそれに接続する配線層（以
下、単に「ゲート電極」という）２０を微細な間隔をお
いて形成する。
８、ＷＳｉ層１６、及びポリシリコン層１４を所定の形
状にパターニングして、ゲート酸化膜１２上に、下から
順に積層されたポリシリコン層１４及びＷＳｉ層１６か
らなる２個のゲート電極及びそれに接続する配線層（以
下、単に「ゲート電極」という）２０を微細な間隔をお
いて形成する。
【００１１】続いて、これら２個のゲート電極２０及び
その上層のオフセットＳｉＯ2 膜１８をマスクとして、
半導体基板１０表面に所定の不純物をイオン注入した
後、活性化処理を施して、導電領域２２を形成する。
その上層のオフセットＳｉＯ2 膜１８をマスクとして、
半導体基板１０表面に所定の不純物をイオン注入した
後、活性化処理を施して、導電領域２２を形成する。
【００１２】続いて、半導体基体全面にＳｉＯ2 膜を堆
積した後、このＳｉＯ2 膜及びゲート酸化膜１２を異方
性エッチングして、オフセットＳｉＯ2 膜１８及びゲー
ト電極２０の側壁にＳｉＯ2 サイドウォール２４を形成
すると共に、２個のゲート電極２０側壁のＳｉＯ2 サイ
ドウォール２４に挟まれた導電領域２２表面を露出させ
る。
積した後、このＳｉＯ2 膜及びゲート酸化膜１２を異方
性エッチングして、オフセットＳｉＯ2 膜１８及びゲー
ト電極２０の側壁にＳｉＯ2 サイドウォール２４を形成
すると共に、２個のゲート電極２０側壁のＳｉＯ2 サイ
ドウォール２４に挟まれた導電領域２２表面を露出させ
る。
【００１３】続いて、半導体基体全面に、ＳｉＮエッチ
ングストッパ膜２６を形成する。更に、このＳｉＮエッ
チングストッパ膜２６上にＢＰＳＧ（Boro-Phospho-Sli
cateGlass）層間絶縁膜２８を形成する。その後に、Ｃ
ＭＰ（Chemical MechanicalPolishing ；化学的機械的
研磨）法やリフロー（reflow）法を用いる平坦化プロセ
スにより、このＢＰＳＧ層間絶縁膜２８表面を平坦化す
る。
ングストッパ膜２６を形成する。更に、このＳｉＮエッ
チングストッパ膜２６上にＢＰＳＧ（Boro-Phospho-Sli
cateGlass）層間絶縁膜２８を形成する。その後に、Ｃ
ＭＰ（Chemical MechanicalPolishing ；化学的機械的
研磨）法やリフロー（reflow）法を用いる平坦化プロセ
スにより、このＢＰＳＧ層間絶縁膜２８表面を平坦化す
る。
【００１４】続いて、この表面を平坦化したＢＰＳＧ層
間絶縁膜２８上にレジストを塗布した後、通常のフォト
リソグラフィ技術を用いてパターニングし、導電領域２
２上方に所定の大きさの開口部３２をもつレジストパタ
ーン３４を形成する（図１４参照）。
間絶縁膜２８上にレジストを塗布した後、通常のフォト
リソグラフィ技術を用いてパターニングし、導電領域２
２上方に所定の大きさの開口部３２をもつレジストパタ
ーン３４を形成する（図１４参照）。
【００１５】次いで、ＲＩＥ（Reactive Ion Etching；
反応性イオンエッチング）法を用いて、このレジストパ
ターン３４をマスクとして、その開口部３２内に露出し
ているＢＰＳＧ層間絶縁膜２８を選択的にエッチング
し、ＳｉＮエッチングストッパ膜２６表面に達するホー
ル３６を形成する。
反応性イオンエッチング）法を用いて、このレジストパ
ターン３４をマスクとして、その開口部３２内に露出し
ているＢＰＳＧ層間絶縁膜２８を選択的にエッチング
し、ＳｉＮエッチングストッパ膜２６表面に達するホー
ル３６を形成する。
【００１６】但し、このＢＰＳＧ層間絶縁膜２８のエッ
チングの際には、エッチングガスやレジストの中のＣ
（炭素）やＦ（フッ素）を含有するポリマー膜３８がホ
ール３６内の側壁及び底面に付着するという現象が生じ
る（図１５参照）。
チングの際には、エッチングガスやレジストの中のＣ
（炭素）やＦ（フッ素）を含有するポリマー膜３８がホ
ール３６内の側壁及び底面に付着するという現象が生じ
る（図１５参照）。
【００１７】このようして、ホール３６底面のＳｉＮエ
ッチングストッパ膜２６上にもポリマー膜３８が付着す
るため、次の工程においてホール３６内に露出するＳｉ
Ｎエッチングストッパ膜２６を選択的にエッチング除去
する際には、ポリマー膜３８とＳｉＮエッチングストッ
パ膜２６を同時にエッチング除去する必要がある。
ッチングストッパ膜２６上にもポリマー膜３８が付着す
るため、次の工程においてホール３６内に露出するＳｉ
Ｎエッチングストッパ膜２６を選択的にエッチング除去
する際には、ポリマー膜３８とＳｉＮエッチングストッ
パ膜２６を同時にエッチング除去する必要がある。
【００１８】ところが、これらポリマー膜３８とＳｉＮ
エッチングストッパ膜２６とは、そのエッチング特性、
例えばエッチング速度などが異なるため、両者を同時に
加工するのは非常に困難である。
エッチングストッパ膜２６とは、そのエッチング特性、
例えばエッチング速度などが異なるため、両者を同時に
加工するのは非常に困難である。
【００１９】また、ホール３６底面のＳｉＮエッチング
ストッパ膜２６上のポリマー膜３８はＢＰＳＧ層間絶縁
膜２８を選択的にエッチングする際のオーバーエッチン
グ時に形成されるが、ホール３６を開口する被エッチン
グ領域は狭く、発光などを利用した終点検出も容易では
ないことから、このＢＰＳＧ層間絶縁膜のエッチング時
間は、ＢＰＳＧ層間絶縁膜２８の膜厚とある程度のオー
バーエッチングを考慮した所定の固定された時間として
画一的に決定されることになる。
ストッパ膜２６上のポリマー膜３８はＢＰＳＧ層間絶縁
膜２８を選択的にエッチングする際のオーバーエッチン
グ時に形成されるが、ホール３６を開口する被エッチン
グ領域は狭く、発光などを利用した終点検出も容易では
ないことから、このＢＰＳＧ層間絶縁膜のエッチング時
間は、ＢＰＳＧ層間絶縁膜２８の膜厚とある程度のオー
バーエッチングを考慮した所定の固定された時間として
画一的に決定されることになる。
【００２０】そのため、各ホール３６におけるオーバー
エッチング量は、同一のウェーハ内におけるＢＰＳＧ層
間絶縁膜２８の膜厚のばらつきによって異なると共に、
ウェーハ間におけるＢＰＳＧ層間絶縁膜２８の膜厚のば
らつきによっても異なるために、ポリマー膜３８の膜厚
も同一ウェーハ内のみならずウェーハ間においてもばら
つくことになる。
エッチング量は、同一のウェーハ内におけるＢＰＳＧ層
間絶縁膜２８の膜厚のばらつきによって異なると共に、
ウェーハ間におけるＢＰＳＧ層間絶縁膜２８の膜厚のば
らつきによっても異なるために、ポリマー膜３８の膜厚
も同一ウェーハ内のみならずウェーハ間においてもばら
つくことになる。
【００２１】こうなると、ポリマー膜３８とＳｉＮエッ
チングストッパ膜２６を同時にエッチング除去するため
にはかなり過剰なエッチング処理を施すことが必要にな
り、ＳｉＮエッチングストッパ膜２６を安定して制御性
よくエッチングすることが困難になることから、下地の
半導体基板１０へのダメージが発生するのみならず、自
己整合的に開口するはずのコンタクトホールの形成も不
可能になる。
チングストッパ膜２６を同時にエッチング除去するため
にはかなり過剰なエッチング処理を施すことが必要にな
り、ＳｉＮエッチングストッパ膜２６を安定して制御性
よくエッチングすることが困難になることから、下地の
半導体基板１０へのダメージが発生するのみならず、自
己整合的に開口するはずのコンタクトホールの形成も不
可能になる。
【００２２】このため、ポリマー膜３８とＳｉＮエッチ
ングストッパ膜２６を同時にエッチング除去する代わり
に、先ずポリマー膜３８をエッチング除去した後に、改
めてＳｉＮエッチングストッパ膜２６をエッチング除去
する２段階のエッチング処理を行うこととする。
ングストッパ膜２６を同時にエッチング除去する代わり
に、先ずポリマー膜３８をエッチング除去した後に、改
めてＳｉＮエッチングストッパ膜２６をエッチング除去
する２段階のエッチング処理を行うこととする。
【００２３】即ち、レジストを除去するための通常のア
ッシャ（asher ）を用いて、このホール３６内の側壁及
び底面（以下、両者を併せて「内壁」という）に付着し
ているポリマー膜３８を除去して、ホール３６内にＳｉ
Ｎエッチングストッパ膜２６表面を露出させる。但し、
この場合、ＢＰＳＧ層間絶縁膜２８上のレジストパター
ン３４も同時に除去され、ＢＰＳＧ層間絶縁膜２８が露
出することになる（図１６参照）。
ッシャ（asher ）を用いて、このホール３６内の側壁及
び底面（以下、両者を併せて「内壁」という）に付着し
ているポリマー膜３８を除去して、ホール３６内にＳｉ
Ｎエッチングストッパ膜２６表面を露出させる。但し、
この場合、ＢＰＳＧ層間絶縁膜２８上のレジストパター
ン３４も同時に除去され、ＢＰＳＧ層間絶縁膜２８が露
出することになる（図１６参照）。
【００２４】続いて、ホール３６底面に露出しているＳ
ｉＮエッチングストッパ膜２６を選択的にエッチング除
去して、半導体基板１０の導電領域２２表面に達するコ
ンタクトホール４０を２個のゲート電極２０側壁のＳｉ
Ｏ2 サイドウォール２４に規定されて自己整合的に形成
する。
ｉＮエッチングストッパ膜２６を選択的にエッチング除
去して、半導体基板１０の導電領域２２表面に達するコ
ンタクトホール４０を２個のゲート電極２０側壁のＳｉ
Ｏ2 サイドウォール２４に規定されて自己整合的に形成
する。
【００２５】但し、この場合、ＢＰＳＧ層間絶縁膜２８
上のレジストパターン３４は既に除去されて存在しない
ため、ＢＰＳＧ層間絶縁膜２８も全面的にエッチングさ
れることになる（図１７参照）。
上のレジストパターン３４は既に除去されて存在しない
ため、ＢＰＳＧ層間絶縁膜２８も全面的にエッチングさ
れることになる（図１７参照）。
【００２６】以上のようにして、コンタクトホール４０
を開口するコンタクト領域、即ち２個のゲート電極２０
側壁のＳｉＯ2 サイドウォール２４に挟まれた半導体基
板１０表面の導電領域２２に、予めＳｉＮエッチングス
トッパ膜２６を形成して被覆しておき、このＳｉＮエッ
チングストッパ膜２６上にＢＰＳＧ層間絶縁膜２８を形
成し、このＢＰＳＧ層間絶縁膜２８上にリソグラフィ技
術を用いて形成した所定の大きさの開口部３２をもつレ
ジストパターン３４をマスクとしてＢＰＳＧ層間絶縁膜
２８を選択的にエッチングしてホール３６を形成し、ホ
ール３６底面に露出しているＳｉＮエッチングストッパ
膜２６を選択的にエッチング除去して、半導体基板１０
の導電領域２２表面に達するコンタクトホール４０を２
個のゲート電極２０側壁のＳｉＯ2 サイドウォール２４
に規定されて自己整合的に形成することにより、２個の
ゲート電極２０側壁のＳｉＯ2 サイドウォール２４に挟
まれた半導体基板１０の導電領域２２がリソグラフィ技
術の解像限界以下の微細な領域であっても、その微細な
領域を開口するコンタクトホール４０を容易に形成する
ことができる。
を開口するコンタクト領域、即ち２個のゲート電極２０
側壁のＳｉＯ2 サイドウォール２４に挟まれた半導体基
板１０表面の導電領域２２に、予めＳｉＮエッチングス
トッパ膜２６を形成して被覆しておき、このＳｉＮエッ
チングストッパ膜２６上にＢＰＳＧ層間絶縁膜２８を形
成し、このＢＰＳＧ層間絶縁膜２８上にリソグラフィ技
術を用いて形成した所定の大きさの開口部３２をもつレ
ジストパターン３４をマスクとしてＢＰＳＧ層間絶縁膜
２８を選択的にエッチングしてホール３６を形成し、ホ
ール３６底面に露出しているＳｉＮエッチングストッパ
膜２６を選択的にエッチング除去して、半導体基板１０
の導電領域２２表面に達するコンタクトホール４０を２
個のゲート電極２０側壁のＳｉＯ2 サイドウォール２４
に規定されて自己整合的に形成することにより、２個の
ゲート電極２０側壁のＳｉＯ2 サイドウォール２４に挟
まれた半導体基板１０の導電領域２２がリソグラフィ技
術の解像限界以下の微細な領域であっても、その微細な
領域を開口するコンタクトホール４０を容易に形成する
ことができる。
【００２７】しかも、その際、ゲート電極２０の上面及
び側壁はオフセットＳｉＯ2 膜１８及びＳｉＯ2 サイド
ウォール２４によって被覆されており、後の工程におい
てコンタクトホール４０内に形成するプラグ層とゲート
電極２０とが接触しないようになっている。
び側壁はオフセットＳｉＯ2 膜１８及びＳｉＯ2 サイド
ウォール２４によって被覆されており、後の工程におい
てコンタクトホール４０内に形成するプラグ層とゲート
電極２０とが接触しないようになっている。
【００２８】
【発明が解決しようとする課題】上記のようにＢＰＳＧ
層間絶縁膜２８の下層にＳｉＮエッチングストッパ膜２
６を形成するＳＡＣ技術を用いて、２個のゲート電極２
０側壁のＳｉＯ2 サイドウォール２４に挟まれた微細な
領域である導電領域２２を開口するコンタクトホール４
０を形成する従来の半導体装置の製造方法においては、
ＢＰＳＧ層間絶縁膜２８を選択的にエッチング除去し、
ＳｉＮエッチングストッパ膜２６表面に達するホール３
６を形成する第１のステップと、ホール３６底面に露出
しているＳｉＮエッチングストッパ膜２６を選択的にエ
ッチング除去し、導電領域２２表面に達するコンタクト
ホール４０を２個のゲート電極２０側壁のＳｉＯ2 サイ
ドウォール２４に規定されて自己整合的に形成する第２
のステップとの２段階のエッチングステップが必要があ
る。
層間絶縁膜２８の下層にＳｉＮエッチングストッパ膜２
６を形成するＳＡＣ技術を用いて、２個のゲート電極２
０側壁のＳｉＯ2 サイドウォール２４に挟まれた微細な
領域である導電領域２２を開口するコンタクトホール４
０を形成する従来の半導体装置の製造方法においては、
ＢＰＳＧ層間絶縁膜２８を選択的にエッチング除去し、
ＳｉＮエッチングストッパ膜２６表面に達するホール３
６を形成する第１のステップと、ホール３６底面に露出
しているＳｉＮエッチングストッパ膜２６を選択的にエ
ッチング除去し、導電領域２２表面に達するコンタクト
ホール４０を２個のゲート電極２０側壁のＳｉＯ2 サイ
ドウォール２４に規定されて自己整合的に形成する第２
のステップとの２段階のエッチングステップが必要があ
る。
【００２９】そして、第１のステップのＢＰＳＧ層間絶
縁膜２８を選択的にエッチング除去する際には、上述の
ように、ポリマー膜３８がホール３６内壁に付着すると
いう現象が生じた。このため、ＳｉＮエッチングストッ
パ膜２６を選択的にエッチング除去する第２のステップ
において、このポリマー膜３８とＳｉＮエッチングスト
ッパ膜２６を同時にエッチング除去しようとすると、種
々の不都合が発生することから、先ずポリマー膜３８を
エッチング除去した後に、改めてＳｉＮエッチングスト
ッパ膜２６をエッチング除去する２段階のエッチング処
理を行うこととした。
縁膜２８を選択的にエッチング除去する際には、上述の
ように、ポリマー膜３８がホール３６内壁に付着すると
いう現象が生じた。このため、ＳｉＮエッチングストッ
パ膜２６を選択的にエッチング除去する第２のステップ
において、このポリマー膜３８とＳｉＮエッチングスト
ッパ膜２６を同時にエッチング除去しようとすると、種
々の不都合が発生することから、先ずポリマー膜３８を
エッチング除去した後に、改めてＳｉＮエッチングスト
ッパ膜２６をエッチング除去する２段階のエッチング処
理を行うこととした。
【００３０】しかし、この場合には、ホール３６内壁に
付着しているポリマー膜３８を除去する際に、ＢＰＳＧ
層間絶縁膜２８上のレジストパターン３４も同時に除去
されてしまうため、第２のステップのＳｉＮエッチング
ストッパ膜２６を選択的にエッチング除去する際に、Ｂ
ＰＳＧ層間絶縁膜２８も全面的にエッチングされること
になる。
付着しているポリマー膜３８を除去する際に、ＢＰＳＧ
層間絶縁膜２８上のレジストパターン３４も同時に除去
されてしまうため、第２のステップのＳｉＮエッチング
ストッパ膜２６を選択的にエッチング除去する際に、Ｂ
ＰＳＧ層間絶縁膜２８も全面的にエッチングされること
になる。
【００３１】このため、上記図１７に示されるように、
全面的エッチングされたＢＰＳＧ層間絶縁膜２８は所望
の膜厚よりも遙に薄膜化され、ゲート電極２０と後にＢ
ＰＳＧ層間絶縁膜２８上に形成する配線層との間にショ
ートが発生し易くなるという問題が生じた。
全面的エッチングされたＢＰＳＧ層間絶縁膜２８は所望
の膜厚よりも遙に薄膜化され、ゲート電極２０と後にＢ
ＰＳＧ層間絶縁膜２８上に形成する配線層との間にショ
ートが発生し易くなるという問題が生じた。
【００３２】また、ＢＰＳＧ層間絶縁膜２８をエッチン
グする際に発生する酸素の影響により、ＳｉＮエッチン
グストッパ膜２６のエッチング速度が変動したり、その
均一性が悪化したり、ＳｉＮエッチングストッパ膜２６
の下に存在する半導体基板１０との選択比が低下したり
するため、ＳｉＮエッチングストッパ膜２６を安定して
制御性よくエッチングすることができなくなる。
グする際に発生する酸素の影響により、ＳｉＮエッチン
グストッパ膜２６のエッチング速度が変動したり、その
均一性が悪化したり、ＳｉＮエッチングストッパ膜２６
の下に存在する半導体基板１０との選択比が低下したり
するため、ＳｉＮエッチングストッパ膜２６を安定して
制御性よくエッチングすることができなくなる。
【００３３】その結果、上記図１７に示されるように、
ＳｉＮエッチングストッパ膜２６のエッチングの際に、
ゲート電極２０を被覆しているオフセットＳｉＯ2 膜１
８及びＳｉＯ2 サイドウォール２４が削られたり、導電
領域２２表面が削られたりすることになった。このた
め、ゲート電極２０をコンタクトホール内に形成する配
線層との間にショートが発生したり、コンタクト特性が
劣化したりするという問題も生じた。
ＳｉＮエッチングストッパ膜２６のエッチングの際に、
ゲート電極２０を被覆しているオフセットＳｉＯ2 膜１
８及びＳｉＯ2 サイドウォール２４が削られたり、導電
領域２２表面が削られたりすることになった。このた
め、ゲート電極２０をコンタクトホール内に形成する配
線層との間にショートが発生したり、コンタクト特性が
劣化したりするという問題も生じた。
【００３４】なお、上記のＢＰＳＧ層間絶縁膜２８の薄
膜化に起因する問題を回避するために、このＢＰＳＧ層
間絶縁膜２８が全面的にエッチングされる量を予め考慮
してＢＰＳＧ層間絶縁膜２８を非常に厚く形成すること
が考えられる。
膜化に起因する問題を回避するために、このＢＰＳＧ層
間絶縁膜２８が全面的にエッチングされる量を予め考慮
してＢＰＳＧ層間絶縁膜２８を非常に厚く形成すること
が考えられる。
【００３５】しかし、この場合には、ＢＰＳＧ層間絶縁
膜２８を選択的にエッチング除去して形成するホール３
６のアスペクト比が極めて大きくなり、このホール３６
を良好に開口するためのエッチング条件を設定すること
が困難になる。
膜２８を選択的にエッチング除去して形成するホール３
６のアスペクト比が極めて大きくなり、このホール３６
を良好に開口するためのエッチング条件を設定すること
が困難になる。
【００３６】また、ＢＰＳＧ層間絶縁膜２８を非常に厚
く形成することによっては、ＢＰＳＧ層間絶縁膜２８を
エッチングする際に発生する酸素の影響によるＳｉＮエ
ッチングストッパ膜２６のエッチング速度の変動等に起
因する問題を解決することはできない。また、当然に、
コンタクトホール４０の開口率にも影響するため、幅広
い応用が困難になってしまう。
く形成することによっては、ＢＰＳＧ層間絶縁膜２８を
エッチングする際に発生する酸素の影響によるＳｉＮエ
ッチングストッパ膜２６のエッチング速度の変動等に起
因する問題を解決することはできない。また、当然に、
コンタクトホール４０の開口率にも影響するため、幅広
い応用が困難になってしまう。
【００３７】以上のことから、ホール３６底面をなす非
常に狭い領域に存在するＳｉＮエッチングストッパ膜２
６を選択的にエッチング除去する際に、それ以外の広い
領域に存在しているＢＰＳＧ層間絶縁膜２８までもが全
面的にエッチングされることが原因となって上記の諸問
題が発生するといえる。
常に狭い領域に存在するＳｉＮエッチングストッパ膜２
６を選択的にエッチング除去する際に、それ以外の広い
領域に存在しているＢＰＳＧ層間絶縁膜２８までもが全
面的にエッチングされることが原因となって上記の諸問
題が発生するといえる。
【００３８】従って、ＳＡＣプロセスにおけるＳｉＮエ
ッチングストッパ膜２６の除去を、ＢＰＳＧ層間絶縁膜
２８のエッチングを招くことなく、且つ安定して制御性
よく行うことが可能な技術の開発が切望されている。
ッチングストッパ膜２６の除去を、ＢＰＳＧ層間絶縁膜
２８のエッチングを招くことなく、且つ安定して制御性
よく行うことが可能な技術の開発が切望されている。
【００３９】そこで本発明は、上記問題点を鑑みてなさ
れたものであり、層間絶縁膜の下層にエッチングストッ
パ膜を設けるＳＡＣ技術を用いてコンタクトホールを形
成する際に、コンタクト領域を覆うエッチングストッパ
膜の除去を、間絶縁膜のエッチングを招くことなく且つ
安定して制御性よく行って、微細なコンタクトホールを
再現性よく形成することが可能な半導体装置の製造方法
を提供することを目的とする。
れたものであり、層間絶縁膜の下層にエッチングストッ
パ膜を設けるＳＡＣ技術を用いてコンタクトホールを形
成する際に、コンタクト領域を覆うエッチングストッパ
膜の除去を、間絶縁膜のエッチングを招くことなく且つ
安定して制御性よく行って、微細なコンタクトホールを
再現性よく形成することが可能な半導体装置の製造方法
を提供することを目的とする。
【００４０】
【課題を解決するための手段】上記課題は、以下の本発
明に係る半導体装置の製造方法により達成される。即
ち、請求項１に係る半導体装置の製造方法は、半導体基
板上に段差形状物を形成すると共に、この段差形状物に
挟まれた半導体基板表面に導電領域を形成する第１の工
程と、これら段差形状物及び導電領域を被覆するエッチ
ングストッパ膜を形成する第２の工程と、このエッチン
グストッパ膜上に、層間絶縁膜を形成した後、この層間
絶縁膜表面を平坦化する第３の工程と、この層間絶縁膜
上に、エッチングストッパ膜とのエッチング選択比がと
れるカバー膜を形成する第４の工程と、このカバー膜上
に形成した所定のレジストパターンをマスクとして、カ
バー膜及び層間絶縁膜を選択的にエッチング除去して、
エッチングストッパ膜に達するホールを形成する第５の
工程と、この第５の工程におけるエッチングの際にホー
ル内壁に付着したポリマー膜を除去する第６の工程と、
層間絶縁膜上のカバー膜をマスクとして、ホール底面に
露出するエッチングストッパ膜を選択的にエッチング除
去し、段差形状物に挟まれた導電領域に達するコンタク
トホールを形成する第７の工程とを有することを特徴と
する。
明に係る半導体装置の製造方法により達成される。即
ち、請求項１に係る半導体装置の製造方法は、半導体基
板上に段差形状物を形成すると共に、この段差形状物に
挟まれた半導体基板表面に導電領域を形成する第１の工
程と、これら段差形状物及び導電領域を被覆するエッチ
ングストッパ膜を形成する第２の工程と、このエッチン
グストッパ膜上に、層間絶縁膜を形成した後、この層間
絶縁膜表面を平坦化する第３の工程と、この層間絶縁膜
上に、エッチングストッパ膜とのエッチング選択比がと
れるカバー膜を形成する第４の工程と、このカバー膜上
に形成した所定のレジストパターンをマスクとして、カ
バー膜及び層間絶縁膜を選択的にエッチング除去して、
エッチングストッパ膜に達するホールを形成する第５の
工程と、この第５の工程におけるエッチングの際にホー
ル内壁に付着したポリマー膜を除去する第６の工程と、
層間絶縁膜上のカバー膜をマスクとして、ホール底面に
露出するエッチングストッパ膜を選択的にエッチング除
去し、段差形状物に挟まれた導電領域に達するコンタク
トホールを形成する第７の工程とを有することを特徴と
する。
【００４１】なお、ここで、「エッチングストッパ膜と
のエッチング選択比がとれるカバー膜」というのは、エ
ッチングストッパ膜をエッチングする際に、エッチング
ストッパ膜よりもカバー膜のエッチング速度が十分に遅
く、エッチングストッパ膜のエッチング速度とカバー膜
のエッチング速度との比、即ちエッチング選択比を十分
に高くすることが可能なカバー膜を意味する。
のエッチング選択比がとれるカバー膜」というのは、エ
ッチングストッパ膜をエッチングする際に、エッチング
ストッパ膜よりもカバー膜のエッチング速度が十分に遅
く、エッチングストッパ膜のエッチング速度とカバー膜
のエッチング速度との比、即ちエッチング選択比を十分
に高くすることが可能なカバー膜を意味する。
【００４２】このように請求項１に係る半導体装置の製
造方法においては、半導体基板上の段差形状物及びこれ
らの段差形状物に挟まれた半導体基板表面の導電領域を
被覆するエッチングストッパ膜、層間絶縁膜、及びエッ
チングストッパ膜とのエッチング選択比がとれるカバー
膜を順に形成し、このカバー膜上のレジストパターンを
マスクとして、カバー膜及び層間絶縁膜を選択的にエッ
チング除去してエッチングストッパ膜に達するホールを
形成し、更に層間絶縁膜上層のカバー膜をマスクとし
て、ホール底面に露出するエッチングストッパ膜を選択
的にエッチング除去して段差形状物に挟まれた導電領域
に達するコンタクトホールを形成することにより、層間
絶縁膜をエッチングする際にホール内壁に付着したポリ
マー膜を除去するときに同時にマスクとして使用したレ
ジストパターンが除去されても、ホール底面のエッチン
グストッパ膜をエッチング除去する際には層間絶縁膜上
のカバー膜がマスクとして機能するため、従来のように
エッチングストッパ膜のエッチングの際に同時に層間絶
縁膜もエッチングされて薄膜化することにより上層の配
線と下層の配線との間のショートが起こり易くなる危険
性を防止しつつ、ホール底面のエッチングストッパ膜が
安定して制御性よく除去される。従って、段差形状物に
挟まれた導電領域がレジストパターンの開口部より狭い
ものであってもレジストパターンを形成する際の解像度
や位置合わせの限界に制約されることなく、微細な導電
領域に達するコンタクトホールが再現性よく自己整合的
に形成される。
造方法においては、半導体基板上の段差形状物及びこれ
らの段差形状物に挟まれた半導体基板表面の導電領域を
被覆するエッチングストッパ膜、層間絶縁膜、及びエッ
チングストッパ膜とのエッチング選択比がとれるカバー
膜を順に形成し、このカバー膜上のレジストパターンを
マスクとして、カバー膜及び層間絶縁膜を選択的にエッ
チング除去してエッチングストッパ膜に達するホールを
形成し、更に層間絶縁膜上層のカバー膜をマスクとし
て、ホール底面に露出するエッチングストッパ膜を選択
的にエッチング除去して段差形状物に挟まれた導電領域
に達するコンタクトホールを形成することにより、層間
絶縁膜をエッチングする際にホール内壁に付着したポリ
マー膜を除去するときに同時にマスクとして使用したレ
ジストパターンが除去されても、ホール底面のエッチン
グストッパ膜をエッチング除去する際には層間絶縁膜上
のカバー膜がマスクとして機能するため、従来のように
エッチングストッパ膜のエッチングの際に同時に層間絶
縁膜もエッチングされて薄膜化することにより上層の配
線と下層の配線との間のショートが起こり易くなる危険
性を防止しつつ、ホール底面のエッチングストッパ膜が
安定して制御性よく除去される。従って、段差形状物に
挟まれた導電領域がレジストパターンの開口部より狭い
ものであってもレジストパターンを形成する際の解像度
や位置合わせの限界に制約されることなく、微細な導電
領域に達するコンタクトホールが再現性よく自己整合的
に形成される。
【００４３】また、請求項２に係る半導体装置の製造方
法は、上記請求項１に係る半導体装置の製造方法におい
て、前記第７の工程の後、即ち半導体基板上の段差形状
物に挟まれた導電領域に達するコンタクトホールを形成
した後、半導体基体全面に導電体層を堆積して前記コン
タクトホール内を埋め込み、更に導電体層及びカバー膜
を層間絶縁膜表面が露出するまでエッチバック又は研磨
して、コンタクトホール底面の導電領域に接続する導電
体層からなるプラグ層を形成する工程を有する構成とす
ることにより、このプラグ層を形成するための導電体層
のエッチバック又は研磨の際に連続してカバー膜までも
エッチバック又は研磨することになるため、カバー膜を
除去するための工程を特別に設ける必要がなくなり、工
程の煩雑化が回避される。また、このカバー膜をエッチ
バック又は研磨する際に、このエッチバック又は研磨を
層間絶縁膜表面が露出した段階で停止することは容易に
可能であるため、層間絶縁膜が削り取られる恐れはな
く、所望の厚さの層間絶縁膜が確実に残存することにな
る。
法は、上記請求項１に係る半導体装置の製造方法におい
て、前記第７の工程の後、即ち半導体基板上の段差形状
物に挟まれた導電領域に達するコンタクトホールを形成
した後、半導体基体全面に導電体層を堆積して前記コン
タクトホール内を埋め込み、更に導電体層及びカバー膜
を層間絶縁膜表面が露出するまでエッチバック又は研磨
して、コンタクトホール底面の導電領域に接続する導電
体層からなるプラグ層を形成する工程を有する構成とす
ることにより、このプラグ層を形成するための導電体層
のエッチバック又は研磨の際に連続してカバー膜までも
エッチバック又は研磨することになるため、カバー膜を
除去するための工程を特別に設ける必要がなくなり、工
程の煩雑化が回避される。また、このカバー膜をエッチ
バック又は研磨する際に、このエッチバック又は研磨を
層間絶縁膜表面が露出した段階で停止することは容易に
可能であるため、層間絶縁膜が削り取られる恐れはな
く、所望の厚さの層間絶縁膜が確実に残存することにな
る。
【００４４】また、請求項３に係る半導体装置の製造方
法は、上記請求項１に係る半導体装置の製造方法におい
て、前記第７の工程の後、即ち半導体基板上の段差形状
物に挟まれた導電領域に達するコンタクトホールを形成
した後、半導体基体全面に導電体層を堆積してコンタク
トホール内を埋め込み、更に第１の導電体層をカバー膜
表面が露出するまでエッチバック又は研磨して、コンタ
クトホール内の導電領域に接続する第１の導電体層から
なるプラグ層を形成する工程と、半導体基体全面に第２
の導電体層を堆積し、更にこの第２の導電体層上に形成
した所定のレジストパターンをマスクとして、第２の導
電体層及びカバー膜を選択的にエッチング除去し、プラ
グ層に接続する第２の導電体層からなる配線層を形成す
る工程とを有する構成とすることにより、この配線層を
形成するための第２の導電体層の選択的なエッチングの
際に連続してカバー膜までも選択的にエッチング除去す
ることになるため、カバー膜を除去するための工程を特
別に設ける必要がなくなって、工程の煩雑化が回避され
る。また、このカバー膜をエッチング除去する際、この
エッチングを層間絶縁膜表面が露出した段階で停止する
ことは容易に可能であるため、層間絶縁膜が削り取られ
る恐れはなく、所望の厚さの層間絶縁膜が確実に残存す
ることになる。
法は、上記請求項１に係る半導体装置の製造方法におい
て、前記第７の工程の後、即ち半導体基板上の段差形状
物に挟まれた導電領域に達するコンタクトホールを形成
した後、半導体基体全面に導電体層を堆積してコンタク
トホール内を埋め込み、更に第１の導電体層をカバー膜
表面が露出するまでエッチバック又は研磨して、コンタ
クトホール内の導電領域に接続する第１の導電体層から
なるプラグ層を形成する工程と、半導体基体全面に第２
の導電体層を堆積し、更にこの第２の導電体層上に形成
した所定のレジストパターンをマスクとして、第２の導
電体層及びカバー膜を選択的にエッチング除去し、プラ
グ層に接続する第２の導電体層からなる配線層を形成す
る工程とを有する構成とすることにより、この配線層を
形成するための第２の導電体層の選択的なエッチングの
際に連続してカバー膜までも選択的にエッチング除去す
ることになるため、カバー膜を除去するための工程を特
別に設ける必要がなくなって、工程の煩雑化が回避され
る。また、このカバー膜をエッチング除去する際、この
エッチングを層間絶縁膜表面が露出した段階で停止する
ことは容易に可能であるため、層間絶縁膜が削り取られ
る恐れはなく、所望の厚さの層間絶縁膜が確実に残存す
ることになる。
【００４５】なお、上記請求項１に係る半導体装置の製
造方法において、エッチングストッパ膜としてシリコン
窒化膜を用い、層間絶縁膜としてシリコン酸化膜を用
い、カバー膜としてポリシリコン膜を用いることが好適
である。
造方法において、エッチングストッパ膜としてシリコン
窒化膜を用い、層間絶縁膜としてシリコン酸化膜を用
い、カバー膜としてポリシリコン膜を用いることが好適
である。
【００４６】或いはまた、エッチングストッパ膜として
シリコン窒化膜を用い、層間絶縁膜としてシリコン酸化
膜を用い、カバー膜としてＴｉ（チタン）膜又はＴｉＮ
（窒化チタン）膜を用いることも好適である。
シリコン窒化膜を用い、層間絶縁膜としてシリコン酸化
膜を用い、カバー膜としてＴｉ（チタン）膜又はＴｉＮ
（窒化チタン）膜を用いることも好適である。
【００４７】なお、ここで、層間絶縁膜として使用して
いる「シリコン酸化膜」とは、Ｓｉ（シリコン）とＯ
（酸素）を主要な組成としている誘電体膜をいい、具体
的にはＳｉＯ2 膜、ＳｉＯ膜、ＳｉＯＮ膜、ＰＳＧ（Ph
ospho-Slicate Glass ）、ＢＳＧ（Boro-Slicate Glas
s）、又はＢＰＳＧ等をいう。
いる「シリコン酸化膜」とは、Ｓｉ（シリコン）とＯ
（酸素）を主要な組成としている誘電体膜をいい、具体
的にはＳｉＯ2 膜、ＳｉＯ膜、ＳｉＯＮ膜、ＰＳＧ（Ph
ospho-Slicate Glass ）、ＢＳＧ（Boro-Slicate Glas
s）、又はＢＰＳＧ等をいう。
【００４８】そして、この場合、層間絶縁膜上のカバー
膜をマスクとしてホール底面に露出するエッチングスト
ッパ膜を選択的にエッチング除去する際に、カバー膜と
してのポリシリコン膜又はＴｉ膜若しくはＴｉＮ膜は、
エッチングストッパ膜としてのシリコン窒化膜に対して
十分に高いエッチング選択比をとることが容易に可能で
ある。
膜をマスクとしてホール底面に露出するエッチングスト
ッパ膜を選択的にエッチング除去する際に、カバー膜と
してのポリシリコン膜又はＴｉ膜若しくはＴｉＮ膜は、
エッチングストッパ膜としてのシリコン窒化膜に対して
十分に高いエッチング選択比をとることが容易に可能で
ある。
【００４９】また、このカバー膜をマスクとするエッチ
ングストッパ膜の選択的なエッチングの際に、カバー膜
としてのポリシリコン膜又はＴｉ膜若しくはＴｉＮ膜に
は酸素が含有されていないことに加え、このカバー膜に
上面を被覆された層間絶縁膜としてのシリコン酸化膜に
対するエッチングが進行しないため、このエッチングに
伴って酸素が発生することはない。従って、従来のよう
に層間絶縁膜としてのシリコン酸化膜がエッチングされ
る際に発生する酸素の影響によってエッチングストッパ
膜のエッチング速度の変動やその均一性の悪化やエッチ
ングストッパ膜の下に存在する半導体基板との選択比の
低下などが防止され、非常に安定した制御性のよいエッ
チングストッパ膜のエッチングが行われることになる。
ングストッパ膜の選択的なエッチングの際に、カバー膜
としてのポリシリコン膜又はＴｉ膜若しくはＴｉＮ膜に
は酸素が含有されていないことに加え、このカバー膜に
上面を被覆された層間絶縁膜としてのシリコン酸化膜に
対するエッチングが進行しないため、このエッチングに
伴って酸素が発生することはない。従って、従来のよう
に層間絶縁膜としてのシリコン酸化膜がエッチングされ
る際に発生する酸素の影響によってエッチングストッパ
膜のエッチング速度の変動やその均一性の悪化やエッチ
ングストッパ膜の下に存在する半導体基板との選択比の
低下などが防止され、非常に安定した制御性のよいエッ
チングストッパ膜のエッチングが行われることになる。
【００５０】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。図１〜図１１はそれぞ
れ本発明の一実施形態に係るＳＡＣ技術を用いる半導体
装置の製造方法を説明するための工程断面図である。
本発明の実施の形態を説明する。図１〜図１１はそれぞ
れ本発明の一実施形態に係るＳＡＣ技術を用いる半導体
装置の製造方法を説明するための工程断面図である。
【００５１】先ず、半導体基板１０表面を熱酸化してゲ
ート酸化膜１２を形成した後、このゲート酸化膜１２上
に、所定の不純物を含有するポリシリコン層１４、ＷＳ
ｉ層１６、及びオフセットＳｉＯ2 膜１８を順に積層し
て形成する。
ート酸化膜１２を形成した後、このゲート酸化膜１２上
に、所定の不純物を含有するポリシリコン層１４、ＷＳ
ｉ層１６、及びオフセットＳｉＯ2 膜１８を順に積層し
て形成する。
【００５２】続いて、このオフセットＳｉＯ2 膜１８上
に形成した所定のレジストパターンをマスクとして、こ
れらオフセットＳｉＯ2 膜１８、ＷＳｉ層１６、及びポ
リシリコン層１４を順に選択的にエッチングする。
に形成した所定のレジストパターンをマスクとして、こ
れらオフセットＳｉＯ2 膜１８、ＷＳｉ層１６、及びポ
リシリコン層１４を順に選択的にエッチングする。
【００５３】こうして、ゲート酸化膜１２上に、下から
順に積層されたポリシリコン層１４及びＷＳｉ層１６か
らなる２個のゲート電極２０を微細な間隔をおいて形成
すると共に、これらのゲート電極２０上面をオフセット
ＳｉＯ2 膜１８によって被覆する。
順に積層されたポリシリコン層１４及びＷＳｉ層１６か
らなる２個のゲート電極２０を微細な間隔をおいて形成
すると共に、これらのゲート電極２０上面をオフセット
ＳｉＯ2 膜１８によって被覆する。
【００５４】続いて、これら２個のゲート電極２０及び
その上層のオフセットＳｉＯ2 膜１８をマスクとして、
半導体基板１０表面に所定の不純物をイオン注入した
後、活性化処理を施して、導電領域２２を形成する。
その上層のオフセットＳｉＯ2 膜１８をマスクとして、
半導体基板１０表面に所定の不純物をイオン注入した
後、活性化処理を施して、導電領域２２を形成する。
【００５５】続いて、半導体基体全面にＳｉＯ2 膜を堆
積した後、このＳｉＯ2 膜及びゲート酸化膜１２を異方
性エッチングして、オフセットＳｉＯ2 膜１８及びゲー
ト電極２０の側壁に残存させたＳｉＯ2 膜からなるＳｉ
Ｏ2 サイドウォール２４を形成する。同時に、２個のゲ
ート電極２０側壁のＳｉＯ2 サイドウォール２４に挟ま
れた導電領域２２表面を露出させる（図１参照）。
積した後、このＳｉＯ2 膜及びゲート酸化膜１２を異方
性エッチングして、オフセットＳｉＯ2 膜１８及びゲー
ト電極２０の側壁に残存させたＳｉＯ2 膜からなるＳｉ
Ｏ2 サイドウォール２４を形成する。同時に、２個のゲ
ート電極２０側壁のＳｉＯ2 サイドウォール２４に挟ま
れた導電領域２２表面を露出させる（図１参照）。
【００５６】次いで、半導体基体全面に、ＳｉＮ膜から
なるＳｉＮエッチングストッパ膜２６を形成する。更
に、このＳｉＮエッチングストッパ膜２６上に、ＢＰＳ
Ｇ膜からなるにＢＰＳＧ層間絶縁膜２８を形成する。そ
して、ＣＭＰ法やリフロー法を用いる平坦化プロセスに
よって、このＢＰＳＧ層間絶縁膜２８表面を平坦化する
（図２参照）。
なるＳｉＮエッチングストッパ膜２６を形成する。更
に、このＳｉＮエッチングストッパ膜２６上に、ＢＰＳ
Ｇ膜からなるにＢＰＳＧ層間絶縁膜２８を形成する。そ
して、ＣＭＰ法やリフロー法を用いる平坦化プロセスに
よって、このＢＰＳＧ層間絶縁膜２８表面を平坦化する
（図２参照）。
【００５７】次いで、表面を平坦化したＢＰＳＧ層間絶
縁膜２８上に、例えば厚さ５０ｎｍのＴｉＮ膜からなる
ＴｉＮカバー膜３０を形成する。なお、このＴｉＮカバ
ー膜３０の代わりに、Ｔｉ膜からなるＴｉカバー膜又は
ポリシリコン膜からなるポリシリコンカバー膜を用いて
もよい（図３参照）。
縁膜２８上に、例えば厚さ５０ｎｍのＴｉＮ膜からなる
ＴｉＮカバー膜３０を形成する。なお、このＴｉＮカバ
ー膜３０の代わりに、Ｔｉ膜からなるＴｉカバー膜又は
ポリシリコン膜からなるポリシリコンカバー膜を用いて
もよい（図３参照）。
【００５８】次いで、このＴｉＮカバー膜３０上にレジ
ストを塗布した後、通常のフォトリソグラフィ技術を用
いてパターニングして、導電領域２２上方に所定の大き
さの開口部３２をもつレジストパターン３４を形成する
（図４参照）。
ストを塗布した後、通常のフォトリソグラフィ技術を用
いてパターニングして、導電領域２２上方に所定の大き
さの開口部３２をもつレジストパターン３４を形成する
（図４参照）。
【００５９】次いで、ＲＩＥ法を用いて、このレジスト
パターン３４をマスクとして、その開口部３２内に露出
しているＴｉＮカバー膜３０を選択的にエッチングし、
ＢＰＳＧ層間絶縁膜２８表面を露出させる。
パターン３４をマスクとして、その開口部３２内に露出
しているＴｉＮカバー膜３０を選択的にエッチングし、
ＢＰＳＧ層間絶縁膜２８表面を露出させる。
【００６０】なお、このときのＴｉＮカバー膜３０のエ
ッチング条件は、例えば エッチング装置：ＲＩＥ装置 エッチングガスの流量：Ｃｌ2 ＝５０ｓｃｃｍ ソースパワー：７００Ｗ ＲＦパワー：３００Ｗ 圧力：５ｍＴｏｏｒ ウェーハ温度：６０℃ とする（図５参照）。
ッチング条件は、例えば エッチング装置：ＲＩＥ装置 エッチングガスの流量：Ｃｌ2 ＝５０ｓｃｃｍ ソースパワー：７００Ｗ ＲＦパワー：３００Ｗ 圧力：５ｍＴｏｏｒ ウェーハ温度：６０℃ とする（図５参照）。
【００６１】次いで、再びＲＩＥ法を用いて、レジスト
パターン３４をマスクとし、その開口部３２内に露出し
ているＢＰＳＧ層間絶縁膜２８を選択的にエッチングし
て、ＳｉＮエッチングストッパ膜２６表面に達するホー
ル３６を形成する。
パターン３４をマスクとし、その開口部３２内に露出し
ているＢＰＳＧ層間絶縁膜２８を選択的にエッチングし
て、ＳｉＮエッチングストッパ膜２６表面に達するホー
ル３６を形成する。
【００６２】なお、このときのＢＰＳＧ層間絶縁膜２８
のエッチング条件は、例えば エッチング装置：マグネトロン方式のＲＩＥ装置 エッチングガス等の流量：Ｃ4 Ｆ8 ＝６ｓｃｃｍ Ｏ2 ＝２ｓｃｃｍ Ａｒ＝５００ｓｃｃｍ ＲＦパワー：１７００Ｗ 圧力：７．３Ｐａ ウェーハ温度：２０℃ 磁束密度：０．０１２Ｔ とする。
のエッチング条件は、例えば エッチング装置：マグネトロン方式のＲＩＥ装置 エッチングガス等の流量：Ｃ4 Ｆ8 ＝６ｓｃｃｍ Ｏ2 ＝２ｓｃｃｍ Ａｒ＝５００ｓｃｃｍ ＲＦパワー：１７００Ｗ 圧力：７．３Ｐａ ウェーハ温度：２０℃ 磁束密度：０．０１２Ｔ とする。
【００６３】但し、このＢＰＳＧ層間絶縁膜２８のエッ
チングの際には、エッチングガスやレジストの中のＣや
Ｆを含有するポリマー膜３８がホール３６内壁に付着す
るという現象が生じる（図６参照）。
チングの際には、エッチングガスやレジストの中のＣや
Ｆを含有するポリマー膜３８がホール３６内壁に付着す
るという現象が生じる（図６参照）。
【００６４】次いで、レジストを除去するための通常の
アッシャを用いて、このホール３６内壁に付着している
ポリマー膜３８を除去する。こうして、ホール３６内に
ＳｉＮエッチングストッパ膜２６表面を露出させる。な
お、このとき、ＴｉＮカバー膜３０上のレジストパター
ン３４も同時に除去され、ＴｉＮカバー膜３０が露出す
る（図７参照）。
アッシャを用いて、このホール３６内壁に付着している
ポリマー膜３８を除去する。こうして、ホール３６内に
ＳｉＮエッチングストッパ膜２６表面を露出させる。な
お、このとき、ＴｉＮカバー膜３０上のレジストパター
ン３４も同時に除去され、ＴｉＮカバー膜３０が露出す
る（図７参照）。
【００６５】次いで、ＢＰＳＧ層間絶縁膜２８上のＴｉ
Ｎカバー膜３０をマスクとして、ホール３６底面に露出
しているＳｉＮエッチングストッパ膜２６を選択的にエ
ッチング除去する。このとき、ＳｉＮエッチングストッ
パ膜２６のみが選択的にエッチング除去され、ＴｉＮカ
バー膜３０によって上層を被覆されているＢＰＳＧ層間
絶縁膜２８はエッチングされることはなく、従ってその
膜厚が減少することもない。
Ｎカバー膜３０をマスクとして、ホール３６底面に露出
しているＳｉＮエッチングストッパ膜２６を選択的にエ
ッチング除去する。このとき、ＳｉＮエッチングストッ
パ膜２６のみが選択的にエッチング除去され、ＴｉＮカ
バー膜３０によって上層を被覆されているＢＰＳＧ層間
絶縁膜２８はエッチングされることはなく、従ってその
膜厚が減少することもない。
【００６６】なお、このときのＳｉＮエッチングストッ
パ膜２６のエッチング条件は、例えば エッチング装置：マグネトロン方式のＲＩＥ装置 エッチングガス等の流量：ＣＨＦ3 ＝３０ｓｃｃｍ ＣＯ＝１７０ｓｃｃｍ Ｏ2 ＝２ｓｃｃｍ ＲＦパワー：１５００Ｗ 圧力：６．３Ｐａ ウェーハ温度：２０℃ 磁束密度：０．０１２Ｔ とする。
パ膜２６のエッチング条件は、例えば エッチング装置：マグネトロン方式のＲＩＥ装置 エッチングガス等の流量：ＣＨＦ3 ＝３０ｓｃｃｍ ＣＯ＝１７０ｓｃｃｍ Ｏ2 ＝２ｓｃｃｍ ＲＦパワー：１５００Ｗ 圧力：６．３Ｐａ ウェーハ温度：２０℃ 磁束密度：０．０１２Ｔ とする。
【００６７】こうして、ホール３６底面のＳｉＮエッチ
ングストッパ膜２６が除去され、半導体基板１０の導電
領域２２表面に達するコンタクトホール４０が２個のゲ
ート電極２０側壁のＳｉＯ2 サイドウォール２４に規定
されて自己整合的に形成される。
ングストッパ膜２６が除去され、半導体基板１０の導電
領域２２表面に達するコンタクトホール４０が２個のゲ
ート電極２０側壁のＳｉＯ2 サイドウォール２４に規定
されて自己整合的に形成される。
【００６８】即ち、このコンタクトホール４０底面に露
出する導電領域２２は、２個のゲート電極２０側壁のＳ
ｉＯ2 サイドウォール２４に挟まれた微細なコンタクト
領域であり、その大きさはフォトリソグラフィ技術を用
いて形成したレジストパターン３４の開口部３２の大き
さよりも小さいものとなる（図８参照）。
出する導電領域２２は、２個のゲート電極２０側壁のＳ
ｉＯ2 サイドウォール２４に挟まれた微細なコンタクト
領域であり、その大きさはフォトリソグラフィ技術を用
いて形成したレジストパターン３４の開口部３２の大き
さよりも小さいものとなる（図８参照）。
【００６９】次いで、このコンタクトホール４０が形成
されている半導体基体全面に、Ｗ層４２を堆積し、この
Ｗ層４２によってコンタクトホール４０内を埋め込む。
こうして、コンタクトホール４０内にその底面の導電領
域２２表面に接続するＷ層４２を充填する（図９参
照）。
されている半導体基体全面に、Ｗ層４２を堆積し、この
Ｗ層４２によってコンタクトホール４０内を埋め込む。
こうして、コンタクトホール４０内にその底面の導電領
域２２表面に接続するＷ層４２を充填する（図９参
照）。
【００７０】次いで、このＷ層４２及びＴｉＮカバー膜
３０をＢＰＳＧ層間絶縁膜２８が露出するまでエッチバ
ック又は研磨する。こうして、ＴｉＮカバー膜３０をＢ
ＰＳＧ層間絶縁膜２８上から完全に除去すると共に、コ
ンタクトホール４０内のＷ層４２からなるＷプラグ層４
４を導電領域２２表面に接続させて形成する（図１０参
照）。
３０をＢＰＳＧ層間絶縁膜２８が露出するまでエッチバ
ック又は研磨する。こうして、ＴｉＮカバー膜３０をＢ
ＰＳＧ層間絶縁膜２８上から完全に除去すると共に、コ
ンタクトホール４０内のＷ層４２からなるＷプラグ層４
４を導電領域２２表面に接続させて形成する（図１０参
照）。
【００７１】次いで、半導体基体全面にＡｌＣｕ層を堆
積した後、所定の配線パターンに加工して、Ｗプラグ層
４４に接続するＡｌＣｕ配線層４６を形成する。こうし
て、２個のゲート電極２０側壁のＳｉＯ2 サイドウォー
ル２４に挟まれた半導体基板１０表面の導電領域２２
に、コンタクトホール４０内のＷプラグ層４４を介して
接続するＡｌＣｕ配線層４６を形成する（図１１参
照）。
積した後、所定の配線パターンに加工して、Ｗプラグ層
４４に接続するＡｌＣｕ配線層４６を形成する。こうし
て、２個のゲート電極２０側壁のＳｉＯ2 サイドウォー
ル２４に挟まれた半導体基板１０表面の導電領域２２
に、コンタクトホール４０内のＷプラグ層４４を介して
接続するＡｌＣｕ配線層４６を形成する（図１１参
照）。
【００７２】以上のように本実施形態によれば、２個の
ゲート電極２０上面及び側壁のオフセットＳｉＯ2 膜１
８及びＳｉＯ2 サイドウォール２４並びにこれらのＳｉ
Ｏ2サイドウォール２４に挟まれた導電領域２２表面を
被覆するＳｉＮエッチングストッパ膜２６、ＢＰＳＧ層
間絶縁膜２８及びＴｉＮカバー膜３０を順に形成し、こ
のＴｉＮカバー膜３０上に形成した所定の大きさの開口
部３２をもつレジストパターン３４をマスクとして、Ｔ
ｉＮカバー膜３０及びＢＰＳＧ層間絶縁膜２８を順に選
択的にエッチング除去してＳｉＮエッチングストッパ膜
２６に達するホール３６を形成し、更にＢＰＳＧ層間絶
縁膜２８上のＴｉＮカバー膜３０をマスクとして、ホー
ル３６底面に露出するＳｉＮエッチングストッパ膜２６
を選択的にエッチング除去して２個のゲート電極２０側
壁のＳｉＯ2 サイドウォール２４に挟まれた導電領域２
２に達するコンタクトホール４０を形成することによ
り、所定の大きさの開口部３２をもつレジストパターン
３４を形成する際の解像度や位置合わせの限界に制約さ
れることなく、そのレジストパターン３４の開口部３２
より狭い微細な領域である２個のゲート電極２０側壁の
ＳｉＯ2 サイドウォール２４に挟まれた導電領域２２表
面を露出させるコンタクトホール４０を自己整合的に形
成することができる。
ゲート電極２０上面及び側壁のオフセットＳｉＯ2 膜１
８及びＳｉＯ2 サイドウォール２４並びにこれらのＳｉ
Ｏ2サイドウォール２４に挟まれた導電領域２２表面を
被覆するＳｉＮエッチングストッパ膜２６、ＢＰＳＧ層
間絶縁膜２８及びＴｉＮカバー膜３０を順に形成し、こ
のＴｉＮカバー膜３０上に形成した所定の大きさの開口
部３２をもつレジストパターン３４をマスクとして、Ｔ
ｉＮカバー膜３０及びＢＰＳＧ層間絶縁膜２８を順に選
択的にエッチング除去してＳｉＮエッチングストッパ膜
２６に達するホール３６を形成し、更にＢＰＳＧ層間絶
縁膜２８上のＴｉＮカバー膜３０をマスクとして、ホー
ル３６底面に露出するＳｉＮエッチングストッパ膜２６
を選択的にエッチング除去して２個のゲート電極２０側
壁のＳｉＯ2 サイドウォール２４に挟まれた導電領域２
２に達するコンタクトホール４０を形成することによ
り、所定の大きさの開口部３２をもつレジストパターン
３４を形成する際の解像度や位置合わせの限界に制約さ
れることなく、そのレジストパターン３４の開口部３２
より狭い微細な領域である２個のゲート電極２０側壁の
ＳｉＯ2 サイドウォール２４に挟まれた導電領域２２表
面を露出させるコンタクトホール４０を自己整合的に形
成することができる。
【００７３】そして、レジストパターン３４をマスクと
してＢＰＳＧ層間絶縁膜２８を選択的にエッチング除去
してＳｉＮエッチングストッパ膜２６に達するホール３
６を形成する際にホール３６内壁にポリマー膜３８が付
着するが、このポリマー膜３８は通常のアッシャを用い
て除去するため、次の工程においてホール３６底面に露
出するＳｉＮエッチングストッパ膜２６を選択的にエッ
チング除去する際に、このＳｉＮエッチングストッパ膜
２６のエッチング除去を容易に且つ安定して行うことが
できる。
してＢＰＳＧ層間絶縁膜２８を選択的にエッチング除去
してＳｉＮエッチングストッパ膜２６に達するホール３
６を形成する際にホール３６内壁にポリマー膜３８が付
着するが、このポリマー膜３８は通常のアッシャを用い
て除去するため、次の工程においてホール３６底面に露
出するＳｉＮエッチングストッパ膜２６を選択的にエッ
チング除去する際に、このＳｉＮエッチングストッパ膜
２６のエッチング除去を容易に且つ安定して行うことが
できる。
【００７４】また、ポリマー膜３８を除去する際にＴｉ
Ｎカバー膜３０上のレジストパターン３４も同時に除去
されるが、ＳｉＮエッチングストッパ膜２６を選択的に
エッチング除去する際には、ＢＰＳＧ層間絶縁膜２８上
層のＴｉＮカバー膜３０がマスクとして機能するため、
ＢＰＳＧ層間絶縁膜２８が同時にエッチングされること
を防止することができる。
Ｎカバー膜３０上のレジストパターン３４も同時に除去
されるが、ＳｉＮエッチングストッパ膜２６を選択的に
エッチング除去する際には、ＢＰＳＧ層間絶縁膜２８上
層のＴｉＮカバー膜３０がマスクとして機能するため、
ＢＰＳＧ層間絶縁膜２８が同時にエッチングされること
を防止することができる。
【００７５】このため、ＴｉＮカバー膜３０がない従来
の場合のように、ＢＰＳＧ層間絶縁膜２８がエッチング
されて薄膜化し、ゲート電極２０と後にＢＰＳＧ層間絶
縁膜２８上に形成する配線層との間にショートが発生し
易くなるといった事態を防止することができる。
の場合のように、ＢＰＳＧ層間絶縁膜２８がエッチング
されて薄膜化し、ゲート電極２０と後にＢＰＳＧ層間絶
縁膜２８上に形成する配線層との間にショートが発生し
易くなるといった事態を防止することができる。
【００７６】また、ＴｉＮカバー膜３０には酸素が含有
されていないことから、ＳｉＮエッチングストッパ膜２
６をエッチングする際のマスクとなるＴｉＮカバー膜３
０がある程度エッチングされても酸素が発生することは
ないため、ＴｉＮカバー膜３０がない従来の場合のよう
に、ＢＰＳＧ層間絶縁膜２８がエッチングされる際に発
生する酸素の影響によるＳｉＮエッチングストッパ膜２
６のエッチング速度の変動やその均一性の悪化やＳｉＮ
エッチングストッパ膜２６の下に存在する半導体基板１
０との選択比の低下などを防止して、非常に安定した制
御性のよいＳｉＮエッチングストッパ膜２６のエッチン
グを行うことができる。
されていないことから、ＳｉＮエッチングストッパ膜２
６をエッチングする際のマスクとなるＴｉＮカバー膜３
０がある程度エッチングされても酸素が発生することは
ないため、ＴｉＮカバー膜３０がない従来の場合のよう
に、ＢＰＳＧ層間絶縁膜２８がエッチングされる際に発
生する酸素の影響によるＳｉＮエッチングストッパ膜２
６のエッチング速度の変動やその均一性の悪化やＳｉＮ
エッチングストッパ膜２６の下に存在する半導体基板１
０との選択比の低下などを防止して、非常に安定した制
御性のよいＳｉＮエッチングストッパ膜２６のエッチン
グを行うことができる。
【００７７】従って、従来のようにＳｉＮエッチングス
トッパ膜２６のエッチングの際にゲート電極２０を被覆
しているオフセットＳｉＯ2 膜１８及びＳｉＯ2 サイド
ウォール２４が削られたり導電領域２２表面が削られた
りして、ゲート電極２０とコンタクトホール４０内のＷ
プラグ層４４との間にショートが発生したりコンタクト
特性が劣化したりすることを防止することができる。
トッパ膜２６のエッチングの際にゲート電極２０を被覆
しているオフセットＳｉＯ2 膜１８及びＳｉＯ2 サイド
ウォール２４が削られたり導電領域２２表面が削られた
りして、ゲート電極２０とコンタクトホール４０内のＷ
プラグ層４４との間にショートが発生したりコンタクト
特性が劣化したりすることを防止することができる。
【００７８】また、ＢＰＳＧ層間絶縁膜２８上に形成し
たＴｉＮカバー膜３０は、コンタクトホール４０内にＷ
プラグ層４４を形成する工程において、Ｗ層４２のエッ
チバック又は研磨に連続するエッチバック又は研磨によ
って除去するため、ＴｉＮカバー膜３０を除去するため
の工程を特別に設ける必要がなく、工程の煩雑化を回避
することができる。また、このＴｉＮカバー膜３０をエ
ッチバック又は研磨する際に、このエッチバック又は研
磨をＢＰＳＧ層間絶縁膜２８表面が露出した段階で停止
することは従来の技術を用いて容易に可能であるため、
ＢＰＳＧ層間絶縁膜２８が削り取られる恐れはなく、所
望の厚さのＢＰＳＧ層間絶縁膜２８を確実に残存させる
ことができる。
たＴｉＮカバー膜３０は、コンタクトホール４０内にＷ
プラグ層４４を形成する工程において、Ｗ層４２のエッ
チバック又は研磨に連続するエッチバック又は研磨によ
って除去するため、ＴｉＮカバー膜３０を除去するため
の工程を特別に設ける必要がなく、工程の煩雑化を回避
することができる。また、このＴｉＮカバー膜３０をエ
ッチバック又は研磨する際に、このエッチバック又は研
磨をＢＰＳＧ層間絶縁膜２８表面が露出した段階で停止
することは従来の技術を用いて容易に可能であるため、
ＢＰＳＧ層間絶縁膜２８が削り取られる恐れはなく、所
望の厚さのＢＰＳＧ層間絶縁膜２８を確実に残存させる
ことができる。
【００７９】なお、上記実施形態においては、ＴｉＮカ
バー膜３０を除去する方法として、Ｗプラグ層４４を形
成する工程におけるＷ層４２のエッチバック又は研磨に
連続してＴｉＮカバー膜３０をエッチバック又は研磨す
る方法を採っているが（図９及び図１０参照）、他の方
法を採用してもよい。
バー膜３０を除去する方法として、Ｗプラグ層４４を形
成する工程におけるＷ層４２のエッチバック又は研磨に
連続してＴｉＮカバー膜３０をエッチバック又は研磨す
る方法を採っているが（図９及び図１０参照）、他の方
法を採用してもよい。
【００８０】例えば、図９に示す工程の後、図１０に示
す工程の代わりに、半導体基体全面に堆積したＷ層４２
をＴｉＮカバー膜３０が露出するまでエッチバック又は
研磨して、コンタクトホール４０内のＷ層４２からなる
Ｗプラグ層４４を導電領域２２表面に接続させて形成す
る（図１２参照）。
す工程の代わりに、半導体基体全面に堆積したＷ層４２
をＴｉＮカバー膜３０が露出するまでエッチバック又は
研磨して、コンタクトホール４０内のＷ層４２からなる
Ｗプラグ層４４を導電領域２２表面に接続させて形成す
る（図１２参照）。
【００８１】続いて、図１１に示す工程の代わりに、半
導体基体全面にＡｌＣｕ層を堆積した後、このＡｌＣｕ
層及びその下のＴｉＮカバー膜３０を所定の配線パター
ンに加工して、Ｗプラグ層４４に接続するＡｌＣｕ配線
層４６を形成して、２個のゲート電極２０側壁のＳｉＯ
2 サイドウォール２４に挟まれた半導体基板１０表面の
導電領域２２に、コンタクトホール４０内のＷプラグ層
４４を介して接続するＡｌＣｕ配線層４６を形成する
（図１３参照）。
導体基体全面にＡｌＣｕ層を堆積した後、このＡｌＣｕ
層及びその下のＴｉＮカバー膜３０を所定の配線パター
ンに加工して、Ｗプラグ層４４に接続するＡｌＣｕ配線
層４６を形成して、２個のゲート電極２０側壁のＳｉＯ
2 サイドウォール２４に挟まれた半導体基板１０表面の
導電領域２２に、コンタクトホール４０内のＷプラグ層
４４を介して接続するＡｌＣｕ配線層４６を形成する
（図１３参照）。
【００８２】このように、ＡｌＣｕ配線層４６を形成す
る工程において、ＡｌＣｕ層のパターニングと同時にＴ
ｉＮカバー膜３０をパターニングして除去する方法を採
用してもよい。
る工程において、ＡｌＣｕ層のパターニングと同時にＴ
ｉＮカバー膜３０をパターニングして除去する方法を採
用してもよい。
【００８３】この場合も、ＴｉＮカバー膜３０を除去す
るための工程を特別に設ける必要がなく、工程の煩雑化
を回避することができる。また、ＡｌＣｕ層に連続して
ＴｉＮカバー膜３０をパターニングする際、下地のＢＰ
ＳＧ層間絶縁膜２８はＴｉＮカバー膜３０に対して十分
に高いエッチング選択比をとることが可能であることか
ら、ＴｉＮカバー膜３０のエッチングをＢＰＳＧ層間絶
縁膜２８表面が露出した段階で停止することは従来の技
術を用いて容易に可能であるため、ＢＰＳＧ層間絶縁膜
２８が削り取られる恐れはなく、所望の厚さのＢＰＳＧ
層間絶縁膜２８を確実に残存させることができる。
るための工程を特別に設ける必要がなく、工程の煩雑化
を回避することができる。また、ＡｌＣｕ層に連続して
ＴｉＮカバー膜３０をパターニングする際、下地のＢＰ
ＳＧ層間絶縁膜２８はＴｉＮカバー膜３０に対して十分
に高いエッチング選択比をとることが可能であることか
ら、ＴｉＮカバー膜３０のエッチングをＢＰＳＧ層間絶
縁膜２８表面が露出した段階で停止することは従来の技
術を用いて容易に可能であるため、ＢＰＳＧ層間絶縁膜
２８が削り取られる恐れはなく、所望の厚さのＢＰＳＧ
層間絶縁膜２８を確実に残存させることができる。
【００８４】以上、本発明を一実施形態に基づいて説明
したが、当然のことながら本発明は上述の実施形態に限
定されるものでなく、具体的に特定した種々のプロセス
条件は本発明の主旨を逸脱しない範囲で適宜変更するこ
とが可能であることはいうまでもない。
したが、当然のことながら本発明は上述の実施形態に限
定されるものでなく、具体的に特定した種々のプロセス
条件は本発明の主旨を逸脱しない範囲で適宜変更するこ
とが可能であることはいうまでもない。
【００８５】
【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置の製造方法によれば、次のような効果を奏
することができる。即ち、請求項１に係る半導体装置の
製造方法によれば、半導体基板上の段差形状物及びこれ
らの段差形状物に挟まれた半導体基板表面の導電領域を
被覆するエッチングストッパ膜、層間絶縁膜、及びエッ
チングストッパ膜とのエッチング選択比がとれるカバー
膜を順に形成し、このカバー膜上のレジストパターンを
マスクとして、カバー膜及び層間絶縁膜を選択的にエッ
チング除去してエッチングストッパ膜に達するホールを
形成し、更に、層間絶縁膜上層のカバー膜をマスクとし
て、ホール底面に露出するエッチングストッパ膜を選択
的にエッチング除去して段差形状物に挟まれた導電領域
に達するコンタクトホールを形成することにより、層間
絶縁膜をエッチングする際にホール内壁に付着したポリ
マー膜を除去するときに同時にマスクとして使用したレ
ジストパターンが除去されても、ホール底面のエッチン
グストッパ膜をエッチング除去する際には層間絶縁膜上
のカバー膜がマスクとして機能するため、従来のように
エッチングストッパ膜のエッチングの際に同時に層間絶
縁膜もエッチングされて薄膜化することにより上層の配
線と下層の配線との間のショートが起こり易くなる危険
性を防止しつつ、ホール底面のエッチングストッパ膜を
安定して制御性よく除去することが可能になる。従っ
て、段差形状物に挟まれた導電領域がレジストパターン
の開口部より狭いものであっても、レジストパターンを
形成する際の解像度や位置合わせの限界に制約されるこ
となく、微細な導電領域に達するコンタクトホールを再
現性よく自己整合的に形成することができる。
る半導体装置の製造方法によれば、次のような効果を奏
することができる。即ち、請求項１に係る半導体装置の
製造方法によれば、半導体基板上の段差形状物及びこれ
らの段差形状物に挟まれた半導体基板表面の導電領域を
被覆するエッチングストッパ膜、層間絶縁膜、及びエッ
チングストッパ膜とのエッチング選択比がとれるカバー
膜を順に形成し、このカバー膜上のレジストパターンを
マスクとして、カバー膜及び層間絶縁膜を選択的にエッ
チング除去してエッチングストッパ膜に達するホールを
形成し、更に、層間絶縁膜上層のカバー膜をマスクとし
て、ホール底面に露出するエッチングストッパ膜を選択
的にエッチング除去して段差形状物に挟まれた導電領域
に達するコンタクトホールを形成することにより、層間
絶縁膜をエッチングする際にホール内壁に付着したポリ
マー膜を除去するときに同時にマスクとして使用したレ
ジストパターンが除去されても、ホール底面のエッチン
グストッパ膜をエッチング除去する際には層間絶縁膜上
のカバー膜がマスクとして機能するため、従来のように
エッチングストッパ膜のエッチングの際に同時に層間絶
縁膜もエッチングされて薄膜化することにより上層の配
線と下層の配線との間のショートが起こり易くなる危険
性を防止しつつ、ホール底面のエッチングストッパ膜を
安定して制御性よく除去することが可能になる。従っ
て、段差形状物に挟まれた導電領域がレジストパターン
の開口部より狭いものであっても、レジストパターンを
形成する際の解像度や位置合わせの限界に制約されるこ
となく、微細な導電領域に達するコンタクトホールを再
現性よく自己整合的に形成することができる。
【００８６】また、請求項２に係る半導体装置の製造方
法によれば、上記請求項１に係る半導体装置の製造方法
において、半導体基板上の段差形状物に挟まれた導電領
域に達するコンタクトホールを形成した後、このコンタ
クトホールを含む半導体基体全面に導電体層を堆積し、
コンタクトホール内をこの導電体層によって充填した
後、導電体層及びカバー膜を層間絶縁膜表面が露出する
までエッチバック又は研磨して、コンタクトホール底面
の導電領域に接続する導電体層からなるプラグ層を形成
することにより、このプラグ層を形成するための導電体
層のエッチバック又は研磨の際に連続してカバー膜まで
もエッチバック又は研磨することになるため、カバー膜
を除去するための工程を特別に設ける必要がなくなり、
工程の煩雑化を回避することができる。
法によれば、上記請求項１に係る半導体装置の製造方法
において、半導体基板上の段差形状物に挟まれた導電領
域に達するコンタクトホールを形成した後、このコンタ
クトホールを含む半導体基体全面に導電体層を堆積し、
コンタクトホール内をこの導電体層によって充填した
後、導電体層及びカバー膜を層間絶縁膜表面が露出する
までエッチバック又は研磨して、コンタクトホール底面
の導電領域に接続する導電体層からなるプラグ層を形成
することにより、このプラグ層を形成するための導電体
層のエッチバック又は研磨の際に連続してカバー膜まで
もエッチバック又は研磨することになるため、カバー膜
を除去するための工程を特別に設ける必要がなくなり、
工程の煩雑化を回避することができる。
【００８７】また、請求項３に係る半導体装置の製造方
法によれば、上記請求項１に係る半導体装置の製造方法
において、半導体基板上の段差形状物に挟まれた導電領
域に達するコンタクトホールを形成し、このコンタクト
ホール内にその底面の導電領域に接続するプラグ層を形
成し、更に半導体基体全面に第２の導電体層を堆積した
後、この第２の導電体層及びカバー膜を選択的にエッチ
ング除去し、プラグ層に接続する第２の導電体層からな
る配線層を形成することにより、この配線層を形成する
ための第２の導電体層の選択的なエッチングの際に連続
してカバー膜までも選択的にエッチング除去することに
なるため、カバー膜を除去するための工程を特別に設け
る必要がなくなり、工程の煩雑化を回避することができ
る。
法によれば、上記請求項１に係る半導体装置の製造方法
において、半導体基板上の段差形状物に挟まれた導電領
域に達するコンタクトホールを形成し、このコンタクト
ホール内にその底面の導電領域に接続するプラグ層を形
成し、更に半導体基体全面に第２の導電体層を堆積した
後、この第２の導電体層及びカバー膜を選択的にエッチ
ング除去し、プラグ層に接続する第２の導電体層からな
る配線層を形成することにより、この配線層を形成する
ための第２の導電体層の選択的なエッチングの際に連続
してカバー膜までも選択的にエッチング除去することに
なるため、カバー膜を除去するための工程を特別に設け
る必要がなくなり、工程の煩雑化を回避することができ
る。
【００８８】また、請求項４に係る半導体装置の製造方
法によれば、上記請求項１に係る半導体装置の製造方法
において、エッチングストッパ膜としてシリコン窒化膜
を用い、層間絶縁膜としてシリコン酸化膜を用い、カバ
ー膜としてポリシリコン膜を用いることにより、層間絶
縁膜上のカバー膜をマスクとしてホール底面に露出する
エッチングストッパ膜を選択的にエッチング除去する際
に、カバー膜としてのポリシリコン膜がエッチングスト
ッパ膜としてのシリコン窒化膜に対して十分に高いエッ
チング選択比をとることが容易に可能になる。また、こ
のカバー膜をマスクとするエッチングストッパ膜の選択
的なエッチングの際に、カバー膜としてのポリシリコン
膜には酸素が含有されていないことに加え、このカバー
膜に上面を被覆された層間絶縁膜としてのシリコン酸化
膜に対するエッチングが進行しないため、従来のように
シリコン酸化膜のエッチングの際に発生する酸素の影響
によるエッチングストッパ膜のエッチング速度の変動や
その均一性の悪化やエッチングストッパ膜の下に存在す
る半導体基板との選択比の低下などを防止して、非常に
安定した制御性のよいエッチングストッパ膜のエッチン
グを行うことができる。従って、エッチングストッパ膜
のエッチングの際に段差形状物や導電領域表面までも削
られてコンタクト特性が劣化することを防止することが
できる。
法によれば、上記請求項１に係る半導体装置の製造方法
において、エッチングストッパ膜としてシリコン窒化膜
を用い、層間絶縁膜としてシリコン酸化膜を用い、カバ
ー膜としてポリシリコン膜を用いることにより、層間絶
縁膜上のカバー膜をマスクとしてホール底面に露出する
エッチングストッパ膜を選択的にエッチング除去する際
に、カバー膜としてのポリシリコン膜がエッチングスト
ッパ膜としてのシリコン窒化膜に対して十分に高いエッ
チング選択比をとることが容易に可能になる。また、こ
のカバー膜をマスクとするエッチングストッパ膜の選択
的なエッチングの際に、カバー膜としてのポリシリコン
膜には酸素が含有されていないことに加え、このカバー
膜に上面を被覆された層間絶縁膜としてのシリコン酸化
膜に対するエッチングが進行しないため、従来のように
シリコン酸化膜のエッチングの際に発生する酸素の影響
によるエッチングストッパ膜のエッチング速度の変動や
その均一性の悪化やエッチングストッパ膜の下に存在す
る半導体基板との選択比の低下などを防止して、非常に
安定した制御性のよいエッチングストッパ膜のエッチン
グを行うことができる。従って、エッチングストッパ膜
のエッチングの際に段差形状物や導電領域表面までも削
られてコンタクト特性が劣化することを防止することが
できる。
【００８９】また、請求項５に係る半導体装置の製造方
法によれば、上記請求項１に係る半導体装置の製造方法
において、エッチングストッパ膜としてシリコン窒化膜
を用い、層間絶縁膜としてシリコン酸化膜を用い、カバ
ー膜としてＴｉ膜又はＴｉＮ膜を用いることにより、層
間絶縁膜上のカバー膜をマスクとしてホール底面に露出
するエッチングストッパ膜を選択的にエッチング除去す
る際に、カバー膜としてのＴｉ膜又はＴｉＮ膜がエッチ
ングストッパ膜としてのシリコン窒化膜に対して十分に
高いエッチング選択比をとることが容易に可能になる。
また、このカバー膜をマスクとするエッチングストッパ
膜の選択的なエッチングの際に、カバー膜としてのＴｉ
膜又はＴｉＮ膜には酸素が含有されていないことに加
え、このカバー膜に上面を被覆された層間絶縁膜として
のシリコン酸化膜に対するエッチングが進行しないた
め、従来のようにシリコン酸化膜のエッチングの際に発
生する酸素の影響によってエッチングストッパ膜のエッ
チング速度の変動やその均一性の悪化やエッチングスト
ッパ膜の下に存在する半導体基板との選択比の低下など
の発生を防止して、非常に安定した制御性のよいエッチ
ングストッパ膜のエッチングを行うことができる。従っ
て、エッチングストッパ膜のエッチングの際に段差形状
物や導電領域表面までも削られてコンタクト特性が劣化
することを防止することができる。
法によれば、上記請求項１に係る半導体装置の製造方法
において、エッチングストッパ膜としてシリコン窒化膜
を用い、層間絶縁膜としてシリコン酸化膜を用い、カバ
ー膜としてＴｉ膜又はＴｉＮ膜を用いることにより、層
間絶縁膜上のカバー膜をマスクとしてホール底面に露出
するエッチングストッパ膜を選択的にエッチング除去す
る際に、カバー膜としてのＴｉ膜又はＴｉＮ膜がエッチ
ングストッパ膜としてのシリコン窒化膜に対して十分に
高いエッチング選択比をとることが容易に可能になる。
また、このカバー膜をマスクとするエッチングストッパ
膜の選択的なエッチングの際に、カバー膜としてのＴｉ
膜又はＴｉＮ膜には酸素が含有されていないことに加
え、このカバー膜に上面を被覆された層間絶縁膜として
のシリコン酸化膜に対するエッチングが進行しないた
め、従来のようにシリコン酸化膜のエッチングの際に発
生する酸素の影響によってエッチングストッパ膜のエッ
チング速度の変動やその均一性の悪化やエッチングスト
ッパ膜の下に存在する半導体基板との選択比の低下など
の発生を防止して、非常に安定した制御性のよいエッチ
ングストッパ膜のエッチングを行うことができる。従っ
て、エッチングストッパ膜のエッチングの際に段差形状
物や導電領域表面までも削られてコンタクト特性が劣化
することを防止することができる。
【図１】本発明の一実施形態に係るＳＡＣ技術を用いる
半導体装置の製造方法を説明するための工程断面図（そ
の１）である。
半導体装置の製造方法を説明するための工程断面図（そ
の１）である。
【図２】本発明の一実施形態に係るＳＡＣ技術を用いる
半導体装置の製造方法を説明するための工程断面図（そ
の２）である。
半導体装置の製造方法を説明するための工程断面図（そ
の２）である。
【図３】本発明の一実施形態に係るＳＡＣ技術を用いる
半導体装置の製造方法を説明するための工程断面図（そ
の３）である。
半導体装置の製造方法を説明するための工程断面図（そ
の３）である。
【図４】本発明の一実施形態に係るＳＡＣ技術を用いる
半導体装置の製造方法を説明するための工程断面図（そ
の４）である。
半導体装置の製造方法を説明するための工程断面図（そ
の４）である。
【図５】本発明の一実施形態に係るＳＡＣ技術を用いる
半導体装置の製造方法を説明するための工程断面図（そ
の５）である。
半導体装置の製造方法を説明するための工程断面図（そ
の５）である。
【図６】本発明の一実施形態に係るＳＡＣ技術を用いる
半導体装置の製造方法を説明するための工程断面図（そ
の６）である。
半導体装置の製造方法を説明するための工程断面図（そ
の６）である。
【図７】本発明の一実施形態に係るＳＡＣ技術を用いる
半導体装置の製造方法を説明するための工程断面図（そ
の７）である。
半導体装置の製造方法を説明するための工程断面図（そ
の７）である。
【図８】本発明の一実施形態に係るＳＡＣ技術を用いる
半導体装置の製造方法を説明するための工程断面図（そ
の８）である。
半導体装置の製造方法を説明するための工程断面図（そ
の８）である。
【図９】本発明の一実施形態に係るＳＡＣ技術を用いる
半導体装置の製造方法を説明するための工程断面図（そ
の９）である。
半導体装置の製造方法を説明するための工程断面図（そ
の９）である。
【図１０】本発明の一実施形態に係るＳＡＣ技術を用い
る半導体装置の製造方法を説明するための工程断面図
（その１０）である。
る半導体装置の製造方法を説明するための工程断面図
（その１０）である。
【図１１】本発明の一実施形態に係るＳＡＣ技術を用い
る半導体装置の製造方法を説明するための工程断面図
（その１１）である。
る半導体装置の製造方法を説明するための工程断面図
（その１１）である。
【図１２】本発明の一実施形態に係るＳＡＣ技術を用い
る半導体装置の製造方法の変形例を説明するための工程
断面図（その１）である。
る半導体装置の製造方法の変形例を説明するための工程
断面図（その１）である。
【図１３】本発明の一実施形態に係るＳＡＣ技術を用い
る半導体装置の製造方法の変形例を説明するための工程
断面図（その２）である。
る半導体装置の製造方法の変形例を説明するための工程
断面図（その２）である。
【図１４】従来のＳＡＣ技術を用いる半導体装置の製造
方法を説明するための工程断面図（その１）である。
方法を説明するための工程断面図（その１）である。
【図１５】従来のＳＡＣ技術を用いる半導体装置の製造
方法を説明するための工程断面図（その２）である。
方法を説明するための工程断面図（その２）である。
【図１６】従来のＳＡＣ技術を用いる半導体装置の製造
方法を説明するための工程断面図（その３）である。
方法を説明するための工程断面図（その３）である。
【図１７】従来のＳＡＣ技術を用いる半導体装置の製造
方法を説明するための工程断面図（その４）である。
方法を説明するための工程断面図（その４）である。
１０……半導体基板、１２……ゲート酸化膜、１４……
ポリシリコン層、１６……ＷＳｉ層、１８……オフセッ
トＳｉＯ2 膜、２０……ゲート電極、２２……導電領
域、２４……ＳｉＯ2 サイドウォール、２６……ＳｉＮ
エッチングストッパ膜、２８……ＢＰＳＧ層間絶縁膜、
３０……ＴｉＮカバー膜、３２……開口部、３４……レ
ジストパターン、３６……ホール、３８……ポリマー
膜、４０……コンタクトホール、４２……Ｗ層、４４…
…Ｗプラグ層、４６……ＡｌＣｕ配線層
ポリシリコン層、１６……ＷＳｉ層、１８……オフセッ
トＳｉＯ2 膜、２０……ゲート電極、２２……導電領
域、２４……ＳｉＯ2 サイドウォール、２６……ＳｉＮ
エッチングストッパ膜、２８……ＢＰＳＧ層間絶縁膜、
３０……ＴｉＮカバー膜、３２……開口部、３４……レ
ジストパターン、３６……ホール、３８……ポリマー
膜、４０……コンタクトホール、４２……Ｗ層、４４…
…Ｗプラグ層、４６……ＡｌＣｕ配線層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 BB18 CC01 DD04 DD15 DD16 DD18 DD19 EE05 EE09 EE15 EE17 FF14 HH14 5F004 AA05 BA04 BA13 BA20 BD01 DA00 DA04 DA16 DA23 DA26 DB03 DB07 DB12 DB23 EA13 EA23 EA28 EB01 5F033 HH04 HH09 HH19 HH28 JJ19 KK01 MM05 MM07 NN15 NN40 QQ09 QQ10 QQ13 QQ25 QQ27 QQ30 QQ31 QQ35 QQ37 QQ48 QQ75 RR04 RR08 RR14 RR15 TT02 TT08 XX31
Claims (5)
- 【請求項１】 半導体基板上に、段差形状物を形成する
と共に、前記段差形状物に挟まれた前記半導体基板表面
に導電領域を形成する第１の工程と、 前記段差形状物及び前記導電領域を被覆するエッチング
ストッパ膜を形成する第２の工程と、 前記エッチングストッパ膜上に、層間絶縁膜を形成した
後、前記層間絶縁膜表面を平坦化する第３の工程と、 前記層間絶縁膜上に、前記エッチングストッパ膜とのエ
ッチング選択比がとれるカバー膜を形成する第４の工程
と、 前記カバー膜上に形成した所定のレジストパターンをマ
スクとして、前記カバー膜及び前記層間絶縁膜を選択的
にエッチング除去し、前記エッチングストッパ膜に達す
るホールを形成する第５の工程と、 前記第５の工程におけるエッチングの際に前記ホール底
面に付着したポリマー膜を除去する第６の工程と、 前記層間絶縁膜上の前記カバー膜をマスクとして、前記
ホール底面に露出する前記エッチングストッパ膜を選択
的にエッチング除去し、前記段差形状物に挟まれた前記
導電領域に達するコンタクトホールを形成する第７の工
程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記第７の工程の後、半導体基体全面に導電体層を堆積
して前記コンタクトホール内を埋め込み、更に前記導電
体層及び前記カバー膜を前記層間絶縁膜表面が露出する
までエッチバック又は研磨して、前記コンタクトホール
内の前記導電領域に接続する前記導電体層からなるプラ
グ層を形成する工程を有することを特徴とする半導体装
置の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 前記第７の工程の後、半導体基体全面に導電体層を堆積
して前記コンタクトホール内を埋め込み、更に前記第１
の導電体層を前記カバー膜表面が露出するまでエッチバ
ック又は研磨して、前記コンタクトホール内の前記導電
領域に接続する前記第１の導電体層からなるプラグ層を
形成する工程と、半導体基体全面に第２の導電体層を堆
積し、更に前記第２の導電体層上に形成した所定のレジ
ストパターンをマスクとして、前記第２の導電体層及び
前記カバー膜を選択的にエッチング除去し、前記プラグ
層に接続する前記第２の導電体層からなる配線層を形成
する工程と、を有することを特徴とする半導体装置の製
造方法。 - 【請求項４】 請求項１記載の半導体装置の製造方法に
おいて、 前記エッチングストッパ膜として、シリコン窒化膜を用
い、 前記層間絶縁膜として、シリコン酸化膜を用い、 前記カバー膜として、ポリシリコン膜を用いることを特
徴とする半導体装置の製造方法。 - 【請求項５】 請求項１記載の半導体装置の製造方法に
おいて、 前記エッチングストッパ膜として、シリコン窒化膜を用
い、 前記層間絶縁膜として、シリコン酸化膜を用い、 前記カバー膜として、チタン膜又は窒化チタン膜を用い
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11114866A JP2000307001A (ja) | 1999-04-22 | 1999-04-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11114866A JP2000307001A (ja) | 1999-04-22 | 1999-04-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family
ID=14648664
Family Applications (1)
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|---|---|---|---|
| JP11114866A Pending JP2000307001A (ja) | 1999-04-22 | 1999-04-22 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2000307001A (ja) |
Cited By (14)
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| KR20170093111A (ko) | 2014-12-05 | 2017-08-14 | 도쿄엘렉트론가부시키가이샤 | 에칭 방법 |
| KR20190008226A (ko) | 2016-05-19 | 2019-01-23 | 도쿄엘렉트론가부시키가이샤 | 에칭 방법 |
| KR20190008227A (ko) | 2016-05-20 | 2019-01-23 | 도쿄엘렉트론가부시키가이샤 | 에칭 방법 |
| KR20190015174A (ko) | 2016-05-30 | 2019-02-13 | 도쿄엘렉트론가부시키가이샤 | 에칭 방법 |
-
1999
- 1999-04-22 JP JP11114866A patent/JP2000307001A/ja active Pending
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| KR20160003565A (ko) | 2014-07-01 | 2016-01-11 | 도쿄엘렉트론가부시키가이샤 | 피처리체를 처리하는 방법 |
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