KR100532393B1 - 다층의 절연막을 동시에 식각하는 공정을 포함하는 반도체 메모리장치의 제조방법 - Google Patents
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Abstract
다층의 절연막을 동시에 식각하는 공정을 포함하는 반도체 메모리 장치의 제조방법이 개시된다. 반도체 기판위에 트랜지스터를 형성한 후, 그 상부를 덮는 평탄화층을 형성하고, 평탄화층 상에 이 후에 형성될 절연층보다 상대적으로 낮은 식각율을 갖는 물질로 된 식각저지층을 형성한다. 식각저지층 상에 절연층을 형성하고, 트랜지스터의 소스 상에 적층되어 있는 평탄화층, 식각저지층 및 절연층을 부분적으로 식각하여 접촉창을 형성한다. 접촉창을 통해 트랜지스터의 소스와 연결되는 스토리지 전극을 형성하고, 스토리지 전극을 덮는 유전체막을 형성하고, 결과물 기판 전면에 플레이트 전극 형성을 위한 도전층을 형성한다. 플레이트 전극 형성을 위한 도전층을 패터닝하기 위한 식각에 있어서, 식각저지층으로부터 발생하는 고유 파장을 감지하는 식각종말점검출기법을 이용하여, 절연층 및 식각저지층도 동시에 식각하는 단계로 이루어진다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 다층의 절연막을 동시에 식각하는 공정을 포함하는 반도체 메모리 장치의 제조방법이다.
반도체 장치가 고속화, 고집적화됨에 따라 미세한 패턴형성기술과 다층화된 배선 구조가 요구되고 있다. 아울러, 다층화된 배선들을 절연시키기 위한 절연막과, 절연막의 평탄화를 구현하는 방법들이 요구되고 있다.
절연막 예컨대, 층간 절연막의 높은 평탄도를 구현하기 위해서 절연막을 평탄화 하는 공정의 수행이 필수적으로 요구되고 있다. 따라서, 절연막을 형성한 후, 전체적으로 화학적 기계적 연마(Chemical Mechanical polishing;CMP)하는 방법 또는 에치백(etch back)하여 평탄화하는 공정이 시도되고 있다.
이와 같은 CMP방법 또는 에치백으로 절연막을 연마 또는 식각하는 과정에서 과도 연마(over polishing) 또는 과도 식각이 일어날 수 있다. 이러한 과도 연마 또는 과도 식각현상은, 절연막 아래의 패턴까지 어느 정도 과다 식각될 수 있어서 패턴의 손상을 유발하게 된다.
따라서, 절연막의 평탄화를 진행하면서 절연막 아래의 패턴을 보호할 수 있는 방법들이 연구되고 있다. 예를 들면, 절연막 중간에 식각율이 다른 절연막을 형성하여 식각저지층을 형성한다. 그리하여, 과도 연마 또는 과도 식각이 발생하더라도, 식각저지층에서 더 이상의 연마 또는 식각을 저지하도록 한다. 그러므로, 식각저지층 아래의 패턴을 보호하고, 동시에 절연막의 평탄화가 이루어진다.
그러나, 이러한 식각저지층은, 절연막 내에서 다른 식각율로 인하여, 절연막을 식각하는 공정이 한번에 이루어지지 않고 두 번으로 나누어 진행해야 한다. 예를 들면, 낮은 식각율을 갖는 절연막 위에, 상대적으로 높은 식각율을 갖는 절연막이 형성되어 있을 경우, 소정의 패턴으로 사진작업 후, 임의의 결정되어진 시간동안 식각공정을 진행하면, 높은 식각율을 갖는 절연막은 원하는 패턴으로 식각되고, 반면, 낮은 식각율을 갖는 절연막은 원하는 패턴으로 식각이 덜되어, 패턴내에 남아있게 된다. 따라서, 낮은 식각율을 갖는 절연막을 원하는 패턴으로 식각하기 위해, 한차례 더 식각공정을 진행해야 한다. 즉, 절연막을 식각하기 위해 두 번의 식각공정을 행하는 번거로움이 있다.
도 1a은 언더컷 공정을 이용한 종래의 반도체 메모리장치의 단면도이다.
도 1b는 도 1a의 반도체 메모리 장치에서 메탈 콘택홀의 나쁜 프로파일을 나타낸다.
도 1a을 참조하면, 반도체기판(50)위에 제1 영역 및 제2 영역이 형성되어 있다. 제1 영역은 DRAM의 메모리 셀이 형성되는 코어(core)영역이고, 제2 영역은 DRAM의 로직회로들이 형성되는 주변영역(peripheral)이다. 제1 영역내에 반도체 기판(50) 상에 게이트(52), 소스(54) 및 드레인(56)으로 구성되는 메모리 셀 트랜지스터가 형성되어 있고, 드레인(56)에 금속전극(58)을 형성하여 메모리 비트라인이 형성되어 있다. 메모리 셀 트랜지스터 및 메모리 비트라인위에 평탄화층인 제 1절연막(60), 식각저지층인 제 2절연막(62) 및 예컨대, 고온산화막으로 구성된 제 3절연막(64)으로 된 다층의 절연막이 형성되어 있고, 스토리지 전극(66), 유전체막(미도시) 및 플레이트 전극(68)으로 구성되는 메모리 커패시터가 형성되어 있다. 제 2영역에는 반도체 기판(50)위에 게이트(52a), 소스(54a) 및 드레인(56a)로 구성되는 로직회로를 구성하는 트랜지스터가 형성되어 있고, 그 위에 제 1절연막(60a)이 형성되어 있고, 여기서. 제 1절연막(60a)이 원하는 수준으로 식각되어진 형상을 A라고 하고, 과도 식각되어진 형상을 B라고 한다.
이와 같이 상술한 구조의 다층 절연막을 식각할 때는, 1차적으로, 제 3절연막(64)을 과도 식각하여, 제1 영역내의 스토리지 전극(66) 아래로 언더컷이 생기게 하고, 제2 영역내에는 얇게 남도록 하여 이후에 진행되는 식각공정을 용이하게 한다. 그리고, 2차적으로, 제1 영역의 메모리 커패시터를 형성하기 위해 플레이트 전극(68)을 식각할 때, 임의의 결정되어진 시간동안에 제 2영역 내의 플레이트 전극(68), 제 3절연막(64) 및 제 2절연막(62)을 차례로 식각하여 제거한다. 이 때 제2 영역의 제 1절연막(60a)도 원하는 수준(A)으로 식각되어진다.
그러나. 상술한 종래의 반도체 메모리장치의 공정에는 절연막들을 차례로 식각함으로 인하여 다음과 같은 문제점이 발생한다.
첫째로, 1차 식각에서 즉, 제 3절연막(64)의 과도 식각에서 생긴 언더컷에 찌꺼기가 생길 문제점을 내재하고, 과도 식각시 제 2절연막(62)이 균열을 일으키는 문제점이 발생한다.
둘째로, 2차 식각에서 즉, 플레이트 전극(68)을 식각할 때, 제 2절연막(62)의 낮은 식각율을 고려하여 높은 전력을 요구하게 되고, 이러한 높은 전력에 의해 제 2절연막(62) 아래의 상대적으로 높은 식각율을 갖는 제 1절연막(60a)을 과도 식각(B) 하게된다. 이에 따라, 제 1절연막의 층간절연막으로서의 마진이 부족하게 되고, 심한 경우 제2 영역내의 트랜지스터 패턴에 손상이 일어날 수 있다. 그리고, 더욱 심한 경우에는 제1 영역과 제2 영역의 경계면에서, 제1 영역의 메모리 비트라인(58)에도 손상을 일으킬 수 있다.
셋째로, 제2 영역내에 메탈 콘택홀을 형성하는 과정에서 나쁜 프로파일이 생기게 된다. 왜냐하면, 1차 식각의 언더컷공정에서 제2 영역내에 얇게 남게되는 제 3절연막(68)의 두께조절이 어려워 예컨대, 남아있는 두께가 원하는 두께에 비해 상대적으로 두껍게 남아있게 되면, 이 후에 진행되는 임의의 결정되어진 시간동안의 2차 식각에서 플레이트 전극(68) 및 제 3절연막(64)은 완전히 식각되는 반면, 식각율이 낮은 제 2절연막(62)까지는 완전히 식각되지 않아 존재하게 된다. 이러한 상태에서 제2 영역에 메탈 콘택홀을 형성하는 경우, 도 1b를 참조하면, 도 1a의 제2 영역 내에는 전술한 바와 같이 제 2절연막(62)이 존재하고 그 위에 절연층(70) 예컨대, BPSG막을 형성한 후 메탈 콘택홀을 형성하기 위한 식각과정에서, 제 2절연막(62)의 낮은 식각율로 인하여 메탈 콘택 측면에는 뾰족한 모양의 제 2절연막(62)이 남아 있기 때문에 나쁜 프로파일이 생기게 된다.
본 발명이 이루고자 하는 기술적 과제는 플레이트 전극 형성시, 식각종말검출기법을 이용하여 서로 다른 식각율을 갖는 다층의 절연막들을 동시에 식각하는 반도체 메모리장치의 제조방법을 제공하는데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일실시예에 의한 다층의 절연막을 동시에 식각하는 반도체 메모리 장치의 제조방법은, 반도체 기판위에 트랜지스터를 형성한 후, 그 상부를 덮는 평탄화층을 형성하는 단계와, 상기의 평탄화층 상에, 이 후에 형성될 절연층보다 상대적으로 낮은 식각율을 갖는 물질로 된 식각저지층을 형성하는 단계와, 상기 식각저지층 상에 절연층을 형성하는 단계와, 상기 트랜지스터의 소스 상에 적층되어 있는 상기 평탄화층, 식각저지층 및 절연층을 부분적으로 식각하여 접촉창을 형성하는 단계와, 상기 접촉창을 통해 트랜지스터의 소스와 연결되는 스토리지 전극을 형성하는 단계와, 상기 스토리지 전극을 덮는 유전체막을 형성하는 단계와, 결과물 기판 전면에 플레이트 전극 형성을 위한 도전층을 형성하는 단계와, 상기 플레이트 전극 형성을 위한 도전층을 패터닝하기 위한 식각에 있어서, 상기 식각저지층으로부터 발생하는 고유 파장을 감지하는 식각종말점검출기법을 이용하여, 상기 절연층 및 식각저지층도 동시에 식각하는 단계로 이루어진다. 상기 플레이트 전극 형성을 위한 도전층, 절연층 및 식각저지층을 동시에 식각하는 단계는, 육불화황(SF6) 및 염소(CL2)로 이루어진 일군의 식각 소오스에서 선택된 어느 하나를 사용하여 행하는 것이 적합하다. 바람직하게는, 상기 플레이트 전극 형성을 위한 도전층은 폴리 실리콘으로 형성하고, 상기 절연층은 고온산화막으로 형성하며, 상기 식각저지층은 실리콘 옥시 나이트라이드로 형성한다. 또한, 상기 플레이트 전극 형성을 위한 식각하는 단계에서, 상기 식각저지층으로부터 발생하는 고유 파장은 3835Å 내지 3865Å으로 하는 것이 바람직하다.
이와 같이 제조된 본 발명의 반도체 메모리 장치는, 종래의 언더컷 공정을 생략함으로써 언더컷으로 인한 찌꺼기 및 제 2절연막의 균열이 발생하지 않고, 제 1절연막의 층간 절연막으로서의 마진을 충분히 확보하게 된다. 또한, 메탈 콘택홀 형성시 나쁜 프로파일이 생기지 않는다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었다. 또한 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있다. 도면에서 동일참조부호는 동일부재를 나타낸다.
도 2 내지 도 6는 본발명의 일실시예에 의한 다층의 절연막을 동시에 식각하는 공정을 포함한 반도체 메모리 장치 특히, DRAM의 제조 공정에 따른 단면도들이다.
도 2을 참조하면, 반도체 기판(2)위에 게이트 스페이서(gate spacer)(6)가 게이트 전극(4)의 양측에 형성된 게이트 패턴을 형성한다. 여기서, 게이트 전극(4)은 예컨대, 폴리 실리콘을 사용하여 형성하고, 게이트 스페이서(6)는 예컨대, 질화막을 사용하여 형성한다. 게이트 스페이서(6)를 형성하기 전에 반도체 전면에, 게이트 전극(4)을 마스크로 저농도의 N형 불순물을 이온 주입하여 얕은 접합을 갖는 N- 소스/드레인을 형성한다. 그리고, 게이트 스페이서(6)를 형성한 후 반도체 전면에, 게이트 전극(4) 및 게이트 스페이서(6)를 마스크로 고농도의 N형 불순물을 이온주입하여 N+ 소스/드레인을 형성하여 LDD(Lightly Doped Drain)구조의 소스(8)/드레인(9)을 형성한다. 이 후, 절연막(10)을 형성하고 사진식각하여 드레인과 접속되어, 메모리의 비트라인이 되는 금속전극(11)을 형성한다. 도면에서 제 1영역은 메모리 셀이 형성되는 코어(core)영역이고, 제 2영역은 로직회로들이 형성되는 주변영역(peripheral)이다
도 3를 참조하면, 전술한 결과물이 형성된 반도체 기판의 전면에, 평탄화를 위한 평탄화층(10') 예컨대, BPSG막을 형성하고, 상기 평탄화층(10')위에 이 후에 형성될 절연층(14)보다 낮은 식각율을 갖는 식각저지층(12) 예컨대, 실리콘 옥시 나이트라이드(SiON)을 형성한다. 이 후, 식각저지층(12)위에 식각저지층(12)보다 높은 식각율을 갖는 절연층(14) 예컨대, 고온 산화막을 형성한다.
도 4을 참조하면, 전술한 결과물에 소정의 사진작업후, 절연층(14), 식각저지층(12), 평탄화층(10') 및 절연막(10)을 관통하여 소스(8)표면이 드러나도록 건식식각한다. 이 후, 전면에 전도막 예컨대, 폴리 실리콘을 증착하고 부분적으로 사진식각하여 커패시터의 스토리지 전극(15)을 형성한다. 스토리지 전극(15)위에 커패시터의 유전막(미도시)을 형성하고, 결과물 전면에 커패시터의 플레이트 전극(16)이 되는 전도막 예컨대, 폴리 실리콘을 증착한다.
도 5를 참조하면, 플레이트 전극(16) 위에 포토레지스터 막(photoresist film)(미도시)을 코팅(coating)하고, 부분적으로 노광 및 현상(exposure & development) 공정을 진행하여 플레이트 전극(16) 이외의 폴리 실리콘을 노출시킨다. 이 후, 노출된 폴리 실리콘을 식각할 때, 노출된 폴리 실리콘 아래의 절연층(14) 및 식각저지층(12)을 동시에 같이 식각한다. 이 때, 식각하는 과정을 살펴보면, 식각하는 시간이 경과함에 따라 식각되어지는 물질인 폴리 실리콘, 고온 산화막 및 실리콘 옥시 나이트라이드등은 고유의 파장(λ)들을 발하면서 식각된다. 따라서, 식각종말점을 식각저지층(12)인 실리콘 옥시 나이트라이드의 고유 파장을 이용하는 식각종말점검출기법을 사용하는 데, 고유 파장은 3835Å 내지 3865Å으로 함이 바람직하다. 그리고 식각 소오스는 육불화황(SF6), 염소(CL2)를 이용함이 적합하다.
여기서, 플레이트 전극(16), 절연층(14) 그리고 식각저지층(12)을 동시에 식각하기 때문에 공정이 단순화 된다. 그리고, 식각되어진 모양을 살펴보면, 각기 다른 식각율로 인하여 식각된 상부전극(16) 아래의 절연층(14)은 식각된 경사면이 완만한 경사면으로 식각되어 형성되어 있고, 식각저지층(12)은 절연층(14)의 식각된 부분의 종단부에 맞추어져서 식각되어 더욱 완만한 경사면으로 형성되어 스텝 커버리지가 좋다. 또한, 식각종말점을 식각저지층(12)의 고유 파장을 이용함으로서, 식각저지층(12)이 완전히 식각되어지면서 평탄화층(11) 아래로 까지 식각이 일어나지 않아 평탄화층(11)의 층간 절연막으로서의 마진을 충분히 가진다.
도 6를 참조하면, 상기의 결과물 전면에 보호막(18)을 증착한 후, 부분적으로 사진식각하여 상기 제2 영역의 로직회로용 트랜지스터의 소스(8)에 접속되는 소스 전극(20)을 형성한다.
여기서, 전술한 바와 같이 식각저지층(12)이 완전히 식각되어져서 제2 영역내에 존재하지 않기 때문에, 소스 전극(20) 형성시 메탈 콘택홀을 형성할 때 나쁜 프로파일이 생기지 않는다.
상술한 본 발명의 다층의 절연막을 동시에 식각하는 반도체 메모리 장치의 제조방법에 의하면, 종래의 언더컷 공정을 생략하고 서로 다른 식각율을 갖는 다층의 절연막을 동시에 식각함으로써, 식각 공정의 단순화가 가능하며 언더컷으로 인한 찌꺼기 및 제 2절연막의 균열이 없어진다.
또한, 식각종말점을 식각저지층의 고유 파장을 이용함으로써, 식각저지층이 완전히 식각되어지면서 평탄화층 아래로 까지 식각이 일어나지 않아 평탄화층의 층간 절연막으로서의 마진을 충분히 가진다.
그리고, 식각저지층이 완전히 식각되어져서 제 2영역내에 존재하지 않기 때문에, 소스 전극 형성시 메탈 콘택홀을 형성할 때 나쁜 프로파일이 생기지 않는다.
도 1a은 언더컷 공정을 이용한 종래의 반도체 메모리장치의 단면도이다.
도 1b는 도 1a의 반도체 메모리 장치에서 메탈 콘택홀의 나쁜 프로파일을 나타낸다.
도 2 내지 도 6는 본발명의 제1 실시예에 따른 반도체 메모리장치의 제조 공정에 따른 단면도들이다.
Claims (4)
- 반도체 기판위에 트랜지스터를 형성한 후, 그 상부를 덮는 평탄화층을 형성하는 단계;상기의 평탄화층 상에, 이 후에 형성될 절연층보다 상대적으로 낮은 식각율을 갖는 물질로 된 식각저지층을 형성하는 단계;상기 식각저지층 상에 절연층을 형성하는 단계;상기 트랜지스터의 소스 상에 적층되어 있는 상기 평탄화층, 식각저지층 및 절연층을 부분적으로 식각하여 접촉창을 형성하는 단계;상기 접촉창을 통해 트랜지스터의 소스와 연결되는 스토리지 전극을 형성하는 단계;상기 스토리지 전극을 덮는 유전체막을 형성하는 단계;결과물 기판 전면에 플레이트 전극 형성을 위한 도전층을 형성하는 단계; 및상기 플레이트 전극 형성을 위한 도전층을 패터닝하기 위한 식각에 있어서, 상기 식각저지층으로부터 발생하는 고유 파장을 감지하는 식각종말점검출기법을 이용하여, 상기 절연층 및 식각저지층도 동시에 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제1항에 있어서,상기 플레이트 전극 형성을 위한 도전층, 절연층 및 식각저지층을 동시에 식각하는 단계는, 육불화황(SF6) 및 염소(CL2)로 이루어진 일군의 식각 소오스에서 선택된 어느 하나를 사용하여 행하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제1항에 있어서,상기 플레이트 전극 형성을 위한 도전층은 폴리 실리콘으로 형성하고, 상기 절연층은 고온산화막으로 형성하며, 상기 식각저지층은 실리콘 옥시 나이트라이드로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제1항에 있어서,상기 플레이트 전극 형성을 위한 식각하는 단계에서, 상기 식각저지층으로부터 발생하는 고유 파장은 3835Å 내지 3865Å으로 하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
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1998
- 1998-09-03 KR KR1019980036288A patent/KR100532393B1/ko not_active IP Right Cessation
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