JP2005175420A

JP2005175420A - Ｎａｎｄフラッシュ素子の製造方法

Info

Publication number: JP2005175420A
Application number: JP2004190767A
Authority: JP
Inventors: Min Chul Gil; ▲ミン▼ 徹吉
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2003-12-05
Filing date: 2004-06-29
Publication date: 2005-06-30
Also published as: US7223655B2; KR20050055210A; CN1303670C; US20050272204A1; KR100582335B1; US20050124103A1; US20050208721A1; CN1624901A; US6930001B2; TWI249779B; US7303954B2; TW200520068A

Abstract

【課題】全面エッチングによるプラグ形成工程を減らすことができ、ドレインコンタクト形成時にエッチング層の厚さ減少による工程マージンを確保することが可能なＮＡＮＤフラッシュ素子の製造方法を提供する。
【解決手段】ＮＡＮＤフラッシュセル、前記セルのドレイン端子を選択するためのドレイン選択トランジスタ１３０、及び前記セルのソース端子を選択するためのソース選択トランジスタ１４０が形成された半導体基板１１０を提供する段階と、ソースラインコンタクトホール１１４及びドレインコンタクトホール１１６内にソースラインプラグ及びドレインコンタクトプラグを形成する段階と、前記ドレインコンタクトプラグと電気的に接触するビットライン、及び前記ソースラインプラグと電気的に接触する共通ソースラインコンタクトを形成する段階とを含む。
【選択図】図４

Description

本発明は、ＮＡＮＤフラッシュ素子の製造方法に係り、特に、ＮＡＮＤフラッシュ素子のドレインコンタクとソースコンタクトの形成方法に関する。

ＮＡＮＤフラッシュ素子のセルアレイ（Cell Array）は、一般フラッシュ素子とは異なり、セルアレイがストリング（String）で連結されて動作している。このような特性上、ストリングの両端に、ビットライン（Bit Line）に連結されるドレインコンタクト（Drain Contact）とグローバルグラウンド（Global Ground）のためのソースラインコンタクト（Source Line Contact）が位置し、これらのコンタクトはストリング制御のためのセレクトトランジスタ（Select Transistor）のジャンクションと連結される。

図１は従来のフラッシュ素子の製造方法の問題点を説明するための断面図である。図２は従来の問題点を説明するためのＳＥＭ（Scanning Electron Microscope；走査型電子顕微鏡）写真である。

図１及び図２を参照すると、電気的情報を蓄えるためのセルストリング２０と、セルストリング２０のドレイン端子を選択するためのドレイン選択トランジスタ３０と、セルストリング２０のソース端子を選択するためのソース選択トランジスタ４０とが形成された半導体基板１０上に第１層間絶縁膜１２を形成する。

所定のエッチング工程を行ってソース選択トランジスタ４０のソース領域上の第１層間絶縁膜１２を除去してソースラインコンタクトホールを形成する。全体構造上にポリシリコン膜を蒸着した後、第１層間絶縁膜１２を停止膜とする化学機械的研磨を行って前記ソースラインコンタクトをポリシリコンで埋め込むことにより、ソースラインプラグ１４を形成する。

全体構造上に第２層間絶縁膜１６を形成する。全体構造上に、ドレインコンタクト領域を開放する感光膜パターン（図示せず）を形成する。前記感光膜パターンをエッチングマスクとするエッチング工程を行ってドレイン選択トランジスタ３０のドレイン領域上の第２層間絶縁膜１６及び第１層間絶縁膜１２を除去してドレインコンタクトホールを形成する。全体構造上にポリシリコン膜を蒸着した後、全面エッチングを行って第２層間絶縁膜１６上のポリシリコン膜を除去し、ドレインコンタクトホールをポリシリコンで埋め込むことにより、ドレインコンタクトプラグ１８を形成する。このような全面エッチング工程の場合、コンタクト内の過度なプラグポリの損失が発生する虞があり（図１のＡ領域を参照）、工程制御の面においても不利な点がある。このようなプラグポリの過度な損失は後続のダマシン工程によるビットラインコンタクトとビットライン形成時にエッチングターゲット不足によるエッチング停止のための窒化膜の一部が残留して素子の電気的特性を悪化させるという問題が発生する。

また、ＮＡＮＤフラッシュ素子のコンタクト形成工程中の最も重要な工程がドレインコンタクト形成工程であるが、コンタクトエッチング時のフォトレジストマージン問題がイアッシュとなっている。すなわち、１００ｎｍ級以下のＮＡＮＤフラッシュ素子のドレインコンタクトエッチングの感光膜のマージンが低くなり、コンタクトエッチング時に第２層間絶縁膜の厚さ減少分より感光膜の厚さ減少分がさらに大きいという問題がある。上述したように、ドレインコンタクトプラグとソースラインプラグをそれぞれの独立的な工程を用いて形成することにより、全体的なマスク数の増加と工程段階の増加を引き起こして生産性を低下させるという問題が生ずる。また、それぞれコンタクトプラグ及び金属配線の独立的なマスクアライン（Mask Align）が必要となってオーバーレイ（Overlay）の制御において難点が発生する。

従って、本発明は、かかる問題点を解決するためのもので、その目的は、ソースコンタクトプラグ形成後、同一のレベルでドレインコンタクトを形成することにより、全面エッチングによるプラグ形成工程を減らすことができ、ドレインコンタクト形成時にエッチング層の厚さ減少による工程マージンを確保することが可能なＮＡＮＤフラッシュ素子の製造方法を提供することにある。

本発明の一様態は、ＮＡＮＤフラッシュセル、前記セルのドレイン端子を選択するためのドレイン選択トランジスタ、及び前記セルのソース端子を選択するためのソース選択トランジスタが形成された半導体基板を提供する段階と、前記半導体基板上に第１層間絶縁膜を形成する段階と、前記ソース選択トランジスタのソース領域上の前記第１層間絶縁膜の一部を除去し、その底面に前記ソース選択トランジスタのソース領域を露出させるソースラインコンタクトホールを形成する段階と、前記ドレイン選択トランジスタのドレイン領域上の前記第１層間絶縁膜の一部を除去し、その底面に前記ドレイン選択トランジスタのドレイン領域を露出させるドレインコンタクトホールを形成する段階と、前記ソースラインコンタクトホール及び前記ドレインコンタクトホール内にソースラインプラグ及びドレインコンタクトプラグを形成する段階と、前記ドレインコンタクトプラグと電気的に接触するビットライン、及び前記ソースラインプラグと電気的に接触する共通ソースラインコンタクトを形成する段階とを含む、ＮＡＮＤフラッシュ素子の製造方法を提供する。

本発明の他の様態は、ＮＡＮＤフラッシュセル、前記セルのドレイン端子を選択するためのドレイン選択トランジスタ、及び前記セルのソース端子を選択するためのソース選択トランジスタが形成された半導体基板を提供する段階と、前記半導体基板上に第１層間絶縁膜を形成する段階と、前記ソース選択トランジスタのソース領域上の前記第１層間絶縁膜の一部を除去し、その底面に前記ソース選択トランジスタのソース領域を露出させるソースラインコンタクトホールを形成する段階と、前記ドレイン選択トランジスタのドレイン領域上の前記第１層間絶縁膜の一部を除去し、その底面に前記ドレイン選択トランジスタのドレイン領域を露出させるドレインコンタクトホールを形成する段階と、前記ソースラインコンタクトホール及び前記ドレインコンタクトホール内にソースラインプラグ及びドレインコンタクトプラグを形成する段階と、前記ソースラインプラグ及び前記ドレインコンタクトプラグを含む前記半導体基板上に第２層間絶縁膜を形成する段階と、前記第２層間絶縁膜上にエッチング停止膜を形成する段階と、前記エッチング停止膜上に第３層間絶縁膜を形成する段階と、前記第３層間絶縁膜、前記エッチング停止膜及び前記第２層間絶縁膜の一部を選択的にエッチングし、前記ソースラインプラグ上に第１トレンチを形成し、前記ドレインコンタクトプラグ上に前記第１トレンチより大きい第２トレンチを形成する段階と、前記第２層間絶縁膜を選択的にエッチングし、前記第１トレンチ及び第２トレンチの下に、前記ソースラインプラグを露出させる第１ビアホールと前記ドレインコンタクトプラグを露出させる第２ビアホールをそれぞれ形成する段階と、前記第１トレンチ、前記第２トレンチ、前記第１ビアホール及び第２ビアホールを金属膜で充填する段階と、前記金属膜を研磨して、前記第１トレンチ及び前記第１ビアホールを通過する共通ソースラインコンタクトと、前記第２トレンチ及び前記第２ビアホールを通過するビットラインを形成する段階とを含む、ＮＡＮＤフラッシュ素子の製造方法を提供する。

本発明は、ソースラインプラグホールの形成後、ドレインコンタクトプラグホールを形成した後、前記ホールらを導電性物質膜で埋め込んで平坦化することにより、イオン注入工程、導電性物質膜埋込工程及び全面エッチング工程段階を減らすことができて工程の単純化を図ることができる。

また、全面エッチング工程によるドレインコンタクトプラグの損失を防止することにより、素子の電気的特性を向上させることができ、素子製造のコストも節減させることができる。

以下、添付図面を参照して本発明の実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。図面上において、同一の符号は同一の要素を示す。

図３は本発明に係るＮＡＮＤフラッシュ素子のアレイ図、図４〜図７は本発明に係るＮＡＮＤフラッシュ素子の製造方法を説明するための図３の線III−III′に沿った断面図、図８（ａ）はソースコンタクトエッチング後のＳＥＭ写真である。

図３、図４（ａ）及び図８（ａ）を参照すると、ＮＡＮＤフラッシュセル１２０と、セル１２０のドレイン端子を選択するためのドレイン選択トランジスタ１３０と、セル１２０のソース端子を選択するためのソース選択トランジスタ１４０とが形成された半導体基板１１０上に第１層間絶縁膜１１２を形成する。第１層間絶縁膜１１２をパターニングしてソースラインコンタクトホール１１４を形成する。

前記において、ＮＡＮＤフラッシュセル１２０、ドレイン選択トランジスタ１３０及びソース選択トランジスタ１４０の形成は、半導体基板１１０上に、基板表面の結晶欠陥抑制又は表面処理及びイオン注入時にバッファ層の役割を果たすスクリーン酸化膜（図示せず）を蒸着した後、イオン注入を行ってウェル及びしきい値電圧調節のためのイオン層（図示せず）を形成することが好ましい。前記ウェルはトリプル形にすることが効果的である。前記スクリーン酸化膜を除去した後、トンネル酸化膜（図示せず）、第１導電膜（図示せず）及びパッド窒化膜（図示せず）を蒸着する。

前記パッド窒化膜上に感光膜を塗布した後、感光膜マスクを用いたフォトエッチング工程を行って感光膜パターン（図示せず）を形成する。前記感光膜パターンをエッチングマスクとするエッチング工程を行ってパッド窒化膜、第１導電膜、トンネル酸化膜及び半導体基板をエッチングしてＳＴＩ（Shallow Trench Isolation）構造のトレンチを形成することが好ましい。全体構造上に高密度プラズマ（High Density Plasma；ＨＤＰ）酸化膜を蒸着してトレンチ内を埋め込む。パッド窒化膜を停止層とする平坦化工程を行ってパッド窒化膜上のＨＤＰ酸化膜を除去することにより素子分離膜を形成することが好ましい。

パッド窒化膜に、燐酸ディップアウト（H₃PO₄ dip out）を用いた窒化膜ストリップ（nitride strip）工程を行うことにより、素子分離膜の一部が突出するようにすることが好ましい。ＤＨＦ（Diluted HF；５０：１の比率でＨ_２Ｏで希釈したＨＦ溶液）を用いた前処理洗浄工程を行い、第１導電膜上に形成された自然酸化膜と残留物を除去する。全体構造上に第２導電膜（図示せず）を蒸着した後、前記第２導電膜の一部をパターニングしてフローティングゲート電極を形成する。

全体構造の段差に沿って誘電体膜（図示せず）を蒸着し、コントロールゲートを形成するための第３導電膜（図示せず）、タングステンシリサイド膜（ＷＳｉ_ｘ）及びハードマスク膜（図示せず）を順次蒸着する。誘電体膜としてはＯＮＯ（ＳｉＯ_２−Ｓｉ_３Ｎ_４−ＳｉＯ_２）構造の誘電体膜を形成することが好ましい。ゲートマスクとエッチング工程（Gate mask and etching）及びセルフアラインマスクとエッチング工程（Self aligned mask and etching）を行ってコントロールゲート電極を形成することが好ましい。これにより、フラッシュセル用ゲート電極及びトランジスタ用ゲート電極を形成する。その後、イオン注入工程を行ってソース／ドレインを形成することが好ましい。前記で形成されたゲート電極を保護するために、全体構造上にその段差に沿って酸化膜を形成することが効果的である。

全体構造上に層間絶縁膜を形成するが、第１層間絶縁膜１１２は、フラッシュセル１２０とトランジスタを保護するための酸化膜及び層間の絶縁のための誘電体物質膜が積層された構造で形成することが好ましい。

ソースラインコンタクトホールの形成は次の通りである。第１層間絶縁膜１１２上に感光膜を塗布した後、感光膜マスクを用いたフォトエッチング工程を行って、ソースライン領域を開放する第１感光膜パターン（図示せず）を形成することが好ましい。ＮＡＮＤフラッシュ素子なので、ソース選択トランジスタ１４０のソース領域を開放することが効果的である。前記第１感光膜パターンをエッチングマスクとするエッチング工程によってソース選択トランジスタ１４０のソース領域上の第１層間絶縁膜１１２の一部を除去してその底面にソース選択トランジスタ１４０のソース領域を露出させるソースラインコンタクトホール１１４を形成することが好ましい。前記第１感光膜パターンを所定の感光膜ストリップ工程によって除去する。

図８（ｂ）はドレインコンタクトホール形成後のＳＥＭ写真である。図３、図４（ｂ）、図５（ａ）及び図８（ｂ）を参照すると、パターニング工程によってドレイン選択トランジスタ１３０のドレイン領域上の第１層間絶縁膜１１２の一部を除去してその底面にドレイン選択トランジスタ１３０のドレイン領域を露出させるドレインコンタクトホール１１６を形成した後、ソースラインコンタクトホール１１４及びドレインコンタクトホール１１６内を導電性物質膜で埋め込んで平坦化することにより、ソースライン（コンタクト）プラグ１１８及びドレインコンタクトプラグ１１９を形成する。

ソースラインコンタクトホール１１４が形成された第１層間絶縁膜１１２上に感光膜を塗布した後、感光膜マスクを用いたフォトエッチング工程を行って、ドレイン領域を開放する第２感光膜パターン（図示せず）を形成することが好ましい。第２感光膜パターン形成前に前記ソースラインコンタクトホール１１４を埋め込むための反射防止膜を塗布することもできる。ＮＡＮＤフラッシュ素子なので、ドレイン選択トランジスタ１３０のドレイン領域を開放することが効果的である。前記第２感光膜パターンをエッチングマスクとするエッチング工程によって第１層間絶縁膜１１２を除去してドレインコンタクトホール１１６を形成することが好ましい。前記第２感光膜パターンを所定の感光膜ストリップ工程によって除去する。

全体構造上に導電性物質膜を蒸着した後、第１層間絶縁膜１１２を停止膜とする平坦化工程を行って第１層間絶縁膜１１２上の導電性膜を除去してソースラインプラグ１１８とドレインコンタクトプラグ１１９を形成することが好ましい。平坦化工程は全面エッチング又は化学機械的研磨（Chemical Mechanical Polishing；ＣＭＰ）を用いることが好ましい。本実施例では、化学機械的研磨を用いることが効果的である。導電性膜蒸着の前に、セルジャンクションの特性維持のためにプラグイオン注入を行うこともできる。即ち、ソースラインコンタクトホール１１４及びドレインコンタクトホール１１６によってそれぞれ露出したソースライン領域及びドレイン領域に不純物をイオン注入する。導電性物質膜はポリシリコン膜を使用することが効果的である。

次に、デュアルダマシン工程によって、ドレインコンタクトプラグ上には該ドレインコンタクトプラグと電気的に接触するビットラインを形成し、ソースライン（コンタクト）プラグ上には該ソースライン（コンタクト）プラグと電気的に接触する共通ソースライン（コンタクト）を形成する。

図３、図５（ｂ）及び図６（ａ）を参照すると、ソースラインプラグ１１８とドレインコンタクトプラグ１１９が形成された第１層間絶縁膜１１２上（ソースラインプラグ１１８とドレインコンタクトプラグ１１９を含む半導体基板上）に第２層間絶縁膜１２２、該第２層間絶縁膜１２２上にエッチング停止膜１２４及び該エッチング停止膜１２４上に第３層間絶縁膜１２６を順次形成する。第３層間絶縁膜１２６上に放射防止膜１２８及び感光膜パターン１３２を形成する。

第３層間絶縁膜１２６上に、乱反射防止のための乱反射防止有機膜（Organic Bottom ARC）の反射防止膜１２８を形成した後、反射防止膜１２８上に感光膜を塗布する。感光膜をマスクとして用いたフォトエッチング工程を行って、ビットライン及び共通ソースラインコンタクト形成のための第３感光膜パターン１３２を形成する。第３感光膜パターン１３２をエッチングマスクとするエッチング工程を行って反射防止膜１２８、第３層間絶縁膜１２６、エッチング停止膜１２４及び第２層間絶縁膜１２２の一部を選択的にエッチングしてドレインコンタクトプラグ１１９上、ソースラインプラグ１１８上にそれぞれ第１トレンチ１３４及び第２トレンチ１３６を形成する。前記第１トレンチ１３４はソースラインプラグ１１８上に形成され、前記第２トレンチ１３６はドレインコンタクトプラグ１１９上に形成される。第１トレンチ１３４は第２トレンチ１３６よりも大きく形成される。

所定のストリップ工程によって、第３層間絶縁膜１２６上に残留する第３感光膜パターン１３２及び反射防止膜１２８を除去する。この際、第３層間絶縁膜１２６のエッチング時にエッチング停止膜が停止膜の役割をして、目標の深さと厚さのトレンチ１３４，１３６が形成できるようにする。

図３、図６（ｂ）及び図７を参照すると、前記トレンチ１３４及び１３６下の第２層間絶縁膜１２２の一部をパターニングしてドレインコンタクトプラグ１１９、ソースラインプラグ１１８をそれぞれ露出させる共通ソースライン用及びビットライン用ビアホール１３７及び１３８を形成する。ビアホール１３７及び１３８は第２層間絶縁膜１２２内に形成する。コンタクト及び前記トレンチ１３４，１３６、ビアホール１３７及び１３８をそれぞれ金属膜で充填して埋め込んで該金属膜を研磨して平坦化することにより、第１トレンチ１３４及びビアホール１３８を通過してドレインコンタクトプラグ１１９と電気的に接触する共通するビットライン１５０を形成し、第２トレンチ１３６及びビアホール１３７を通過してソースラインプラグ１１８と電気的に接触する共通ソースラインコンタクト１６０を形成する。

ビットライン用トレンチ１３４及び共通ソースライン用第２トレンチ１３６が形成された全体構造上に感光膜を塗布した後、マスクを用いたフォトエッチング工程を行ってビットライン用トレンチ１３４の下のドレインコンタクトプラグ１１９の上部を開放し、ソースライン用第２トレンチ１３６の下のソースラインプラグ１１８の上部を開放する第４感光膜パターン（図示せず）を形成する。前記第４感光膜パターンをエッチングマスクとするエッチング工程を行って第２層間絶縁膜１２２を除去することにより、ビットライントレンチ１３４の下に、ドレインコンタクトプラグ１１９を開放するビットラインビアホール１３８を形成し、第２トレンチ１３６の下に、ソースラインプラグ１１８を開放するソースラインビアホール１３７を形成する。所定のストリップ工程を行って第４感光膜パターンを除去する。

全体構造上に拡散防止膜（図示せず）を蒸着した後、金属膜を形成する。第３層間絶縁膜１２６を停止膜とする平坦化工程によって第３層間絶縁膜１２６上の金属膜を除去し、ドレインコンタクトプラグ１１９と電気的に接触するビットライン１５０、及びソースラインプラグ１１８と電気的に接触する共通ソースラインコンタクト１６０を形成する。全体構造上に下部の金属配線、コンタクト、プラグを保護するための保護膜又はバリア膜１４２を塗布した後、後続の上部金属配線形成工程を行う。

第１〜第３層間絶縁膜１１２，１２２，１２６は、電気的絶縁特性のある物質膜を使用するが、窒化膜系列の物質膜、酸化膜系列の物質膜を使用することが好ましい。金属膜はタングステン膜、銅膜及びアルミニウム膜の少なくとも一つを使用することが好ましい。

従来のフラッシュ素子の製造方法の問題点を説明するための断面図である。従来の問題点を説明するためのＳＥＭ写真である。本発明に係るＮＡＮＤフラッシュ素子のアレイ図である。本発明に係るＮＡＮＤフラッシュ素子の製造方法を説明するための図３の線III−III′に沿った断面図である。本発明に係るＮＡＮＤフラッシュ素子の製造方法を説明するための図３の線III−III′に沿った断面図である。本発明に係るＮＡＮＤフラッシュ素子の製造方法を説明するための図３の線III−III′に沿った断面図である。本発明に係るＮＡＮＤフラッシュ素子の製造方法を説明するための図３の線III−III′に沿った断面図である。（ａ）はソースコンタクトエッチング後のＳＥＭ写真であり、（ｂ）はドレインコンタクトホール形成後のＳＥＭ写真である。

符号の説明

１０，１１０半導体基板
２０，１２０セルストリング
３０，１３０ドレイン選択トランジスタ
４０，１４０ソース選択トランジスタ
１２，１６，１１２，１２２，１２６層間絶縁膜
１４，１１８ソースラインプラグ
１８，１１９ドレインコンタクトプラグ
１１４ソースラインコンタクトホール
１１６ドレインコンタクトホール
１２４エッチング停止膜
１３４, １３６トレンチ
１３７，１３８ビアホール
１４２バリア膜
１５０ビットライン
１６０共通ソースラインコンタクト

Claims

ＮＡＮＤフラッシュセル、前記セルのドレイン端子を選択するためのドレイン選択トランジスタ、及び前記セルのソース端子を選択するためのソース選択トランジスタが形成された半導体基板を提供する段階と、
前記半導体基板上に第１層間絶縁膜を形成する段階と、
前記ソース選択トランジスタのソース領域上の前記第１層間絶縁膜の一部を除去し、その底面に前記ソース選択トランジスタのソース領域を露出させるソースラインコンタクトホールを形成する段階と、
前記ドレイン選択トランジスタのドレイン領域上の前記第１層間絶縁膜の一部を除去してその底面に前記ドレイン選択トランジスタのドレイン領域を露出させるドレインコンタクトホールを形成する段階と、
前記ソースラインコンタクトホール及び前記ドレインコンタクトホール内にソースラインプラグ及びドレインコンタクトプラグを形成する段階と、
前記ドレインコンタクトプラグと電気的に接触するビットライン、及び前記ソースラインプラグと電気的に接触する共通ソースラインコンタクトを形成する段階とを含むＮＡＮＤフラッシュ素子の製造方法。
前記ビットライン及び前記共通ソースラインコンタクトを形成する段階は、
前記ソースラインプラグ及び前記ドレインコンタクトプラグを含む前記半導体基板上に少なくとも１層の絶縁膜を形成する段階と、
前記絶縁膜を選択的にエッチングし、前記ドレインコンタクトプラグ上に第１トレンチを形成し前記ソースラインプラグ上に第２トレンチを形成する段階と、
前記第１トレンチ及び第２トレンチの下に、前記ドレインコンタクトプラグを露出させる第１ビアホールと前記ソースラインプラグを露出させる第２ビアホールをそれぞれ形成する段階と、
前記第１トレンチ、前記第２トレンチ、前記第１ビアホール及び前記第２ビアホールを金属膜で充填する段階と、
前記金属膜を研磨して、前記第１トレンチ及び前記第１ビアホールを通過するビットラインと、前記第２トレンチ及び前記第２ビアホールを通過する共通ソースラインコンタクトを形成する段階とを含むことを特徴とする請求項１記載のＮＡＮＤフラッシュ素子の製造方法。
前記第１トレンチは前記第２トレンチよりも大きく形成されることを特徴とする請求項２記載のＮＡＮＤフラッシュ素子の製造方法。
前記絶縁膜を形成する段階は、
前記ソースラインプラグと前記ドレインコンタクトプラグを含む前記半導体基板上に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜上にエッチング停止膜を形成する段階と、
前記エッチング停止膜上に第３層間絶縁膜を形成する段階とを含む請求項２記載のＮＡＮＤフラッシュ素子の製造方法。
前記第１及び前記第２トレンチは前記第３層間絶縁膜、前記エッチング停止膜及び前記第２層間絶縁膜の一部をエッチングして形成することを特徴とする請求項４記載のＮＡＮＤフラッシュ素子の製造方法。
前記第１ビアホールと前記第２ビアホールは前記第２層間絶縁膜内に形成することを特徴とする請求項５記載のＮＡＮＤフラッシュ素子の製造方法。
前記ソースラインコンタクトホール及び前記ドレインコンタクトホールによってそれぞれ露出したソースライン領域及び前記ドレイン領域に不純物をイオン注入する段階をさらに含むことを特徴とする請求項２記載のＮＡＮＤフラッシュ素子の製造方法。
前記ソースラインプラグ及び前記ドレインコンタクトプラグを形成する段階は、
前記ソースラインコンタクトホール及び前記ドレインコンタクトホールを含む全体構造上に導電膜を形成する段階と、
前記第１層間絶縁膜を停止層として前記導電膜を化学機械的研磨する段階とを含むことを特徴とする請求項７記載のＮＡＮＤフラッシュ素子の製造方法。
前記導電膜はポリシリコン膜で形成することを特徴とする請求項８記載のＮＡＮＤフラッシュ素子の製造方法。
ＮＡＮＤフラッシュセル、前記セルのドレイン端子を選択するためのドレイン選択トランジスタ、及び前記セルのソース端子を選択するためのソース選択トランジスタが形成された半導体基板を提供する段階と、
前記半導体基板上に第１層間絶縁膜を形成する段階と、
前記ソース選択トランジスタのソース領域上の前記第１層間絶縁膜の一部を除去し、その底面に前記ソース選択トランジスタのソース領域を露出させるソースラインコンタクトホールを形成する段階と、
前記ドレイン選択トランジスタのドレイン領域上の前記第１層間絶縁膜の一部を除去し、その底面に前記ドレイン選択トランジスタのドレイン領域を露出させるドレインコンタクトホールを形成する段階と、
前記ソースラインコンタクトホール及び前記ドレインコンタクトホール内にソースラインプラグ及びドレインコンタクトプラグを形成する段階と、
前記ソースラインプラグ及び前記ドレインコンタクトプラグを含む前記半導体基板上に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜上にエッチング停止膜を形成する段階と、
前記エッチング停止膜上に第３層間絶縁膜を形成する段階と、
前記第３層間絶縁膜、前記エッチング停止膜及び前記第２層間絶縁膜の一部を選択的にエッチングし、前記ドレインコンタクトプラグ上に第１トレンチを形成し、前記ソースラインプラグ上に前記第１トレンチよりも小さい第２トレンチを形成する段階と、
前記第２層間絶縁膜を選択的にエッチングし、前記第１トレンチ及び前記第２トレンチの下に、前記ドレインコンタクトプラグを露出させる第１ビアホールと前記ソースラインプラグを露出させる第２ビアホールをそれぞれ形成する段階と、
前記第１トレンチ、前記第２トレンチ、前記第１ビアホール及び前記第２ビアホールを金属膜で充填する段階と、
前記金属膜を研磨して、前記第１トレンチ及び前記第１ビアホールを通過する共通するビットライン及び前記第２トレンチ及び前記第２ビアホールを通過するソースラインコンタクトを形成する段階とを含むＮＡＮＤフラッシュ素子の製造方法。
前記ソースラインコンタクトホール及び前記ドレインコンタクトホールによってそれぞれ露出したソースライン領域及び前記ドレイン領域に不純物をイオン注入する段階をさらに含むことを特徴とする請求項10記載のＮＡＮＤフラッシュ素子の製造方法。