KR100396470B1 - 비트라인 콘택패드를 갖는 불휘발성 메모리 장치 및 그제조방법 - Google Patents

비트라인 콘택패드를 갖는 불휘발성 메모리 장치 및 그제조방법

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Abstract

불휘발성 메모리 장치 및 그 제조방법이 개시되어 있다. 필드 영역에 의해 이격되어 제1 방향으로 신장되면서 제1 방향에 직교하는 제2 방향으로 반복되는 액티브 영역들이 형성된 반도체 기판 상에 제2 방향으로 신장되면서 제1 방향으로 반복되는 n개의 워드라인이 형성된다. 반도체 기판 상에 첫 번째 워드라인과 인접하여 제2 방향으로 신장되는 스트링 선택 라인 및 n번째 워드라인과 인접하여 제2 방향으로 신장되는 접지 선택 라인이 형성된다. 상기 n개의 워드라인, 스트링 선택 라인, 접지 선택 라인 및 기판 상에, 이웃하는 접지 선택 라인 사이의 액티브 영역을 노출시키는 제1 개구부 및 이웃하는 스트링 선택 라인 사이의 액티브 영역을 노출시키는 제2 개구부를 갖는 제1 층간절연막이 형성된다. 제2 개구부의 내부에는 제1 방향으로의 측벽이 네거티브 기울기를 갖고 제2 방향으로의 측벽이 포지티브 기울기를 갖는 비트라인 콘택패드가 형성된다. 비트라인 콘택패드 및 제1 층간절연막 상에 액티브 영역과 동일한 사이즈로 패터닝된 하드 마스크층 패턴이 형성된다. 하드 마스크층 패턴 및 제1 층간절연막 상에 비트라인 콘택패드를 노출시키는 비트라인 콘택홀을 갖는 제2 층간절연막이 형성된다. 비트라인 콘택패드 상에 비트라인 콘택홀이 형성되므로, 비트라인 콘택홀의 공정 마진을 확보할 수 있다.

Description

비트라인 콘택패드를 갖는 불휘발성 메모리 장치 및 그 제조방법{Non-volatile memory device having bitline contact pad and Method of manufacturing the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 비트라인 콘택패드를 갖는 불휘발성 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 장치는 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, F-N 터널링(Fowler-Nordheim tunneling) 또는 열전자 주입(hot electron injection)에 의해 전기적으로 데이터의 입·출력을 제어하는 장치이다.
플래쉬 메모리 장치를 회로적 관점에서 살펴보면, n개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트라인과 접지라인(ground line) 사이에 병렬로 연결되어 있는 NAND형과, 각각의 셀 트랜지스터들이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 NOR형으로 구분할 수 있다. 상기 NOR형은 고속 동작에 유리한 반면, 상기 NAND형은 고집적화에 유리하다.
도 1a 내지 도 1c는 종래의 NAND형 플래쉬 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 통상의 소자분리 공정에 의해 필드 영역과 액티브 영역으로 구분되어진 반도체 기판(10) 상에 터널 산화막(즉, 게이트 산화막)(12)을 형성한다. 상기 결과물 상에 플로팅 게이트용 제1 폴리실리콘층(14)을 증착한 후, 사진식각 공정으로 상기 필드 영역 상의 제1 폴리실리콘층(14)을 식각한다. 상기 제1 폴리실리콘층(14) 상에 ONO 층간유전막(16)을 형성한 후, 그 위에 컨트롤 게이트(20)로 사용되어질 제2 폴리실리콘층(18) 및 텅스텐 실리사이드층(19)을 순차적으로 형성한다. 이어서, 셀프-얼라인 식각공정으로 상기 텅스텐 실리사이드층(19), 제2 폴리실리콘층(18), ONO 층간유전막(16) 및 제1 폴리실리콘층(14)을 연속적으로 이방성 식각함으로써 메모리 셀 트랜지스터 및 선택 트랜지스터의 게이트들을 형성한다.
이어서, 상기 결과물 상에 산화막을 증착하여 제1 층간절연막(22)을 형성한 후, 사진식각 공정에 의해 상기 제1 층간절연막(22)을 식각하여 공통 소오스 라인(common source line; CSL)이 형성되어질 개구부(24)를 형성한다. 즉, 상기 개구부(24)는 접지 선택 라인(ground select line; GSL)과 접지 선택 라인 사이의 액티브 영역을 노출시킨다.
상기 개구부(24) 및 제1 층간절연막(22) 상에 폴리실리콘층을 증착한 후, 에치백 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정으로 상기 제1 층간절연막(22)의 표면까지 상기 폴리실리콘층을 제거한다. 그러면, 상기 개구부(24)의 내부에 공통 소오스 라인(26)이 형성된다.
도 1b를 참조하면, 상기 공통 소오스 라인(26)이 형성된 결과물 전면에 산화막을 증착하여 제2 층간절연막(28)을 형성한다. 사진식각 공정에 의해 상기 제2 층간절연막(28)을 식각하여 액티브 영역과 후속 공정에서 형성되어질 비트라인을 연결시키기 위한 비트라인 콘택홀(30)을 형성한다. 즉, 상기 비트라인 콘택홀(30)은 스트링 선택 라인(string select line; SSL)과 스트링 선택 라인 사이의 액티브 영역을 노출시킨다.
도 1c를 참조하면, 상기 비트라인 콘택홀(30) 및 제2 층간절연막(28) 상에 폴리실리콘층을 증착한 후, 에치백 또는 CMP 공정으로 상기 제2 층간절연막(28)의 표면까지 상기 폴리실리콘을 제거하여 상기 비트라인 콘택홀(30)을 매립하는 비트라인 플러그(32)를 형성한다. 이어서, 상기 비트라인 플러그(32) 및 제2 층간절연막(28) 상에 금속 물질, 예컨대 텅스텐을 증착한 후, 이를 사진식각 공정으로 패터닝하여 상기 비트라인 플러그(32)와 접촉되는 비트라인(34)을 형성한다.
상술한 종래 방법에 의하면, 디자인-룰이 작아짐에 따라 스트링 선택 라인과 스트링 선택 라인 간의 갭(gap) 마진이 부족하여 액티브 영역과 비트라인을 연결시키는 비트라인 콘택홀(30)을 형성하는 것이 매우 어려워진다. 또한, 비트라인 콘택홀과 비트라인 콘택홀의 사이가 너무 조밀하여 이웃하는 비트라인들의 브리지가 유발될 수 있으며, 비트라인 콘택홀(30)의 미소화에 따른 콘택 저항의 증가가 문제시된다.
따라서, 본 발명의 제1의 목적은 비트라인 콘택패드 상에 비트라인 콘택홀이 형성되는 불휘발성 메모리 장치를 제공하는데 있다.
본 발명의 제2의 목적은 비트라인 콘택패드를 형성한 후 비트라인 콘택홀을 형성하여 상기 비트라인 콘택홀의 공정 마진을 확보할 수 있는 불휘발성 메모리 장치의 제조방법을 제공하는데 있다.
도 1a 내지 도 1c는 종래의 NAND형 플래쉬 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 바람직한 실시예가 적용되는 NAND형 플래쉬 메모리 셀의 레이아웃도이다.
도 3a 및 도 3b는 도 2의 Y-Y′선 및 X-X′선에 따른 NAND형 플래쉬 메모리 셀의 단면도들이다.
도 4a 내지 도 11은 본 발명의 제1 실시예에 의한 NAND형 플래쉬 메모리 장치의 제조방법을 설명하기 위한 단면도 및 사시도들이다.
도 12 내지 도 14는 본 발명의 제2 실시예에 의한 NAND형 플래쉬 메모리 장치의 제조방법을 설명하기 위한 사시도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판 101 : 필드 영역
102 : 액티브 영역 103, 203 : 터널 산화막
104, 204 : 플로팅 게이트 106, 206 : 층간유전막
109, 209 : 컨트롤 게이트 110, 210 : 제1 층간절연막
112 : 제1 개구부 113 : 제2 개구부
114, 214 : 공통 소오스 라인 115a, 215a : 비트라인 콘택패드
116a, 216a : 하드 마스크층 패턴 118, 218 : 제2 층간절연막
120, 220 : 비트라인 콘택홀 122 : 비트라인 플러그
124, 224 : 비트라인 절연층 125, 225 : 비트라인 배선영역
126, 226 : 금속 콘택홀 128, 230 : 비트라인
129, 232 : 금속 배선층
상기한 제1의 목적을 달성하기 위하여 본 발명은, 필드 영역에 의해 이격되어 제1 방향으로 신장되면서 상기 제1 방향에 직교하는 제2 방향으로 반복되는 액티브 영역들이 형성된 반도체 기판 상에 상기 제2 방향으로 신장되면서 상기 제1 방향으로 반복되는 n개의 워드라인; 상기 반도체 기판 상에 n개의 워드라인 중 첫 번째 워드라인과 인접하여 상기 제2 방향으로 신장되는 스트링 선택 라인 및 n번째워드라인과 인접하여 상기 제2 방향으로 신장되는 접지 선택 라인; 상기 n개의 워드라인, 스트링 선택 라인, 접지 선택 라인 및 기판 상에 형성되고, 이웃하는 접지 선택 라인 사이의 액티브 영역을 노출시키는 제1 개구부 및 이웃하는 스트링 선택 라인 사이의 액티브 영역을 노출시키는 제2 개구부를 갖는 제1 층간절연막; 상기 제2 개구부의 내부에 형성되며, 상기 제1 방향으로는 그 측벽이 네거티브 기울기를 갖고 상기 제2 방향으로는 그 측벽이 포지티브 기울기를 갖는 비트라인 콘택패드; 상기 비트라인 콘택패드 및 상기 제1 층간절연막 상에 형성되고, 상기 액티브 영역과 동일한 사이즈로 패터닝된 하드 마스크층 패턴; 및 상기 하드 마스크층 패턴 및 상기 제1 층간절연막 상에 형성되고, 상기 비트라인 콘택패드를 노출시키는 비트라인 콘택홀을 갖는 제2 층간절연막을 구비하는 것을 특징으로 하는 불휘발성 메모리 장치를 제공한다.
상기한 제2의 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 필드 영역을 형성하여, 상기 필드 영역에 의해 이격되어 제1 방향으로 신장되면서 상기 제1 방향에 직교하는 제2 방향으로 반복되는 액티브 영역들을 형성하는 단계; 상기 액티브 영역이 형성된 반도체 기판 상에 상기 제2 방향으로 신장되면서 상기 제1 방향으로 반복되는 n개의 워드라인과, 상기 n개의 워드라인 중 첫 번째 워드라인과 인접하여 상기 제2 방향으로 신장되는 스트링 선택 라인 및 n번째 워드라인과 인접하여 상기 제2 방향으로 신장되는 접지 선택 라인을 형성하는 단계; 상기 n개의 워드라인, 스트링 선택 라인, 접지 선택 라인 및 기판 상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막을 식각하여 이웃하는 접지 선택 라인 사이의 액티브 영역을 노출시키며 상기 제2 방향으로 신장되는 제1 개구부 및 이웃하는 스트링 선택 라인 사이의 액티브 영역을 노출시키며 상기 제2 방향으로 신장되며 제1 방향으로 네거티브 기울기를 갖는 제2 개구부를 형성하는 단계; 상기 제1 개구부의 내부에 공통 소오스 라인을 형성함과 동시에, 상기 제2 개구부의 내부에 상기 제1 방향으로 상기 네거티브 기울기를 갖는 패드 라인을 형성하는 단계; 상기 공통 소오스 라인, 상기 패드 라인 및 상기 제1 층간절연막 상에 상기 액티브 영역과 동일한 사이즈로 패터닝된 하드 마스크층 패턴을 형성하는 단계; 상기 하드 마스크층 패턴을 이용하여 상기 제1 방향으로는 그 측벽이 네거티브 기울기를 갖는 상기 패드 라인을 경사 식각하여 상기 제2 방향으로는 그 측벽이 포지티브 기울기를 갖는 비트라인 콘택패드를 형성하는 단계; 상기 비트라인 콘택패드 및 상기 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계; 및 상기 제2 층간절연막을 식각하여 상기 비트라인 콘택패드를 노출시키는 비트라인 콘택홀을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법을 제공한다.
또한, 본 발명의 상기 제2의 목적은 반도체 기판 상에 필드 영역을 형성하여, 상기 필드 영역에 의해 이격되어 제1 방향으로 신장되면서 상기 제1 방향에 직교하는 제2 방향으로 반복되는 액티브 영역들을 형성하는 단계; 상기 액티브 영역이 형성된 반도체 기판 상에 상기 제2 방향으로 신장되면서 상기 제1 방향으로 반복되는 n개의 워드라인과, 상기 n개의 워드라인 중 첫 번째 워드라인과 인접하여 상기 제2 방향으로 신장되는 스트링 선택 라인 및 n번째 워드라인과 인접하여 상기 제2 방향으로 신장되는 접지 선택 라인을 형성하는 단계; 상기 n개의 워드라인, 스트링 선택 라인, 접지 선택 라인 및 기판 상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막을 식각하여 이웃하는 접지 선택 라인 사이의 액티브 영역을 노출시키며 상기 제2 방향으로 신장되는 제1 개구부 및 이웃하는 스트링 선택 라인 사이의 액티브 영역을 노출시키며 상기 제2 방향으로 신장되며 제1 방향으로 네거티브 기울기를 갖는 제2 개구부를 형성하는 단계; 상기 제1 개구부의 내부에 공통 소오스 라인을 형성함과 동시에, 상기 제2 개구부의 내부에 상기 제1 방향으로 상기 네거티브 기울기를 갖는 패드 라인을 형성하는 단계; 상기 공통 소오스 라인, 상기 패드 라인 및 상기 제1 층간절연막 상에 상기 액티브 영역과 동일한 사이즈로 패터닝된 하드 마스크층 패턴을 형성하는 단계; 상기 하드 마스크층 패턴을 이용하여 상기 제1 방향으로는 그 측벽이 네거티브 기울기를 갖는 상기 패드 라인을 경사 식각하여 상기 제1 방향으로는 그 측벽이 네거티브 기울기를 갖고 상기 제2 방향으로는 그 측벽이 포지티브 기울기를 갖는 비트라인 콘택패드를 형성하는 단계; 상기 비트라인 콘택패드 및 상기 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계; 상기 제2 층간절연막 상에 상기 제1 방향으로 신장되면서 상기 제2 방향으로 반복되는 비트라인 절연층을 형성하는 단계; 및 상기 비트라인 콘택 패드 상의 상기 제2 층간절연막을 식각하여 비트라인 콘택홀을 형성함과 동시에, 상기 공통 소오스 라인 상의 상기 제2 층간절연막을 식각하여 금속 콘택홀을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법에 의해 달성될 수도 있다.
본 발명에 의하면, 공통 소오스 라인을 형성할 때 비트라인 콘택홀이 위치할 영역에 워드라인과 동일한 방향으로 신장되는 패드 라인을 형성한 후, 상기 패드 라인 상에 액티브 영역과 동일한 사이즈로 패터닝된 하드 마스크층 패턴을 형성한다. 상기 하드 마스크층 패턴을 식각 마스크로 이용하여 상기 패드 라인을 식각하면 상기 비트라인이 연결되어질 액티브 영역 위에만 비트라인 콘택패드가 형성된다.
따라서, 상기 비트라인 콘택패드 위에 비트라인 콘택홀이 형성되므로, 비트라인 콘택홀을 형성하기 위한 사진식각 공정시 미스얼라인 마진을 확보할 수 있다. 또한, 상술한 사진식각 공정시 하부의 층간절연막 단차에 의한 식각 마진을 확보할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2는 본 발명의 바람직한 실시예가 적용되는 NAND형 플래쉬 메모리 셀의 레이아웃도이고, 도 3a 및 도 3b는 도 2의 Y-Y′선 및 X-X′선에 따른 NAND형 플래쉬 메모리 셀의 단면도들이다.
도 2, 도 3a 및 도 3b를 참조하면, 메모리 셀 트랜지스터의 채널과 소오스/드레인이 형성될 액티브 영역(102)들이 각각 필드 영역(101)에 의해 이격되어 서로 평행하게 Y축으로 신장하면서 X축으로 반복되어 배열된다.
상기 액티브 영역(102) 상에는 n개의 워드라인(W/L1, W/L2, …, W/Ln)들이 X축으로 신장하면서 Y축으로 반복되어 배열됨으로써, 플로팅 게이트(104)와 컨트롤 게이트(109)로 구성된 스택 게이트 구조의 메모리 셀 트랜지스터를 형성한다. 이와 같이 소정 간격으로 이격되는 워드라인(W/L1, W/L2, …, W/Ln)들 사이의 노출된 액티브 영역(102)의 표면에 고농도의 소오스/드레인 영역들이 형성된다.
Y축으로 신장하는 액티브 영역(102)과 X축으로 신장하는 워드라인(W/L1, W/L2, …, W/Ln)의 배열에 의해 X-Y 방향으로 배열되는 다수의 메모리 셀 어레이를 형성할 때, 첫 번째 워드라인(W/L1)과 n번째 워드라인(W/Ln)의 바깥에 각각 선택 트랜지스터인 스트링 선택라인(SSL)과 접지 선택라인(GSL)을 구비하여 하나의 메모리 단위로서 “스트링”을 형성한다. 상기 스트링에서, n개의 메모리 셀 트랜지스터들은 소오스/드레인을 공유하면서 직렬 연결된다.
스트링 선택 라인(SSL)과 접지 선택 라인(GSL)을 구성하는 선택 트랜지스터들은 저항에 의한 신호지연 현상을 방지하기 위하여 각 입/출력(I/O) 사이의 필드 영역(101)에 플로팅 게이트(104)와 컨트롤 게이트(109)를 연결시키기 위한 버팅 콘택홀(도시하지 않음)을 구비한다. 따라서, 선택 트랜지스터들은 전기적으로 1층의 게이트를 갖는 MOS 트랜지스터로서 동작하게 된다.
서로 이웃하는 스트링 선택 라인(SSL) 사이에는 비트라인 콘택홀(120)이 한 개씩 구비되며, 두 개의 스트링은 거울상(mirror image) 형태로 한 개의 비트라인 콘택홀(120)을 공유한다. 상기 워드라인(W/L1, W/L2, …, W/Ln) 상에는 제1 층간절연막(110) 및 제2 층간절연막(118)을 개재하여 워드라인과 직교하도록 Y축으로 신장하면서 X축으로 반복되는 k개의 비트라인(B/Lk, B/Lk-1, B/Lk-2, …)들이 형성된다.
상기 “스트링”의 또 다른 바깥쪽에는 서로 이웃한 접지 선택 라인(GSL) 사이에 X축 방향으로 신장되는 공통 소오스 라인(CSL)(140)이 구비되고, 상기 공통소오스 라인(140) 위에 복수개의 비트라인마다 하나의 금속 콘택홀(121)이 형성된다. 상기 공통 소오스 라인(140)은 제1 층간절연막(110)을 관통하는 제1 개구부(112)를 매립하면서 상기 제1 층간절연막(110)과 동일한 높이로 평탄화되어 형성된다. 상기 금속 콘택홀(121)이 위치하는 비트라인에는 비트라인 콘택홀(120)이 형성되지 않는다.
본 발명에 의하면, 상기 제1 층간절연막(110)을 관통하는 제2 개구부(113)가 서로 이웃하는 스트링 선택 라인(SSL) 사이의 액티브 영역을 노출시키도록 형성된다. 상기 제2 개구부(113)의 내부에는 비트라인 콘택패드(115a)가 상기 제1 층간절연막(110)과 동일한 높이로 평탄화되어 형성된다. 상기 비트라인 콘택패드(115a)는 Y축 방향으로는 그 측벽(A)이 네거티브 기울기를 갖고 X축 방향으로는 그 측벽(B)이 포지티브 기울기를 갖는다.
상기 비트라인 콘택패드(115a) 및 제1 층간절연막(110) 상에는 상기 액티브 영역(102)과 동일한 사이즈로 패터닝된 하드 마스크층 패턴(116a)이 형성된다. 상기 하드 마스크층 패턴(116a)은 그 하부의 비트라인 콘택패드(115a)를 패터닝할 때 마스크로 사용되며, 비트라인 콘택홀(120)을 형성하기 위한 식각 공정시 스토퍼(stopper) 역할을 한다.
상기 하드 마스크층 패턴(116a) 및 제1 층간절연막(110) 상에는 상기 비트라인 콘택패드(115a)를 노출시키는 비트라인 콘택홀(120)을 갖는 제2 층간절연막(118)이 형성된다. 상기 비트라인 콘택홀(120)의 내부에 비트라인 플러그(122)가 형성되며, 상기 비트라인 플러그(122) 및 제2 층간절연막(118) 상에 비트라인(128)이 형성된다. 따라서, 상기 비트라인(128)은 비트라인 플러그(122) 및 비트라인 콘택패드(115a)를 통해 이웃하는 스트링 선택 라인(SSL) 사이의 액티브 영역에 연결된다.
도 4a 내지 도 11은 본 발명의 제1 실시예에 의한 NAND형 플래쉬 메모리 장치의 제조방법을 설명하기 위한 단면도 및 사시도들이다. 여기서, 각 a도는 도 2의 Y-Y′선에 따른 단면도이고, 각 b도는 도 2의 X-X′선에 따른 단면도이다.
도 4a는 제1 층간절연막(110), 제1 개구부(112) 및 제2 개구부(113)를 형성하는 단계를 도시한다. 반도체 기판(100) 상에 셸로우 트렌치 소자분리(shallow trench isolation; STI) 공정을 통해 필드 영역(101)을 형성하여 상기 기판(100)에 액티브 영역(102)을 정의한다. 이어서, 상기 액티브 영역(102) 상에 열산화 공정으로 터널 산화막(즉, 게이트 산화막)(103)을 형성한다. 또는, 선택 트랜지스터와 셀 트랜지스터의 게이트 산화막 두께를 서로 다르게 하기 위하여, 상기 기판(100) 상에 게이트 산화막을 성장시킨 후 사진식각 공정으로 셀 트랜지스터 영역의 게이트 산화막을 습식 식각 공정으로 제거한 후 터널 산화막(103)을 형성할 수도 있다.
이어서, 상기 결과물 상에 셀 트랜지스터의 플로팅 게이트로 사용될 제1 도전층을 증착하고 사진식각 공정으로 상기 필드 영역(101) 상의 제1 도전층을 식각해 낸다. 계속해서, 상기 제1 도전층 상에 유전막으로서, 예컨대 ONO막을 형성한 후, 그 위에 셀 트랜지스터의 컨트롤 게이트로 사용될 제2 도전층을 증착한다. 사진 공정으로 메모리 셀 영역을 오픈시킨 후, 셀프-얼라인 식각(self-aligned etch) 공정으로 상기 제2 도전층, 유전막 및 제1 도전층을 건식 식각하여 플로팅게이트(104), 층간유전막(106) 및 컨트롤 게이트(109)를 구비하는 셀 트랜지스터의 스택 게이트를 형성한다. 이와 동시에, 스트링 선택 트랜지스터 및 접지 선택 트랜지스터의 게이트들이 형성된다. 바람직하게는, 상기 플로팅 게이트(104)는 도핑된 폴리실리콘으로 형성되고, 상기 컨트롤 게이트(109)는 도핑된 폴리실리콘층(107)과 텅스텐 실리사이드층(108)이 적층된 폴리사이드 구조로 형성된다.
여기서, 공지의 자기정렬된 셸로우 트렌치 소자분리(self-aligned shallow trench isolation; SA-STI) 공정을 적용하여 액티브 영역과 플로팅 게이트를 동시에 정의할 수도 있다. 이 경우, 상기 층간유전막(106)의 면적을 증가시키기 위해 소자분리 공정 후 플로팅 게이트용 도전층을 다시 증착한다.
이어서, 통상의 이온주입 공정으로 셀 트랜지스터 및 선택 트랜지스터들의 소오스/드레인 영역(도시하지 않음)을 형성한 후, 결과물 상에 산화물, 예컨대 TEOS를 증착하여 제1 층간절연막(110)을 형성한다. 상기 제1 층간절연막(110)은 트랜지스터 위에서 약 2000Å의 두께를 갖도록 약 5000Å 이상의 두께로 형성한다.
이어서, 사진식각 공정으로 상기 층간절연막(110)을 식각하여 서로 이웃하는 접지 선택 라인(GSL) 사이의 액티브 영역을 노출시키는 제1 개구부(112) 및 서로 이웃하는 스트링 선택 라인(SSL) 사이의 액티브 영역을 노출시키는 제2 개구부(113)를 형성한다. 상기 제1 개구부(112) 및 제2 개구부(113)는 X축 방향으로 신장되어 형성된다.
도 5a 및 도 5b는 공통 소오스 라인(114) 및 패드 라인(115)을 형성하는 단계를 도시한다. 상기 제1 및 제2 개구부(112, 113)가 형성된 결과물의 전면에 도전층, 예컨대 도핑된 폴리실리콘층을 증착한 후, 에치백 또는 화학 기계적 연마(CMP) 공정으로 상기 제1 층간절연막(110)의 표면까지 도전층을 제거해낸다. 그러면, 상기 제1 개구부(112)의 내부에 공통 소오스 라인(114)이 형성되고, 상기 제2 개구부(113)의 내부에 패드 라인(115)이 형성된다. 즉, 상기 공통 소오스 라인(114) 및 패드 라인(115)은 상기 제1 층간절연막(110)과 동일한 높이로 평탄화된다.
도 6a 및 도 6b는 하드 마스크층(116)을 형성하는 단계를 도시한다. 상술한 바와 같이 공통 소오스 라인(114) 및 패드 라인(115)이 형성된 결과물의 전면에 절연물질, 예컨대 SiN 또는 SiON을 약 300∼1000Å의 두께로 증착하여 하드 마스크층(116)을 형성한다. 바람직하게는, 상기 하드 마스크층(116)은 질화물 계의 막, 산화물 계의 막, 또는 질화물 계의 막과 산화물 계의 막의 복합막으로 형성한다. 상기 하드 마스크층(116)을 고온 산화물(HTO)이나 PE-SiH4로 형성할 경우에는 그 두께가 약 1000∼3000Å이 되도록 한다.
이어서, 상기 하드 마스크층(116) 상에 포토레지스트막을 도포하고 이를 노광 및 현상하여 액티브 영역(102)에 미스얼라인 마진을 맞추도록 포토레지스트 패턴(117)을 형성한다. 즉, 상기 포토레지스트 패턴(117)은 Y축 방향으로 신장되는 라인 형태로서 비트라인 콘택홀이 위치되어질 영역에만 형성된다. 이때, 상기 포토레지스트막을 도포하기 전에 상기 하드 마스크층(116) 상에 화학 기상 증착(CVD) 방법으로 반사 방지층(도시하지 않음)을 형성할 수도 있다. 상기 반사 방지층은 폴리실리콘, 고온 산화물(High Temperature Oxide)이나 중간 온도 산화물(Medium Temperature Oxide)과 같은 실리콘 산화물, 또는 실리콘 옥시나이트라이드(SiON) 등을 사용하여 형성할 수 있다. 상기 반사 방지층은 후속하는 사진식각 공정시 하부 기판으로부터 빛이 반사되는 것을 방지하는 역할을 하여 포토레지스트 패턴의 형성을 용이하게 한다.
도 7a 및 도 7b는 비트라인 콘택패드(115a)를 형성하는 단계를 도시한다. 상기 포토레지스트 패턴(117)을 이용하여 상기 하드 마스크층(116)을 식각함으로써 액티브 영역(102)의 사이즈에 맞게 하드 마스크층 패턴(116a)을 형성한다. 계속해서, 산화막에 대해 25:1 이상의 선택비를 갖는 에천트, 예컨대 Cl2N2또는 Cl2O2를 이용하여 Y축 방향으로는 그 측벽(A)이 네거티브 기울기를 갖는 상기 패드 라인(115)을 경사 식각한다. 그러면 X축 방향으로는 그 측벽(B)이 포지티브 기울기를 갖는 비트라인 콘택패드(115a)가 형성된다. 또한, 상기 비트라인 콘택패드(115a)는 X축 방향으로 필드 영역(101)의 소정 부위(C)와 오버랩되도록 형성된다. 이는 상기 비트라인 콘택패드(115a)가 오버에칭될 때 그 하부의 액티브 영역(102)이 식각되는 것을 방지하기 위함이다.
도 8a 및 도 8b는 비트라인 콘택홀(120)을 형성하는 단계를 도시한다. 에싱 및 스트립 공정으로 상기 포토레지스트 패턴을 제거한 후, 결과물의 전면에 상기 비트라인 콘택패드(115a)들 사이의 갭을 완전히 매립할 수 있도록 산화물 계의 절연물질을 약 2000∼5000Å의 두께로 증착하여 제2 층간절연막(118)을 형성한다. 바람직하게는, SiH4, O2및 Ar 가스를 플라즈마 소오스로 이용하여 고밀도 플라즈마를 발생시킴으로써 HDP 산화막으로 이루어진 제2 층간절연막(118)을 형성한다.
이어서, 사진식각 공정으로 상기 제2 층간절연막(118)을 식각하여 상기 비트라인 콘택패드(115a)를 노출시키는 비트라인 콘택홀(120)을 형성한다. 이때, 약간의 오버에칭을 실시하여 비트라인 콘택패드(115a)가 완전히 노출되도록 한다.
도 9a 및 도 9b는 비트라인 플러그(122)를 형성하는 단계를 도시한다. 상기 비트라인 콘택홀(120) 및 제2 층간절연막(118) 상에 도전층, 예컨대 도핑된 폴리실리콘층을 약 2000Å의 두께로 형성한다. 이어서, 에치백 또는 CMP 공정으로 상기 제2 층간절연막(118)의 표면까지 도전층을 제거하여 상기 비트라인 콘택홀(120)의 내부에 비트라인 플러그(122)를 형성한다.
도 10은 비트라인 절연층(124) 및 금속 콘택홀(126)을 형성하는 단계를 도시한 사시도이다. 상기 비트라인 플러그(122) 및 제2 층간절연막(118) 상에 SiON을 플라즈마-증진 화학기상증착(PE-CVD) 방법에 의해 약 600Å의 두께로 증착하여 식각 저지층(도시하지 않음)을 형성한다. 이어서, 상기 식각 저지층 상에 절연층으로서, TEOS를 PE-CVD 방법에 의해 약 2000∼3000Å의 두께로 증착한 후, 사진식각 공정으로 상기 절연층 및 식각 저지층을 식각하여 비트라인 절연층(124)을 형성한다. 상기 비트라인 절연층(124)은 서로 이웃하는 비트라인들을 절연시키는 역할을 하며, 비트라인과 동일한 방향, 즉 Y축 방향으로 신장되고 X축 방향으로 반복된다. 즉, 서로 이웃하는 비트라인 절연층(124) 사이에는 비트라인 배선영역(125)이 정의된다.
이어서, 사진식각 공정으로 이웃하는 비트라인 절연층(124) 사이의 제2 층간절연막(118)을 식각하여 상기 공통 소오스 라인(114)을 노출시키는 금속 콘택홀(126)을 형성한다. 상기 금속 콘택홀(126)은 메모리 셀의 외곽에 위치하는 액티브 영역 위에도 형성되고, 트랜지스터의 게이트 위에도 형성된다.
도 11은 비트라인(128) 및 금속 배선층(129)을 형성하는 단계를 도시한다. 상기 금속 콘택홀(126)이 형성되어 있는 결과물 상에 HF와 초순수가 1:200의 비로 혼합된 케미컬을 이용하여 약 60초간 세정 공정을 실시하여 비트라인 플러그(122) 상의 자연 산화막을 제거한다. 이어서, 상기 비트라인 절연층(124), 비트라인 플러그(122), 제2 층간절연막(118) 및 금속 콘택홀(126) 상에 연속적으로 장벽 금속층(도시하지 않음)을 형성한다. 바람직하게는, 티타늄(Ti)을 스퍼터링 또는 화학기상증착(CVD) 방법에 의해 약 200Å의 두께로 증착한 후, 그 위에 티타늄 나이트라이드(TiN)를 스퍼터링 또는 CVD 방법에 의해 약 500Å의 두께로 증착함으로써 장벽 금속층을 형성한다.
상기 장벽 금속층 상에 상기 비트라인 배선영역(125) 및 금속 콘택홀(126)을 충분히 매립할 수 있을 정도의 두께로 텅스텐층을 증착한다. 이어서, 화학 기계적 연마(CMP) 공정으로 상기 비트라인 절연층(124)의 표면까지 텅스텐층을 제거한다. 그러면, 상기 비트라인 배선영역(125) 상에는 비트라인(128)이 형성되고, 상기 금속 콘택홀(126) 상에는 금속 배선층(129)이 형성된다. 상기 비트라인(128)은 비트라인 플러그(122) 및 비트라인 콘택패드(115a)를 통해 이웃하는 스트링 선택 라인들 사이의 액티브 영역에 연결된다. 상기 금속 배선층(129)은 금속 콘택홀(126)을 통해 공통 소오스 라인(114)에 연결되며, 이외에도 트랜지스터의 게이트 및 메모리 셀 외곽의 액티브 영역에도 각각 연결된다.
상술한 바와 같이 본 발명의 제1 실시예에 의하면, 공통 소오스 라인(114)을 형성할 때 비트라인 콘택홀이 위치할 영역에 워드라인과 동일한 방향, 즉 X축 방향으로 신장되는 패드 라인(115)을 형성한 후, 상기 패드 라인(115) 상에 액티브 영역(102)과 동일한 사이즈로 패터닝된 하드 마스크층 패턴(116a)을 형성한다. 이어서, 상기 하드 마스크층 패턴(116a)을 식각 마스크로 이용하여 상기 패드 라인(115)을 식각하면, 비트라인이 연결되어질 액티브 영역 위에만 비트라인 콘택패드(115a)가 형성된다.
따라서, 상기 비트라인 콘택패드(115a) 위에 비트라인 콘택홀(120)이 형성되므로, 비트라인 콘택홀(120)을 형성하기 위한 사진식각 공정시 미스얼라인 마진 및 식각 마진을 확보할 수 있다.
도 12 내지 도 14는 본 발명의 제2 실시예에 의한 NAND형 플래쉬 메모리 장치의 제조방법을 설명하기 위한 사시도들이다. 본 발명의 제2 실시예에서 비트라인 콘택패드를 형성하는 단계까지는 상술한 제1 실시예와 동일하므로, 이에 대한 설명은 생략하기로 한다. 여기서, 참조부호 200은 반도체 기판, 203은 터널 산화막, 204는 플로팅 게이트, 206은 층간유전막, 209는 컨트롤 게이트, 210은 제1 층간절연막, 그리고 214는 공통 소오스 라인을 나타낸다.
도 12를 참조하면, 상술한 본 발명의 제1 실시예와 동일한 방법으로 하드 마스크층 패턴(216a)을 이용하여 이웃하는 스트링 선택 라인(SSL) 사이의 액티브 영역 상에 비트라인 콘택패드(215a)를 형성한다. 상기 비트라인 콘택패드(215a)는 Y축 방향으로의 측벽이 네거티브 기울기를 갖고 X축 방향으로의 측벽이 포지티브 기울기를 갖도록 형성된다. 또한, 상기 비트라인 콘택패드(215a)는 X축 방향으로 필드 영역의 일부분과 오버랩되도록 형성된다.
이어서, 상기 하드 마스크층 패턴(216a) 및 제1 층간절연막(210) 상에 상기 비트라인 콘택패드(215a)들 사이의 갭을 완전히 매립할 수 있도록 HDP 산화막을 약 2000∼5000Å의 두께로 증착하여 제2 층간절연막(218)을 형성한다.
상기 제2 층간절연막(218) 상에 SiON을 PE-CVD 방법에 의해 약 600Å의 두께로 증착하여 식각 저지층(도시하지 않음)을 형성하고, 그 위에 절연층으로서, TEOS를 PE-CVD 방법에 의해 약 2000∼3000Å의 두께로 증착한다. 사진식각 공정으로 상기 절연층 및 식각 저지층을 식각하여 비트라인 절연층(224)을 형성한다. 상기 비트라인 절연층(224)은 서로 이웃하는 비트라인들을 절연시키는 역할을 하며, 비트라인과 동일한 방향인 Y축 방향으로 신장되고 X축 방향으로 반복된다. 즉, 서로 이웃하는 비트라인 절연층(224) 사이에 비트라인 배선영역(225)이 정의된다.
도 13을 참조하면, 사진식각 공정을 통해 상기 비트라인 콘택 패드(215a) 상의 제2 층간절연막(218)을 식각하여 비트라인 콘택홀(220)을 형성한다. 이와 동시에, 상기 공통 소오스 라인(214) 상의 제2 층간절연막(218)을 식각하여 금속 콘택홀(226)을 형성한다. 상기 금속 콘택홀(226)은 메모리 셀의 외곽에 위치하는 액티브 영역 위에도 형성되고, 트랜지스터의 게이트 위에도 형성된다.
도 14를 참조하면, 상기 비트라인 절연층(224), 비트라인 콘택홀(220), 제2 층간절연막(218) 및 금속 콘택홀(226) 상에 Ti/TiN으로 이루어진 장벽 금속층(도시하지 않음)을 형성한 후, 그 위에 상기 비트라인 배선영역(225), 비트라인 콘택홀(220) 및 금속 콘택홀(226)을 충분히 매립할 수 있을 정도의 두께로 텅스텐층을 증착한다. 이어서, CMP 공정으로 상기 비트라인 절연층(224)의 표면까지 텅스텐층을 제거한다. 그러면, 상기 비트라인 콘택홀(220) 및 비트라인 배선영역(125) 상에 비트라인(230)이 형성되고, 상기 금속 콘택홀(226) 상에는 금속 배선층(232)이 형성된다. 상기 비트라인(230)은 비트라인 콘택패드(215a)를 통해 이웃하는 스트링 선택 라인들 사이의 액티브 영역에 연결된다. 상기 금속 배선층(232)은 금속 콘택홀(226)을 통해 공통 소오스 라인(214)에 연결되며, 이외에도 트랜지스터의 게이트 및 메모리 셀 외곽의 액티브 영역에도 각각 연결된다.
상술한 바와 같이 본 발명의 제2 실시예에 의하면, 비트라인 절연층(224)을 먼저 형성한 후 금속 콘택홀(226)을 형성하기 위한 사진식각 공정시 비트라인 콘택패드(215a)를 노출시키는 비트라인 콘택홀(220)을 동시에 형성한다. 따라서, 상술한 제1 실시예에 비해 1회의 사진식각 공정이 생략되므로 공정 단순화를 도모할 수 있다.
상술한 바와 같이 본 발명에 의하면, 공통 소오스 라인을 형성할 때 비트라인 콘택홀이 위치할 영역에 워드라인과 동일한 방향으로 신장되는 패드 라인을 형성한 후, 상기 패드 라인 상에 액티브 영역과 동일한 사이즈로 패터닝된 하드 마스크층 패턴을 형성한다. 상기 하드 마스크층 패턴을 식각 마스크로 이용하여 상기 패드 라인을 식각하면 상기 비트라인이 연결되어질 액티브 영역 위에만 비트라인 콘택패드가 형성된다.
따라서, 상기 비트라인 콘택패드 위에 비트라인 콘택홀이 형성되므로, 비트라인 콘택홀을 형성하기 위한 사진식각 공정시 미스얼라인 마진을 확보할 수 있다. 또한, 상술한 사진식각 공정시 하부의 층간절연막 단차에 의한 식각 마진을 확보할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 필드 영역에 의해 이격되어 제1 방향으로 신장되면서 상기 제1 방향에 직교하는 제2 방향으로 반복되는 액티브 영역들이 형성된 반도체 기판 상에 상기 제2 방향으로 신장되면서 상기 제1 방향으로 반복되는 n개의 워드라인;
    상기 반도체 기판 상에 n개의 워드라인 중 첫 번째 워드라인과 인접하여 상기 제2 방향으로 신장되는 스트링 선택 라인 및 n번째 워드라인과 인접하여 상기 제2 방향으로 신장되는 접지 선택 라인;
    상기 n개의 워드라인, 스트링 선택 라인, 접지 선택 라인 및 기판 상에 형성되고, 이웃하는 접지 선택 라인 사이의 액티브 영역을 노출시키는 제1 개구부 및 이웃하는 스트링 선택 라인 사이의 액티브 영역을 노출시키는 제2 개구부를 갖는 제1 층간절연막;
    상기 제2 개구부의 내부에 형성되며, 상기 제1 방향으로는 그 측벽이 네거티브 기울기를 갖고 상기 제2 방향으로는 그 측벽이 포지티브 기울기를 갖는 비트라인 콘택패드;
    상기 비트라인 콘택패드 및 상기 제1 층간절연막 상에 형성되고, 상기 액티브 영역과 동일한 사이즈로 패터닝된 하드 마스크층 패턴; 및
    상기 하드 마스크층 패턴 및 상기 제1 층간절연막 상에 형성되고, 상기 비트라인 콘택패드를 노출시키는 비트라인 콘택홀을 갖는 제2 층간절연막을 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 제1 개구부의 내부에 형성되며 상기 제2 방향으로 신장되는 공통 소오스 라인을 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 비트라인 콘택패드는 상기 제1 층간절연막과 동일한 높이로 평탄화되어 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제1항에 있어서, 상기 비트라인 콘택패드는 상기 제2 방향으로 상기 필드 영역과 일부분 오버랩되도록 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제1항에 있어서, 상기 제2 층간절연막 상에 상기 제1 방향으로 신장되면서 상기 제2 방향으로 반복되어 형성되며, 상기 비트라인 콘택홀 및 상기 비트라인 콘택패드를 통해 이웃하는 스트링 선택 라인 사이의 액티브 영역에 연결되는 k개의 비트라인을 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제1항에 있어서, 상기 비트라인 콘택패드는 도핑된 폴리실리콘으로 이루어진 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 제1항에 있어서, 상기 하드 마스크층 패턴은 질화물 계의 막, 산화물 계의막, 또는 질화물 계의 막과 산화물 계의 막의 복합막으로 이루어진 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 반도체 기판 상에 필드 영역을 형성하여, 상기 필드 영역에 의해 이격되어 제1 방향으로 신장되면서 상기 제1 방향에 직교하는 제2 방향으로 반복되는 액티브 영역들을 형성하는 단계;
    상기 액티브 영역이 형성된 반도체 기판 상에 상기 제2 방향으로 신장되면서 상기 제1 방향으로 반복되는 n개의 워드라인과, 상기 n개의 워드라인 중 첫 번째 워드라인과 인접하여 상기 제2 방향으로 신장되는 스트링 선택 라인 및 n번째 워드라인과 인접하여 상기 제2 방향으로 신장되는 접지 선택 라인을 형성하는 단계;
    상기 n개의 워드라인, 스트링 선택 라인, 접지 선택 라인 및 기판 상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막을 식각하여 이웃하는 접지 선택 라인 사이의 액티브 영역을 노출시키며 상기 제2 방향으로 신장되는 제1 개구부 및 이웃하는 스트링 선택 라인 사이의 액티브 영역을 노출시키며 상기 제2 방향으로 신장되며 제1 방향으로 네거티브 기울기를 갖는 제2 개구부를 형성하는 단계;
    상기 제1 개구부의 내부에 공통 소오스 라인을 형성함과 동시에, 상기 제2 개구부의 내부에 상기 제1 방향으로 상기 네거티브 기울기를 갖는 패드 라인을 형성하는 단계;
    상기 공통 소오스 라인, 상기 패드 라인 및 상기 제1 층간절연막 상에 상기 액티브 영역과 동일한 사이즈로 패터닝된 하드 마스크층 패턴을 형성하는 단계;
    상기 하드 마스크층 패턴을 이용하여 상기 제1 방향으로는 그 측벽이 네거티브 기울기를 갖는 상기 패드 라인을 경사 식각하여 상기 제2 방향으로는 그 측벽이 포지티브 기울기를 갖는 비트라인 콘택패드를 형성하는 단계;
    상기 비트라인 콘택패드 및 상기 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계; 및
    상기 제2 층간절연막을 식각하여 상기 비트라인 콘택패드를 노출시키는 비트라인 콘택홀을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  9. 제8항에 있어서, 상기 제1 개구부의 내부에 공통 소오스 라인을 형성함과 동시에 상기 제2 개구부의 내부에 패드 라인을 형성하는 단계는,
    상기 제1 및 제2 개구부를 매립하도록 상기 제1 층간절연막 상에 도전층을 증착하는 단계; 및
    상기 제1 층간절연막의 표면까지 상기 도전층을 제거하여 상기 제1 층간절연막과 동일한 높이로 평탄화된 공통 소오스 라인 및 패드 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  10. 제9항에 있어서, 상기 도전층은 도핑된 폴리실리콘으로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  11. 제8항에 있어서, 상기 하드 마스크층 패턴을 형성하는 단계는,
    상기 공통 소오스 라인, 상기 패드 라인 및 상기 제1 층간절연막 상에 하드 마스크층을 증착하는 단계;
    상기 하드 마스크층 상에 상기 제1 방향으로 신장되는 라인 형태의 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 이용하여 상기 하드 마스크층을 식각함으로써 상기 액티브 영역과 동일한 사이즈로 패터닝된 하드 마스크층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  12. 제11항에 있어서, 상기 포토레지스트 패턴을 형성하는 단계 전에 상기 하드 마스크층 상에 반사 방지층을 증착하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  13. 제11항에 있어서, 상기 하드 마스크층은 질화물 계의 막, 산화물 계의 막, 또는 질화물 계의 막과 산화물 계의 막의 복합막으로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  14. 제8항에 있어서, 상기 하드 마스크층 패턴을 이용하여 상기 패드 라인을 경사 식각하는 단계에서 산화막에 대해 25:1 이상의 선택비를 갖는 조건으로 상기 패드 라인을 식각하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  15. 제8항에 있어서, 상기 하드 마스크층 패턴을 이용하여 상기 패드 라인을 경사 식각하는 단계에서 상기 비트라인 콘택패드가 상기 제2 방향으로 상기 필드 영역과 일부분 오버랩되도록 상기 패드 라인을 식각하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  16. 제8항에 있어서, 상기 비트라인 콘택홀을 형성하는 단계 후,
    상기 비트라인 콘택홀의 내부에 비트라인 플러그를 형성하는 단계;
    상기 비트라인 플러그 및 상기 제2 층간절연막 상에 상기 제1 방향으로 신장되면서 상기 제2 방향으로 반복되는 비트라인 절연층을 형성함과 동시에, 이웃하는 비트라인 절연층 사이에 비트라인 배선영역을 정의하는 단계;
    상기 제2 층간절연막을 식각하여 상기 공통 소오스 라인을 노출시키는 금속 콘택홀을 형성하는 단계; 및
    상기 결과물 상에 금속층을 증착하고 상기 비트라인 절연층의 표면까지 상기 금속층을 제거하여 상기 비트라인 배선영역 상에 비트라인을 형성함과 동시에, 상기 금속 콘택홀 상에 금속 배선층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  17. 반도체 기판 상에 필드 영역을 형성하여, 상기 필드 영역에 의해 이격되어 제1 방향으로 신장되면서 상기 제1 방향에 직교하는 제2 방향으로 반복되는 액티브 영역들을 형성하는 단계;
    상기 액티브 영역이 형성된 반도체 기판 상에 상기 제2 방향으로 신장되면서 상기 제1 방향으로 반복되는 n개의 워드라인과, 상기 n개의 워드라인 중 첫 번째 워드라인과 인접하여 상기 제2 방향으로 신장되는 스트링 선택 라인 및 n번째 워드라인과 인접하여 상기 제2 방향으로 신장되는 접지 선택 라인을 형성하는 단계;
    상기 n개의 워드라인, 스트링 선택 라인, 접지 선택 라인 및 기판 상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막을 식각하여 이웃하는 접지 선택 라인 사이의 액티브 영역을 노출시키며 상기 제2 방향으로 신장되는 제1 개구부 및 이웃하는 스트링 선택 라인 사이의 액티브 영역을 노출시키며 상기 제2 방향으로 신장되며 제1 방향으로 네거티브 기울기를 갖는 제2 개구부를 형성하는 단계;
    상기 제1 개구부의 내부에 공통 소오스 라인을 형성함과 동시에, 상기 제2 개구부의 내부에 상기 제 1 방향으로 상기 네거티브 기울기를 갖는 패드 라인을 형성하는 단계;
    상기 공통 소오스 라인, 상기 패드 라인 및 상기 제1 층간절연막 상에 상기 액티브 영역과 동일한 사이즈로 패터닝된 하드 마스크층 패턴을 형성하는 단계;
    상기 하드 마스크층 패턴을 이용하여 제1 방향으로는 그 측벽이 네거티브 기울기를 갖는 상기 패드 라인을 경사 식각하여 상기 제2 방향으로는 그 측벽이 포지티브 기울기를 갖는 비트라인 콘택패드를 형성하는 단계;
    상기 비트라인 콘택패드 및 상기 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막 상에 상기 제1 방향으로 신장되면서 상기 제2 방향으로 반복되는 비트라인 절연층을 형성하는 단계; 및
    상기 비트라인 콘택 패드 상의 상기 제2 층간절연막을 식각하여 비트라인 콘택홀을 형성함과 동시에, 상기 공통 소오스 라인 상의 상기 제2 층간절연막을 식각하여 금속 콘택홀을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  18. 제17항에 있어서, 상기 제1 개구부의 내부에 공통 소오스 라인을 형성함과 동시에 상기 제2 개구부의 내부에 패드 라인을 형성하는 단계는,
    상기 제1 및 제2 개구부를 매립하도록 상기 제1 층간절연막 상에 도전층을 증착하는 단계; 및
    상기 제1 층간절연막의 표면까지 상기 도전층을 제거하여 상기 제1 층간절연막과 동일한 높이로 평탄화된 공통 소오스 라인 및 패드 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  19. 제17항에 있어서, 상기 하드 마스크층 패턴을 형성하는 단계는,
    상기 공통 소오스 라인, 상기 패드 라인 및 상기 제1 층간절연막 상에 하드 마스크층을 증착하는 단계;
    상기 하드 마스크층 상에 상기 제1 방향으로 신장되는 라인 형태의 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 이용하여 상기 하드 마스크층을 식각함으로써 상기 액티브 영역과 동일한 패턴으로 패터닝된 하드 마스크층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  20. 제19항에 있어서, 상기 포토레지스트 패턴을 형성하는 단계 전에 상기 하드 마스크층 상에 반사 방지층을 증착하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  21. 제17항에 있어서, 상기 하드 마스크층 패턴을 이용하여 상기 패드 라인을 경사 식각하는 단계에서 산화막에 대해 25:1 이상의 선택비를 갖는 조건으로 상기 패드 라인을 식각하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  22. 제17항에 있어서, 상기 하드 마스크층 패턴을 이용하여 상기 패드 라인을 경사 식각하는 단계에서 상기 비트라인 콘택패드가 상기 제2 방향으로 상기 필드 영역과 일부분 오버랩되도록 상기 패드 라인을 식각하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  23. 제17항에 있어서, 상기 비트라인 콘택홀 및 상기 금속 콘택홀을 형성하는 단계 후,
    상기 결과물 상에 금속층을 증착하는 단계; 및
    상기 비트라인 절연층의 표면까지 상기 금속층을 제거하여 상기 비트라인 콘택홀을 매립하면서 상기 비트라인 플러그와 접촉되는 비트라인을 형성함과 동시에, 상기 금속 콘택홀을 매립하는 금속 배선층을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
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