KR100671627B1 - 플래쉬 메모리소자의 소스 콘택 형성방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리소자의 소스 콘택 형성방법에 관한 것으로, 본 발명의 사상은 셀영역의 셀 트랜지스터, 셀영역의 SSL용 게이트 전극 패턴, 셀영역의 DSL용 게이트 전극 패턴 및 주변회로 영역의 주변회로용 게이트 전극 패턴에 구비된 제1 접합영역과, 상기 셀영역의 SSL용 게이트 전극 패턴, 상기 셀영역의 DSL용 게이트 전극 패턴 및 상기 주변회로 영역의 주변회로용 게이트 전극 패턴에 구비된 제2 접합영역이 형성된, 반도체 기판 전면에 제1 층간 절연막을 형성하고, 상기 제1 층간 절연막을 패터닝하여 상기 SSL용 게이트 전극 패턴의 일측에서 상기 제1 및 제2 접합영역을 노출하는 소스 콘택홀을 형성하는 단계 및 상기 소스 콘택홀이 형성된 결과물 전면에 텅스텐 실리사이드막이 포함된 막을 형성하고, 상기 제1 층간 절연막이 노출될 때까지 평탄화 공정을 수행하여 상기 소스 콘택홀내에만 상기 텅스텐 실리사이드막이 포함된 막이 매립되어 소스 콘택을 형성하는 단계를 포함한다.
소스 콘택, 텅스텐 실리사이드막

Description

플래쉬 메모리소자의 소스 콘택 형성방법{Method of forming source contact in flash memory device}
도 1 내지 도 6은 본 발명에 따른 플래쉬 메모리소자의 소스 콘택 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
SSL: SSL용 게이트 전극 패턴 DSL: DSL용 게이트 전극 패턴
CT: 셀 트랜지스터 PT: 주변회로용 게이트 전극 패턴
24: 접합영역 32: 소스 콘택
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리소자의 소스 콘택 형성방법에 관한 것이다.
일반적으로 반도체 소자의 제조방법에 있어서, 플래쉬 메모리소자의 소스 콘 택 형성시 폴리실리콘막 또는 텅스텐막이 사용된다.
상기 폴리실리콘막이 소스 콘택에 사용될 경우는 매립 특성이 우수하나 열처리 공정을 사용하면 공정시간이 많이 걸리고, 금속배선 및 콘택 저항이 높아지는 문제점이 발생한다.
또한, 상기 텅스텐막이 소스 콘택에 사용될 경우는 금속배선 및 콘택저항이 폴리실리콘막에 비해 우수하지만, 400℃ 정도의 온도에서 쉽게 산화되고, 600℃ 정도의 온도에서 실리사이드막이 형성되고, 산화막이나 질화막에는 접착력이 나빠 접합층의 증착 공정이 추가되어야 한다.
상기 접합층으로 티타늄막을 형성할 경우, 텅스텐의 반응가스와 반응성이 높은 티타늄막의 결합을 방지하기 위해 금속 확산방지막을 형성해야 하는 공정이 더 추가되어야 하는 문제점이 발생한다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 금속배선 및 콘택저항이 우수하면서 동시에 후속 열처리 공정이 진행되어도 소자특성의 저하를 방지할 수 있도록 하는 플래쉬 메모리소자의 소스 콘택 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 셀 영역의 SSL용 게이트 전극 패턴에 구비된 접합영역이 형성된,
반도체 기판 전면에 층간 절연막을 형성하고, 상기 층간 절연막을 패터닝하여 상기 SSL용 게이트 전극 패턴의 일측에서 상기 접합영역을 노출하는 소스 콘택홀을 형성하는 단계; 및
상기 소스 콘택홀이 형성된 결과물 전면에 텅스텐 실리사이드막이 포함된 막을 형성하고, 상기 층간 절연막이 노출될 때까지 평탄화 공정을 수행하여 상기 소스 콘택홀내에만 상기 텅스텐 실리사이드막이 포함된 막이 매립되어 소스 콘택을 형성하는 단계를 포함한다.
상기 텅스텐 실리사이드막이 포함된 막은 텅스텐 실리사이드막, 텅스텐실리사이막/폴리실리콘막, 폴리실리콘막/텅스텐실리사이드막 및 텅스텐 실리사이드막의 이중막 중 어느 하나로 형성하는 것이 바람직하고, 상기 텅스텐 실리사이드막은 MS(SiH4) 또는 DSC(SiH2Cl2)-based WSix막을 이용하여 CVD방식으로 형성하고, 330~ 450℃ 또는 550~ 600℃ 정도의 온도, 0.4~ 3 Torr정도의 압력을 가진 공정조건에서 형성되도록 하는 것이 바람직하다.
상기 소스 콘택이 형성된 결과물 전면에 층간 절연막을 형성하고, 상기 층간 절연막을 패터닝하여 상기 주변회로 영역의 주변회로용 게이트 전극 패턴에 형성된 상기 접합영역이 노출되도록 하는 단계 및 상기 주변회로 영역의 주변회로용 게이트 전극 패턴에 형성된 상기 접합영역이 노출된 결과물 전면에 이온주입공정을 수행하고, 열처리 공정을 수행하여 상기 접합영역에 열처리완료된 접합영역을 형성하는 단계를 더 포함한다.
상기 열처리 공정은 850~ 1000℃ 정도의 온도, 20~ 40분 정도의 시간에서 수행되는 공정조건 또는 900~ 1000℃ 정도의 온도, 10~ 20초 정도의 시간에서 수행되는 공정조건에서 진행되도록 하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 6은 본 발명에 따른 플래쉬 메모리소자의 소스 콘택 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 셀 영역(A) 및 주변회로 영역(B)으로 구분 정의된 반도체 기판(10)상에 터널 산화막용 절연막(14), 플로팅 게이트 전극용 제1 폴리 실리콘막(16), ONO막(18), 콘트롤 게이트 전극용 제2 폴리 실리콘막(20) 및 텅스텐 실리사이드막(22)을 순차적으로 형성한다.
상기 텅스텐 실리사이드막(20) 상에 게이트 전극용 포토레지스트 패턴(미도 시)을 형성하고, 이를 식각마스크로 상기 텅스텐 실리사이드막(22), 콘트롤 게이트 전극용 제2 폴리 실리콘막(20), ONO막(18), 플로팅 게이트 전극용 제1 폴리 실리콘막(16), 터널 산화막용 절연막(14)을 식각하여 패터닝하여, 게이트 전극 패턴을 형성한다.
상기 게이트 전극 패턴은, 상기 셀 영역(A)에는 셀 트랜지스터(CT), SSL용 게이트 전극 패턴(SSL), DSL용 게이트 전극 패턴(DSL)이 형성되고, 상기 주변회로 영역(B)에는 주변회로용 게이트 전극 패턴(PT)이 형성된다.
상기 게이트 전극 패턴들이 구비된 결과물 전면에 이온주입공정을 수행하여 제1 접합영역(24a)을 형성한다.
상기 게이트 전극 패턴들이 형성된 결과물 전면에 질화막을 형성한 후 상기 질화막에 에치백 공정을 수행하여, 상기 주변회로용 게이트 전극 패턴(PT)의 양측벽, DSL(drain select line)용 게이트 전극 패턴(DSL)의 일측벽, SSL(source select line)용 게이트 전극 패턴(SSL)의 일측벽에 스페이서(26)를 형성한다. 또한, 상기 질화막은 셀트랜지스터와 셀트랜지스터, DSL용 게이트 전극 패턴(DSL)의 일측벽 및 셀트랜지스터, SSL용 게이트 전극 패턴(SSL)의 일측벽 및 셀 트랜지스터 사이에 매립되어 이들간을 절연시킨다.
상기 스페이서(26)가 구비된 결과물 전면에 이온주입공정을 수행하여 제2 접합영역(24b)을 형성한다.
이어서, 상기 주변회로용 게이트 전극 패턴(PT)을 식각하여 버팅(butting)콘택홀을 형성하기 위한 포토레지스트 패턴(미도시)을 형성하고, 이 포토레지스트 패 턴을 식각마스크로 식각 공정을 수행하여, ONO막이 노출되는 버팅 콘택홀을 형성한다. 상기 포토레지스트 패턴(미도시)을 제거하는 에싱 공정을 수행한다.
상기 주변회로용 게이트 전극 패턴에 버팅 콘택홀이 형성된 결과물 전면에 산화공정을 수행하여 버퍼 산화막(미도시)을 형성하고, 상기 버퍼 산화막(미도시)에 SAC용 질화막(28)을 형성한다.
상기 형성된 버퍼 산화막(미도시) 및 SAC용 질화막(28)이 형성된 결과물 전면에 HDP 산화막과 같은 제1 층간 절연막(30)을 형성하고, 트렌치형의 소스 콘택이 정의되도록 상기 HDP 산화막(30)상부에 포토레지스트 패턴(미도시)을 형성한 후 이를 식각 마스크로 식각 공정을 수행하여 제2 접합영역(24b)이 노출되는 트렌치형의 소스 콘택홀(SCH)을 형성한다. 상기 포토레지스트 패턴(미도시)을 제거하는 에싱공정을 수행한다.
도 2를 참조하면, 상기 소스 콘택홀(SCH)이 형성된 결과물 전면에 텅스텐 실리사이드막이 포함된 막을 형성하고, 제1 층간 절연막(31)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여, 소스 콘택(32)을 형성한다.
상기 소스 콘택에는 텅스텐 실리사이드막이 포함된 막이 사용되는 데, 이는 텅스텐 실리사이드막, 텅스텐실리사이막/폴리실리콘막, 폴리실리콘막/텅스텐실리사이드막 및 텅스텐 실리사이드막의 이중막 중 어느 하나를 형성할 수 있다.
상기 텅스텐실리사이막은 층덮힘이 우수한 CVD방식을 이용하되 MS(SiH4) 또는 DSC(SiH2Cl2)-based WSix막을 이용하고, 330~ 450℃ 또는 550~ 600℃ 정도의 온도, 0.4~ 3 Torr정도의 압력에서 형성한다.
상기 텅스텐 실리사이드막으로 형성된 소스 콘택(32)은 기존의 폴리실리콘막으로 형성되는 소스 콘택에 비해 배선 및 콘택저항을 감소시킬 수 있고, 상기 텅스텐 실리사이드막은 글루층(glue layer)이나 확산방지막없이도 증착이 가능하며 열처리 공정없이도 실리콘의 반도체 기판과 오믹콘택이 가능하다.
도 3을 참조하면, 상기 소스 콘택(32)이 형성된 결과물 전면에 제2 층간 절연막(34) 및 식각 정지막(38)을 형성하고, 트렌치형의 드레인 콘택이 정의되도록 상기 식각 정지막(38)상부에 포토레지스트 패턴(미도시)을 형성한 후 이를 식각 마스크로 식각 공정을 수행하여 제2 접합영역(24b)이 노출되는 트렌치형의 드레인 콘택홀(미도시)을 형성한다. 상기 포토레지스트 패턴(미도시)을 제거하는 에싱공정을 수행한다. 상기 드레인 콘택홀이 형성된 결과물 전면에 금속물질을 형성하고, 식각 정지막(38)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여, 드레인 콘택(36)을 형성한다.
도 4를 참조하면, 상기 드레인 콘택(36)이 구비된 결과물 전면에 제3 층간 절연막(40)을 형성한다. 상기 제3 층간 절연막(40)상에 상기 셀 영역(A)의 드레인 콘택(36), 소스 콘택(32), 상기 주변회로 영역(B)의 제2 접합영역(24b) 및 버팅 콘택홀을 노출하도록 하는 포토레지스트 패턴(미도시)을 형성하고, 이를 식각마스크로 식각공정을 수행하여, 제1 비아홀(M1)을 형성한다. 상기 포토레지스트 패턴(미도시)을 제거하는 에싱공정을 수행한다.
도 5를 참조하면, 상기 제1 비아홀(M1)이 형성된 결과물 전면에 제2 접합영역(24b)만 노출하도록 하는 포토레지스트 패턴(42)을 형성한다. 상기 포토레지스트 패턴(42)을 이온주입마스크로 이온주입공정을 수행하여, 상기 주변회로영역(B)의 제2 접합영역(24b)에 제3 접합영역(24c)을 형성한다. 상기 제3 접합영역(24c)이 형성된 결과물 전면에 열처리 공정을 수행한다.
상기 열처리 공정은 850~ 1000℃ 정도의 온도, 20~ 40분 정도의 시간에서 수행되는 공정조건 또는 900~ 1000℃ 정도의 온도, 10~ 20초 정도의 시간에서 수행되는 공정조건에서 진행된다.
상기 텅스텐 실리사이드의 소스 콘택이 형성된 후 열처리공정을 실시하면, 실리콘의 반도체 기판과 접촉저항을 감소시키는 동시에 안정한 상으로 재졀정화되면서 비저항이 감소된다.
도 6을 참조하면, 상기 제3 접합영역(24c)이 구비된 결과물의 측벽을 따라 확산 방지막(44)을 형성하고, 상기 결과물 전면에 금속물질을 형성한 후, 상기 확산 방지막(44)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여 제2 금속배선(46)의 형성을 완료한다.
본 발명에 의하면, 텅스텐 실리사이드막으로 형성된 소스 콘택을 형성함으로써, 기존의 폴리 실리콘막으로 형성된 소스 콘택보다 배선 및 콘택저항이 우수해지고, 산화막이나 질화막에 접착력이 우수하여 접합층이 불필요하다.
또한, 텅스텐 실리사이드막으로 형성된 소스 콘택을 형성함으로써, 반도체 기판과 접촉시 접합층과 금속확산방지막이 없어도 오믹 콘택이 가능하게 되고, 텅스텐 실리사이드막 매립 후 후속 공정으로 열처리를 실시하면 실리콘 기판과 접촉저항을 감소시키는 동시에 안정한 상으로 재결정화되면서 비저항을 감소시킬 수 있 게 된다.
또한, 텅스텐 실리사이드막으로 형성된 소스 콘택을 형성함으로써, 후속 열처리시 잔류산소에 의해 제1 금속배선이 노출된 콘택에서 이상산화가 발생하더라도 후속 제1 금속배선 공정에서 제거가 가능하며 텅스텐 실리사이드막 자체의 화학적 분위기에서 안정하게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 텅스텐 실리사이드막으로 형성된 소스 콘택을 형성함으로써, 기존의 폴리실리콘막으로 형성된 소스 콘택보다 배선 및 콘택저항이 우수해지고, 산화막이나 질화막에 접착력이 우수하여 접합층이 불필요하게 되는 효과가 있다.
또한, 텅스텐 실리사이드막으로 형성된 소스 콘택을 형성함으로써, 반도체 기판과 접촉시 접합층과 금속확산방지막이 없어도 오믹 콘택이 가능하게 되고, 텅스텐 실리사이드막 매립 후 후속 공정으로 열처리를 실시하면 실리콘 기판과 접촉저항을 감소시키는 동시에 안정한 상으로 재결정화되면서 비저항을 감소시킬 수 있게 되는 효과가 있다.
또한, 텅스텐 실리사이드막으로 형성된 소스 콘택을 형성함으로써, 후속 열처리시 잔류산소에 의해 제1 금속배선이 노출된 콘택에서 이상산화가 발생하더라도 후속 제1 금속배선 공정에서 제거가 가능하며 텅스텐 실리사이드막 자체의 화학적 분위기에서 안정하게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (5)

  1. 셀 영역에 드레인 셀렉트 라인 게이트 전극 패턴, 다수의 셀 트랜지스터, 소오스 셀렉트 라인 게이트 전극 패턴 및 다수의 접합영역이 형성된 반도체 기판이 제공되는 단계;
    상기 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막의 소정 영역을 식각하여 상기 소오스 셀렉트 라인 게이트 전극 패턴 사이의 상기 접합 영역을 노출시키는 소스 콘택홀을 형성하는 단계; 및
    상기 소스 콘택홀 내부에 텅스텐 실리사이드막이 포함된 막으로 소스 콘택을 형성하는 단계를 포함하는 플래쉬 메모리소자의 소스 콘택 형성방법.
  2. 제1 항에 있어서, 상기 텅스텐 실리사이드막이 포함된 막은
    텅스텐 실리사이드막, 텅스텐실리사이막/폴리실리콘막, 폴리실리콘막/텅스텐실리사이드막 및 텅스텐 실리사이드막의 이중막 중 어느 하나로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 소스 콘택 형성방법.
  3. 제1 항 또는 제2 항에 있어서, 상기 텅스텐 실리사이드막은
    MS(SiH4) 또는 DSC(SiH2Cl2)-based WSix막을 이용하여 CVD방식으로 형성하고, 330~ 450℃ 또는 550~ 600℃ 정도의 온도, 0.4~ 3 Torr정도의 압력을 가진 공정조건에서 형성되도록 하는 것을 특징으로 하는 플래쉬 메모리소자의 소스 콘택 형성방법.
  4. 제1 항에 있어서,
    상기 소스 콘택이 형성된 결과물 전면에 층간 절연막을 형성하고, 상기 층간 절연막을 패터닝하여 상기 주변회로 영역의 주변회로용 게이트 전극 패턴에 형성된 상기 접합영역이 노출되도록 하는 단계; 및
    상기 주변회로 영역의 주변회로용 게이트 전극 패턴에 형성된 상기 접합영역이 노출된 결과물 전면에 이온주입공정을 수행하고, 열처리 공정을 수행하여 상기 접합영역에 열처리완료된 접합영역을 형성하는 단계를 더 포함하는 플래쉬 메모리소자의 소스 콘택 형성방법.
  5. 제4 항에 있어서, 상기 열처리 공정은
    850~ 1000℃ 정도의 온도, 20~ 40분 정도의 시간에서 수행되는 공정조건 또는 900~ 1000℃ 정도의 온도, 10~ 20초 정도의 시간에서 수행되는 공정조건에서 진 행되도록 하는 것을 특징으로 하는 플래쉬 메모리소자의 소스 콘택 형성방법.
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