JP4578938B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
電源を切っても記憶を保持できるフラッシュメモリは、携帯電話のようなモバイル機器に使用されるほか、ロジック回路と混載してFPGA(Field Programmable Gate Array)にも使用されている。特に、後者のようにフラッシュメモリをロジック回路と混載する場合には、メモリセルとロジック回路のそれぞれの製造プロセスを互いに相容れるようにして、製品として出荷するロジック混載メモリに不具合が発生しないようにする必要がある。
そのロジック混載メモリでは、製品の出荷前や実使用時において、フラッシュメモリを構成するトンネル絶縁膜の耐圧をモニターする場合がある。但し、トンネル絶縁膜は、フローティングゲートの下に形成されているため、その上下から電圧を与えて耐圧をモニターするには、コントロールゲートを介さないでフローティングゲートに導電性プラグを直接コンタクトさせ、その導電性プラグと半導体基板との間に試験電圧を印加する必要がある。
そのため、上記のロジック混載メモリでは、フローティングゲートにコンタクトする導電性プラグの形成プロセスを、周辺ロジック回路の製造プロセスにいかにして組み入れるかが重要となる。
特許文献１には、フローティングゲートとコントロールゲートとの接続領域を周辺回路領域に設けてそれらを電気的に接続し、周辺回路領域において各ゲートの積層構造を単一のゲート電極として使用することが開示されている。
特開平６−９７４５７号公報
本発明の目的は、歩留まりが向上して信頼性の高いフラッシュメモリセルを備えた半導体装置を提供することにある。
本発明の一観点によれば、半導体基板と、前記半導体基板の第１領域に第１絶縁膜を介して形成された第１導電体と、前記第１導電体上に順に第１酸化シリコン膜、窒化シリコン膜及び第２酸化シリコン膜を積層したＯＮＯ膜よりなり、前記第１導電体のコンタクト領域の上に第１開口を備えた第２絶縁膜と、前記第１絶縁膜と同じ材料よりなるトンネル絶縁膜、前記第１導電体と同じ材料よりなるフローティングゲート、前記第２絶縁膜と同じ材料よりなる中間絶縁膜、及びコントロールゲートを前記半導体基板の第２領域に順に形成してなるフラッシュメモリセルと、前記第１導電体の側面に該第１導電体の上面よりも高く形成された第１絶縁性サイドウォールと、前記第１絶縁性サイドウォールの横の前記第２絶縁膜上に形成され、曲面状の側面が前記第２絶縁膜の前記第１開口から後退した第２絶縁性サイドウォールと、前記第１導電体の前記コンタクト領域上にホールを備えた層間絶縁膜と、前記ホール内に形成されて前記第１導電体の前記コンタクト領域と電気的に接続された導電性プラグと、を有する半導体装置が提供される。
また、本発明の別の観点によれば、半導体基板と、前記半導体基板の第１領域に第１絶縁膜を介して形成された第１導電体と、前記第１導電体上に順に第１酸化シリコン膜、窒化シリコン膜及び第２酸化シリコン膜を積層したＯＮＯ膜よりなり、前記第１導電体のコンタクト領域の上に第１開口を備えた第２絶縁膜と、前記第１絶縁膜と同じ材料よりなるトンネル絶縁膜、前記第１導電体と同じ材料よりなるフローティングゲート、前記第２絶縁膜と同じ材料よりなる中間絶縁膜、及びコントロールゲートを前記半導体基板の第２領域に順に形成してなるフラッシュメモリセルと、前記第１導電体の前記コンタクト領域上にホールを備えた層間絶縁膜と、前記ホール内に形成されて前記第１導電体の前記コンタクト領域と電気的に接続された導電性プラグと、前記第１開口内の前記第１導電体上に形成された第３絶縁膜と、前記第２、第３絶縁膜の上に形成されると共に、前記コントロールゲートと同じ材料で構成され、前記コンタクト領域の上に第２開口を備えた第２導電体とを有し、前記コンタクト領域の上の前記第３絶縁膜に第３開口が形成された半導体装置が提供される。
本発明によれば、第２絶縁膜の第１開口を覆う大きさに第２レジストパターンの第１レジスト部を形成するので、第１開口に発生する第２絶縁膜の厚肉部がその第１レジスト部で覆われる。そのため、第１レジスト部をマスクにするエッチングで第１導電体を形成する際、第２絶縁膜の厚肉部がエッチング領域から外れ、厚肉部がエッチングマスクとなる場合にその下に生じる第１導電膜のエッチング残渣が残らない。従って、本発明では、その残渣に起因するデバイス不良やショート等を防止でき、信頼性の高い半導体装置を提供することが可能となる。
特に、第２絶縁膜の厚肉部は、第２絶縁膜としてONO膜を採用し、且つ第１導電膜上の酸化膜を第３絶縁膜とする場合に顕著となるので、これらONO膜や酸化膜を使用する場合に上記の利点が得られ易い。
更に、第３レジストパターンを形成する工程において、上記の第１開口に含まれる大きさに第２窓を形成して、その第２窓の下の第２導電体を選択的に除去する工程において該第２窓の下の第２導電体に第２開口を形成してもよい。
このようにすると、第２導電体の外周から第２開口までの距離が十分大きく確保されるので、第２導電体の上面にシリサイド層を形成する場合に、そのシリサイド層が第２導電体の上面に広範に形成され、たとえ第２導電体の外周の側面がテーパー状に傾斜しても、シリサイド層が洗浄等のウエット処理において第２導電体から剥離し難くなる。これにより、剥離したシリサイド層に起因するデバイス不良を防ぐことができ、半導体装置の製造工程の歩留まりを向上させることが可能となる。
本発明によれば、第２絶縁膜の第１開口を覆う大きさに第２レジストパターンの第１レジスト部を形成するので、その第１レジスト部をマスクにするエッチングで第１導電体を形成する際に、第２絶縁膜の厚肉部の下に第１導電膜のエッチング残渣が残らず、デバイス不良が発生し難く信頼性の高い半導体装置を製造することができる。
更に、上記の第１開口に含まれる大きさに第３レジストパターンの第２窓を形成し、その第２窓の下の第２導電体に第２開口を形成するので、第２導電体の外周から第２開口までの距離が長くなって第２導電体の上面上のシリサイド層が剥がれ難くなり、剥離したシリサイド層に起因するデバイス不良を防ぐことができる。
（１）予備的事項の説明
本発明の実施の形態の前に、本発明の予備的事項について説明する。
図１〜図２１は、仮想的な半導体装置の製造途中の断面図であり、図３１〜図４０はその平面図である。以下、その半導体装置の製造方法について説明する。
最初に、図１に示すように、シリコン基板１に素子分離溝１ａを形成した後、その素子分離溝１ａ内に素子分離絶縁膜２を埋め込む。図３１は、このようにして素子分離絶縁膜を形成した後の平面図であり、先の図１の上段は、図３１のA1−A1線に沿う断面（第１断面）に相当し、下段はワードラインに平行なA2−A2線に沿う断面（第２断面）に相当する。また、図３１に示されるように、半導体基板１には、第１周辺回路領域I、セル領域II、及び第２周辺回路領域IIIが画定されている。
次に、図２に示す断面構造を得るまでの工程について説明する。
まず、素子分離絶縁膜２が形成されていない部分のシリコン基板１の表面を熱酸化することにより第１熱酸化膜６を形成する。そして、その第１熱酸化膜６をスルー膜として使用するイオン注入により、セル領域IIのシリコン基板の深部にnウエル３を形成する。更に、セル領域IIにおいてそのnウエル３よりも浅い部分のシリコン基板１に第１pウエル５を形成すると共に、第２周辺回路領域IIのシリコン基板１に第２pウエル４を形成する。
続いて、図３に示す断面構造を得るまでの工程について説明する。
まず、スルー膜として使用した第１熱酸化膜６を除去し、シリコン基板１を再度熱酸化して、セル領域IIと第２周辺回路領域IIIのシリコン基板に第１絶縁膜１５を形成する。その後、第１絶縁膜１５の上に第１導電膜７としてポリシリコン膜を形成した後、第１レジストパターン８をマスクにしてその第１導電膜７をエッチングして第１周辺回路領域I上とセル領域II上にのみ残す。
図３２は、この工程を終了後の平面図であり、先の図３の上段は図３２のB1−B1線に沿う断面に相当し、下段はB2−B2線に沿う断面に相当する。
図３２に示されるように、セル領域IIの第１レジストパターン８には、ワードラインと直行する方向に細長い第１窓８ａが間隔をおいて複数形成されている。そして、上記のエッチングの結果、セル領域IIの第１導電膜７は、ワードライン方向に間隔が置かれた複数の帯状にパターニングされることになる。
この後に、第１レジストパターン８は除去される。
次いで、図４に示すように、第２絶縁膜９としてONO膜を全面に形成する。そのONO膜は、点線円内に示されるように、第１酸化シリコン膜９ａ、窒化シリコン膜９ｂ、及び第２酸化シリコン膜９ｃをこの順に積層してなり、リーク電流の低さからフラッシュメモリの中間絶縁膜に好適に使用される。
ところで、第１周辺回路領域Iにおける第１導電膜７は、その電位をコントロールするための導電性プラグがそのコンタクト領域に後で接続されるので、第１周辺回路領域Iにおける第２絶縁膜９を予め取り除いておく必要がある。
そこで、次の工程では、図５に示すように、第２絶縁膜９をパターニングして第１導電膜７のコンタクト領域CRを露出させるための第２レジストパターン１０をその第２絶縁膜９の上に形成する。その第２レジストパターン１０は、第１導電膜７のコンタクト領域CRを含む大きさの第２窓１０ａを備えており、また、第２周辺回路領域IIIは第２レジストパターン１０で覆われずに露出する。
図３３は、この工程を終了後の平面図であり、先の図５の上段は図３３のC1−C1線に沿う断面に相当し、下段はC2−C2線に沿う断面に相当する。
また、図２２は、図３３のC3−C3線、C4−C4線、及びC5−C5線に沿う断面図である。
次に、図６に示すように、上記の第２レジストパターン１０をマスクにして、第２窓１０ａの下の第２絶縁膜９をエッチングして第１開口９ｄを形成すると共に、第２周辺回路領域IIIの第１、第２絶縁膜１５、９を除去してシリコン基板１の表面を露出させる。
その後に、第２レジストパターン１０は除去される。
図３４は、この工程を終了後の平面図であり、先の図６の上段は図３４のD1−D1線に沿う断面に相当し、下段はD2−D2線に沿う断面に相当する。
そして、図２３は、図３４のD3−D3線、D4−D4線、及びD5−D5線に沿う断面図である。
次いで、図７に示すように、第２周辺回路領域IIのシリコン基板１とポリシリコンよりなる第１導電膜７のそれぞれの表面を熱酸化し、酸化シリコンよりなる第３絶縁膜１２を形成する。
図２４は、このような熱酸化をした後の上記した図２３と同じ断面を示す図である。これに示されるように、第２絶縁膜９で覆われていない部分の第１導電膜７が熱酸化によって膜減りする。そして、第２絶縁膜９の第１開口９ｄの下では、他の部分と比較して第１導電膜７の酸化量が多くなり、図示のような第１酸化シリコン９ａの厚肉部９ｆが形成される。
続いて、図８に示すように、全面にポリシリコン膜を形成してそれを第２絶縁膜１３とした後、次のフォトリソグラフィにおいて露光光の反射を防止する反射防止膜１４として窒化シリコン膜をその第２導電膜１３上に形成する
次に、図９に示すように、第１周辺回路領域Iとセル領域IIのそれぞれに第１、第２レジスト部１６ａ、１６ｂを備えた第３レジストパターン１６を反射防止膜１４の上に形成する。
図３５は、この工程を終了後の平面図であり、先の図９の上段は図３５のE1−E1線に沿う断面に相当し、下段はE2−E2線に沿う断面に相当する。
図３５に示されるように、第１レジスト部１６ａは、第１周辺回路領域Iにおいて後述する参照トランジスタのゲート電極形状を有し、パッド部１６ｃとゲート部１６ｄとを有する。そして、そのパッド部１６ｃが、第２絶縁膜９の第１開口９ｄ内に収まるように形成される。
一方、セル領域IIの第２レジスト部１６ｂは、ワードライン方向に延びるコントロールゲート形状を有する。
また、図２５は、図３５のE3−E3線、E4−E4線、及びE5−E5線に沿う断面図である。
続いて、図１０に示すように、上記の第１、第２レジスト部１６ａ、１６ｂをマスクにして、第１、第２導電膜７、１３と第２絶縁膜９とをエッチングする。そのエッチングにより、第１領域Iの第１導電膜７が参照トランジスタ用の第１ゲート電極７ａになり、その上の第２導電膜１３が導電体１３ａとなる。また、セル領域IIでは、第１、第２導電膜７、１３がそれぞれフローティングゲート７ｂ、コントロールゲート１３ｂになると共に、それらの間の第２絶縁膜９が中間絶縁膜９ｅとなる。
そして、本願発明者が調査したところ、点線円内に示すように、上記のエッチング時に第２導電膜１３の外周の側面１３ｅがテーパー状に傾斜することが明らかとなった。
その後に、第３レジストパターン１６は除去される。
図３６は、このようにして第３レジストパターン１６を除去した後の平面図であり、先の図１０の上段は図３６のF1−F1線に沿う断面に相当し、下段はF2−F2線に沿う断面に相当する。但し、図３６では、第１周辺回路領域Iの導電体１３ａを省略してある。
図３６に示されるように、参照トランジスタ用の第１ゲート電極７ａは、ゲート部７ｃと素子分離絶縁膜２上に延在するパッド部７ｄとにより構成される。
そして、図２６は、図３６のF3−F3線、F4−F4線、及びF5−F5線に沿う断面図である。これに示されるように、F3−F3線とF5−F5線に沿う断面では、上記のエッチングにおいて酸化シリコンの厚肉部９ｆがマスクとなるため、その厚肉部９ｆの下の第１導電膜７がエッチングされず、第１導電膜７の残渣７ｆが素子分離絶縁膜２の上に残ることになる。
また、図２７は、図３６のF6−F6線に沿う断面図である。
次に、図１１に示すように、フラッシュメモリセルのリテンション特性を向上させるために、フローティングゲート７ｂとコントロールゲート１３ｂの側壁を熱酸化して第２熱酸化膜１７を形成する。その第２熱酸化膜１７は、第１周辺回路領域Iにおける第１ゲート電極７ａと導電体１３ａのそれぞれの側壁にも形成される。
次いで、図１２に示すように、フローティングゲート７ｂの側方のシリコン基板１にn型不純物をイオン注入して、フラッシュメモリセル用の第２n型ソース／ドレインエクステンション１８ｂを形成する。
図２８は、このようにして第２n型ソース／ドレインエクステンション１８ｂを形成した後における、図３６のF6−F6線に沿う断面図である。これに示されるように、第２n型ソース／ドレインエクステンション１８ｂを形成するためのイオン注入により、ゲート部７ｃの側方のシリコン基板１には第１n型ソース／ドレインエクステンション１８ａが形成される。
続いて、図１３に示すように、窒化シリコン膜を全面に形成してそれをエッチバックすることにより、各領域I〜IIIのそれぞれに第１絶縁性サイドウォール２０を形成する。なお、導電体１３ａ、コントロールゲート１３ｂ、及び第２導電膜１３のそれぞれの上面に形成されていた反射防止膜１４はこのエッチバックの際にエッチングされて除去される。
次に、図１４に示すように各領域I〜IIIの上に第４レジストパターン２１を形成する。
図３７は、この工程を終了後の平面図であり、先の図１４の上段は図３７のG1−G1線に沿う断面に相当し、下段はG2−G2線に沿う断面に相当する。
これに示されるように、第４レジストパターン２１は、第１周辺回路領域Iにおいて第１ゲート電極７ａのパッド部７ｄよりも大きな第３窓２１ａを有すると共に、第２周辺回路領域IIIにおいてゲート電極形状の第３レジスト部２１ｂを有する。
続いて、図１５に示すように、上記の第４レジストパターン２１をマスクとして使用し、第１周辺回路領域Iの導電体１３ａと第２周辺回路領域IIIの第２導電膜１３とをRIE(Reactive Ion Etching)等により異方的にエッチングする。これにより、第１周辺回路領域Iでは、第１ゲート電極７ａのパッド部７ｄ（図３６参照）上の導電体１３ａが除去される。そして、第２周辺回路領域IIIでは、第２導電膜１３がパターニングされて周辺トランジスタ用の第２ゲート電極１３ｃとなる。
ところで、上記のような異方的なエッチングでは、第２導電体１３ａのテーパー状の側面１３ｅが影となって、側面１３ｅ付近の第２導電体１３ａをエッチングで完全に除去することができず、点線円内のような第２導電体１３ａの残渣１３ｆが残る。
図３８は、この工程を終了後の平面図であり、先の図１５の上段は図３８のH1−H1線に沿う断面に相当し、下段はH2−H2線に沿う断面に相当する。
次いで、図１６に示すように、第２ゲート電極１３ｃをマスクにしてn型不純物をシリコン基板１にイオン注入することにより、第２ゲート電極１３ｃの側方に第３n型ソース／ドレインエクステンション１８ｃを形成する。
次に、図１７に示すように、全面に酸化シリコン膜を形成してそれをエッチバックすることにより各領域I〜IIIに第２絶縁性サイドウォール２２を形成する。そして、更にそのエッチバックを進めることにより、第２絶縁性サイドウォール２２をマスクにして第１ゲート電極７ａ上の第３絶縁膜１２をエッチングし、その第３絶縁膜１２に第２開口１２ａを形成して、この第２開口１２ａから第１ゲート電極７ａのコンタクト領域CRを露出させる。また、セル領域IIと第２周辺回路領域IIIでは、このエッチバックにより第１絶縁膜１５と第３絶縁膜１２がパターニングされ、フローティングゲート７ｂと第２ゲート電極１２ａのそれぞれの下でトンネル絶縁膜１５ｂ及び第２ゲート絶縁膜１２ｂとして残る。
図３９は、この工程を終了後の平面図であり、先の図１７の上段は図３９のI1−I1線に沿う断面に相当し、下段はI2−I2線に沿う断面に相当する。
続いて、図１８に示すように、セル領域IIと第２周辺回路領域Iのそれぞれにn型不純物をイオン注入して、フローティングゲート７ｂと第２ゲート電極１３ｃのそれぞれの側方のシリコン基板１に第２、第３n型ソース／ドレイン領域２５ｂ、２５ｃを形成する。
これにより、セル領域IIには、コントロールゲート１３ｂ、中間絶縁膜９ｅ、フローティングゲート７ｂ、及び第２n型ソース／ドレイン領域２５ｂで構成されるフラッシュメモリセルFLが二つ形成されたことになる。
また、第２周辺回路領域IIIでは、第２ゲート電極１３ｃ、第２ゲート絶縁膜１２ｂ、及び第３n型ソース／ドレイン領域２５ｃで構成される周辺トランジスタTRが形成される。
図２９は、このようにして第２、第３n型ソース／ドレイン領域２５ｂ、２５ｃを形成した後における、図３９のI3−I3線に沿う断面図である。同図に示すように、第２、第３n型ソース／ドレイン領域２５ｂ、２５ｃ用のイオン注入工程では、ゲート部７ｃの側方のシリコン基板１に第１n型ソース／ドレイン領域２５ａが形成される。また、そのゲート部７ｃの下には、第２絶縁性サイドウォール２２のエッチバック工程（図１７参照）でエッチングされなかった第１絶縁膜１５が第１ゲート絶縁膜１５ａとして残される。その結果、第１周辺回路領域Iには、第１ゲート部７ｃ、第１ゲート絶縁膜１５ａ、及び第１n型ソース／ドレイン領域２５ａよりなる参照トランジスタTRrefが形成されることになる。
次いで、図１９に示すように、全面に高融点金属層を形成した後それを加熱してシリコンと反応させ、各領域I〜IIIにシリサイド層２６を形成する。
このとき、ポリシリコンよりなる第２導電体１３ａの残渣１３ｂの上端部分も不必要にシリサイド化されるので、その部分にシリサイドの不要部分２６ａが形成されることになる。
図４１は、この工程を終了した後における、第１周辺回路領域Iの拡大平面図である。これに示されるように、シリサイドの不要部分２６ａは、第４レジストパターン２１の第３窓２１ａ（図３７参照）よりも内側の第１ゲート電極７ａ上に形成される。
次いで、図２０に示すように全面に第４絶縁膜２７を形成した後、図２１に示すようにその第４絶縁膜２７をパターニングして第１〜第３ホール２７ａ〜２７ｃを形成する。これらのホールのうち、第１ホール２７ａは第１ゲート電極２６のコンタクト領域CR上に位置し、第２、第３ホール２７ｂ、２７ｃは、それぞれ第２、第３n型ソース／ドレイン領域２５ｂ、２５ｃ上に位置する。その後に、第１ゲート電極２６のコンタクト領域CRと電気的に接続される第１導電性プラグ２８ａを第１ホール２７ａ内に形成すると共に、第２、第３導電性プラグ２８ｂ、２８ｃをそれぞれ第２、第３ホール２７ｂ、２７ｃ内に形成する。
図４０は、この工程を終了後の平面図であり、先の図２１の上段は図４０のJ1−J1線に沿う断面に相当し、下段はJ2−J2線に沿う断面に相当する。
また、図３０は、図４０のJ3−J3線に沿う断面図である。図３０に示されるように、第１n型ソース／ドレイン領域２５ａの上の第４絶縁膜２７には第４ホール２７ｄが形成され、その中に第４導電性プラグ２８ｄが埋め込まれる。
以上により、仮想的な半導体装置の基本構造が完成したことになる。
その半導体装置では、図３０に示した参照トランジスタTRrefを利用して、フラッシュメモリセルFLのトンネル絶縁膜１５ａ（図１８参照）の耐圧をモニターすることができる。そのように耐圧をモニターするには、図３０の第４導電性プラグ２８ｄを介して二つの第１n型ソース／ドレイン領域２５ａに所定の電圧を印加した状態で、第１導電性プラグ２８ａ（図２１参照）を介してゲート部７ｃの電位を高めていく。そして、第１ゲート絶縁膜１５ａがブレイクダウンを起こしてゲート部７ｃに電子が注入されると、第１導電性プラグ２５ａに電流が流れるので、その電流を検出することにより、第１ゲート絶縁膜１５ａと同じプロセスによって形成されたフラッシュメモリセルFLのトンネル絶縁膜１５ｂの耐圧を調べることができる。
ところで、上記した半導体装置の製造方法では、図１０の工程で第３レジストパターン１６をマスクにするエッチングにおいて、図２６に示したように、酸化シリコンの厚肉部９ｆがマスクとなって第１導電膜７の残渣７ｆが発生する。
しかしながら、このような残渣７ｆが発生すると、後のウエット処理時において残渣７ｆが液中を浮遊してシリコン基板１の他の部分に付着し、その部分にデバイス不良を引き起こし、歩留まりを低下させる恐れがある。更に、このように浮遊しなくても、その残渣７ｆは第２導電膜９の第１開口９ｄに沿って線状に発生するので、第１周辺回路領域Iの二つの第１ゲート電極７ａが残渣７ｆによってショートする危険性もある。
更に、図１０に示したように、導電体１３ａのエッチング時にその外周の側面１３ｅがテーパー状に傾斜する。そのため、図１５で示した導電体１３ｂの除去工程において、その側面１３ｅに第２導電体１３ａの残渣１３ｆ（図１５参照）が残り、それにより図１９のようなシリサイドの不要部分２６ｂが形成されてしまう。その不要部分２６ｂは、上記した第１導電膜７の残渣７ｆと同様に、デバイス不良やショートを引き起こすので、好ましくない。
本願発明者は、このような残渣７ｆやシリサイドの不要部分２６ｂによって引き起こされる不都合を解消するため、次のような本発明の実施の形態に想到した。
（２）第１実施形態
図４２〜図６２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図であり、図７８〜図８７はその平面図である。本実施形態ではFPGA等のロジック混載メモリが作製される。
最初に、図４２に示すように、第１、第２周辺回路領域（第１、第３領域）I、IIIとセル領域（第２領域）IIとに画定されたシリコン基板５０にSTI用の素子分離溝５０ａを形成し、その溝５０ａ内に素子分離絶縁膜５１として酸化シリコンを形成する。なお、STIに代えて、LOCOS(Local Oxidation of Silicon)法により素子分離絶縁膜５１を形成してもよい。また、シリコン基板５０の第２周辺回路領域IIIは、高電圧トランジスタ形成領域IIIH、中電圧トランジスタ形成領域IIIM、及び低電圧トランジスタ形成領域IIILに更に細分される。
図７８は、この工程を終了後の平面図であり、先の図４２は、図７８のL1−L1線に沿う断面に相当する。なお、図７８に示される第２周辺回路領域IIIには最終的には１０個のMOSトランジスタが作製されるが、図が煩雑になるのを避けるために、図７８とこれ以降の平面図では、一つのMOSトランジスタが作製される部分の第２周辺回路領域IIIのみを示す。
次に、図４３に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板５０の全面を熱酸化して犠牲絶縁膜（不図示）を形成する。
続いて、n型不純物のP+イオンをシリコン基板５０にイオン注入し、シリコン基板５０の深部に第１nウエル５３を形成する。そのイオン注入の条件は特に限定されないが、本実施形態では加速エネルギ２MeV、ドーズ量２×１０13cm-3を採用する。
次いで、２ステップのイオン注入によりシリコン基板５０にp型不純物のB+イオンを注入して第１〜第３pウエル５４〜５６を形成する。そのイオン注入の条件は、例えば第１ステップが加速エネルギ４２０KeV、ドーズ量１．４×１０13cm-3、第２ステップが加速エネルギ１００KeV、ドーズ量３．６×１０12cm-3である。
高電圧トランジスタ形成領域IIIHには、閾値電圧の高いn型MOSトランジスタと閾値電圧の低いn型MOSトランジスタとが形成されるが、後者の閾値電圧が上記の第１pウエル５４によって制御される。
更に、加速エネルギ１００KeV、ドーズ量４．０×１０12cm-3の条件でシリコン基板５０にp型不純物のB+イオンをイオン注入することにより、第４〜第６pウエル５７〜５９を形成する。
これらのウエルのうち、第４pウエル５７は、高電圧トランジスタ形成領域IIIHに後で形成される閾値電圧の高いn型MOSトランジスタの閾値電圧を制御するものである。一方、第５、第６pウエル５８、５９は、中電圧トランジスタ形成領域IIIMと低電圧トランジスタ形成領域IIILに後で形成されるn型MOSトランジスタのチャネルストップ層としての機能を有する。
続いて、２ステップのイオン注入により、シリコン基板５０にn型不純物のP+イオンを注入して第２〜第４nウエル６０〜６２を形成する。そのイオン注入では、第１ステップにおいて加速エネルギ６００KeV、ドーズ量１．５×１０13cm-3の条件が採用され、第２ステップにおいて加速エネルギ２４０KeV、ドーズ量９．０×１０11cm-3の条件が採用される。
高電圧トランジスタ形成領域IIIHには、閾値電圧の高いp型MOSトランジスタと閾値電圧の低いp型MOSトランジスタとが形成されるが、後者の閾値電圧が上記の第２pウエル６０によって制御される。
次いで、加速エネルギ２４０KeV、ドーズ量３．６×１０12cm-3の条件でシリコン基板５０にn型不純物のP+イオンをイオン注入することにより、第５〜第７nウエル６３〜６５を形成する。
これらのウエルのうち、第５nウエル６３は、高電圧トランジスタ形成領域IIIHに後で形成される閾値電圧の高いp型MOSトランジスタの閾値電圧を制御するものである。一方、第６、第７nウエル６４、６５は、中電圧トランジスタ形成領域IIIMと低電圧トランジスタ形成領域IIILに後で形成されるp型MOSトランジスタのチャネルストップ層としての機能を有する。
次に、p型不純物のB+イオンをシリコン基板５０にイオン注入して、セル領域IIに後で形成されるフラッシュメモリセルの閾値電圧を制御するための第１p型不純物拡散領域６６を形成する。そのイオン注入の条件としては、例えば、加速エネルギ４０KeV、ドーズ量６×１０13cm-3が採用される。
なお、上記したそれぞれのイオン注入では、最初に形成した犠牲絶縁膜がスルー膜として使用されると共に、その犠牲絶縁膜上の不図示のレジストパターンにより不純物が打ち分けれらて、各イオン注入を終了した後にそのレジストパターンを除去する。
その後に、フッ酸溶液によるウエットエッチングで犠牲絶縁膜を除去してシリコン基板５０の清浄面を露出させ、例えば基板温度９００℃〜１０５０℃、処理時間３０分の熱処理条件でシリコン基板５０の表面に熱酸化膜を厚さ約１０nmに形成し、それを第１絶縁膜５２とする。
図７３は、上記のようにして第１絶縁膜５２を形成した後における、図７８のL2−L2線に沿う断面図である。これに示されるように、第１周辺回路領域Iに後で参照トランジスタが形成される部分にも、上記した第１絶縁膜５２が形成される。
次に、図４４に示す断面構造を得るまでの工程について説明する。
まず、SiH4とPH3とを反応ガスとして使用する減圧CVD法により、第１絶縁膜５２の上に、in-situでリンがドープされたポリシリコン膜を厚さ約９０nmに形成し、それを第１導電膜６７とする。次いで、その第１導電膜６７の上に第１導電膜用レジストパターン６８を形成し、それをマスクとして使用しながら第１導電膜６７をエッチングすることにより、第１導電膜６７をパターニングして第２周辺回路領域IIIから除去する。
図７９は、この工程を終了後の平面図であり、先の図４４は、図７９のM1−M1線に沿う断面に相当する。これに示されるように、セル領域IIにおける第１導電膜６７は、このパターニングによりワードライン方向に直行した帯状となる。
その後に、第１導電膜用レジストパターン６８を除去する。
次に、図４５に示す断面構造を得るまでの工程について説明する。
まず、第１導電膜６７上と、第２周辺回路領域III上の第１絶縁膜５２上とに、減圧CVD法を用いて酸化シリコン膜と窒化シリコン膜とをこの順にそれぞれ厚さ５nm、８nmに形成する。更に、ArとO2との混合ガス雰囲気中において、基板温度約９５０℃、加熱時間約９０分間の熱処理条件で窒化シリコン膜の表面を酸化し、その表面に約６nmの酸化シリコン膜を形成する。これにより、第１酸化シリコン膜６９ａ、窒化シリコン膜６９ｂ、及び第２酸化シリコン膜６９ｃをこの順に積層してなるONO膜が第２絶縁膜６９として全面に形成されたことになる。
なお、ONO膜中の窒化シリコン膜を酸化する際の熱処理や、図４３で説明した第１絶縁膜５２を形成する際の熱処理により、シリコン基板５０に形成されていたウエル中の不純物が拡散してその分布がブロードとなる。
その後、第１、第２絶縁膜５２、６９をスルー膜にしながら、シリコン基板６０にp型不純物のB+イオンをイオン注入することにより、中電圧トランジスタ形成領域IIIMにおいてn型MOSトランジスタの閾値電圧を調節するための第２p型不純物拡散領域８２を形成する。そのイオン注入の条件は特に限定されないが、本実施形態では加速エネルギ１５KeV、ドーズ量７．０×１０12cm-3の条件が採用される。
続いて、第１、第２絶縁膜５２、６９をスルー膜とするイオン注入により、加速エネルギ１５０KeV、ドーズ量６．０×１０12cm-3の条件でシリコン基板６０にn型不純物のAs-イオンをイオン注入して、中電圧トランジスタ形成領域IIIMにおいてp型MOSトランジスタの閾値電圧を調節するための第１n型不純物拡散領域８３を形成する。
次に、加速エネルギ３５KeV、ドーズ量４．５×１０12cm-3の条件でシリコン基板６０にp型不純物のB+イオンをイオン注入して第３p型不純物拡散領域８４を形成する。低電圧トランジスタ形成領域IIILには、高閾値電圧と低閾値電圧の二つのn型MOSトランジスタと、高閾値電圧と低閾値電圧の二つのp型MOSトランジスタとが後で形成されるが、そのうちの高閾値電圧のn型MOSトランジスタの閾値電圧が上記の第３p型不純物拡散領域８４により制御される。
次いで、シリコン基板５０にn型不純物のAs-イオンをイオン注入して、低電圧トランジスタ形成領域IIILにおける高閾値電圧のp型MOSトランジスタの閾値電圧調節用の第２n型不純物拡散領域８５を形成する。そのイオン注入の条件としては、例えば加速エネルギ１５０KeV、ドーズ量２．０×１０12cm-3の条件が採用される。
なお、上記した閾値調節用の各拡散領域は、第２絶縁膜６９上に形成された不図示のレジストパターンにより打ち分けが行われ、各ウエルを形成した後にそのレジストパターンは除去される。
ここまでの工程により、第２周辺回路領域IIIにおけるトランジスタの閾値電圧を制御するための拡散領域８２〜８５の形成が終了したので、これらの拡散領域８２〜８５をイオン注入で形成する際にスルー膜として使用した第２周辺回路領域IIIの第１、第２絶縁膜５２、６９はこれ以降の工程では不要となる。
また第１周辺回路領域Iにおける第１導電膜６７は、その電位をコントロールするための導電性プラグがそのコンタクト領域に接続されるので、第１周辺回路領域Iにおける第２絶縁膜６９は取り除いておく必要がある。
そこで、次の図４６に示す工程では、その第２周辺回路領域IIIの第１、第２絶縁膜５２、６９を選択的に除去し、且つ第１周辺回路領域のコンタクト領域CRを露出させるために、セル領域IIを覆う第１レジストパターン７０を第２絶縁膜６９の上に形成する。その第１レジストパターン７０は、第１導電膜６７のコンタクト領域CRの上に第１窓７０ａを有するが、第２周辺回路IIIはこの第１レジストパターン７０に覆われずに露出する。
図８０は、この工程を終了後の平面図であり、先の図４６は、図８０のN1−N1線に沿う断面に相当する。
また、図６３は、図８０のN2−N2線、N3−N3線、及びN4−N4線に沿う断面図である。
次いで、図４７に示すように、第１レジストパターン７０をマスクとして使用しながら、CH3とO2との混合ガスをエッチングガスとするプラズマエッチングにより、第１窓７０ａの下の第２絶縁膜６９と、第２周辺回路IIIの第１、第２絶縁膜５２、６９とを選択的にエッチングして除去する。これにより、第１窓７０ａの下の第２絶縁膜６９に第１開口６９ｄが形成されてコンタクト領域CRが露出すると共に、第２周辺回路領域IIIのシリコン基板５０が露出することになる。
その後に、酸素アッシングによって第１レジストパターン７０を除去した後、ウエット処理によりシリコン基板５０の表面を洗浄する。
図８１は、この工程を終了後の平面図であり、先の図４７は、図８１のP1−P1線に沿う断面に相当する。
また、図６４は、図８１のP2−P2線、P3−P3線、及びP4−P4線に沿う断面図である。
次に、図４８に示す断面構造を得るまでの工程について説明する。
まず、基板温度を８５０℃、処理時間を４０分とする酸化条件を採用し、第２周辺回路領域IIIに露出しているシリコン基板５０の表面を熱酸化して熱酸化膜を厚さ約１２nmに形成する。この熱酸化では、第２絶縁膜６９の第１開口６９ｄから露出する第１導電膜８２のコンタクト領域CR上にも熱酸化膜が形成される。その後に、セル領域IIと高電圧トランジスタ形成領域IIIHの上に不図示のレジストパターンを形成し、そのレジストパターンをマスクにして、第１周辺回路領域I、中電圧トランジスタ形成領域IIIM、及び低電圧トランジスタ形成領域IIILに形成された上記の熱酸化膜をエッチングして除去し、その熱酸化膜をセル領域IIと高電圧トランジスタ形成領域IIIHにのみ残す。そのエッチングでは、第１開口６９ｄ内の熱酸化膜も除去される。
更に、中電圧トランジスタ形成領域IIIMと低電圧トランジスタ形成領域IIILにおいて露出しているシリコン基板６０の表面を熱酸化して、これらの領域に熱酸化膜を厚さ約７．０nmに形成する。その酸化条件としては、例えば、基板温度８００℃〜９００℃、処理時間約１０分が採用される。その熱酸化膜は、第１開口６９ｄから露出する第１導電膜６７のコンタクト領域CR上にも形成される。そして、セル領域II、高電圧トランジスタ形成領域IIIH、及び中電圧トランジスタ形成領域IIIMの上に不図示のレジストパターンを形成し、それをマスクにして上記の熱酸化膜をエッチングすることにより、その熱酸化膜を低電圧トランジスタ形成領域IIILから除去し、低電圧トランジスタ形成領域IIILにおけるシリコン基板５０の表面を露出させる。なお、そのエッチングでは、第１導電膜６７のコンタクト領域CR上の熱酸化膜も除去される。そして、熱酸化膜は、セル領域II、高電圧トランジスタ形成領域IIIH、及び中電圧トランジスタ形成領域IIIMにのみ残ることになる。その後に、マスクとして使用したレジストパターンを除去する。
次いで、酸素雰囲気中で基板温度を約７００℃〜８００℃、処理時間を約５分とする酸化条件を採用して、第１開口６９ｄから露出する第１導電膜６７の表面と、低電圧トランジスタ形成領域IIILにおいて露出しているシリコン基板５０の表面とに熱酸化膜を形成する。その熱酸化膜の厚さは特に限定されないが、本実施形態では約２．２nmとする
上記した三回の熱酸化により、高電圧トランジスタ形成領域IIIH、中電圧トランジスタ形成領域IIIM、及び低電圧トランジスタ形成領域IIILには、最終的な厚さがそれぞれ１６nm、７．５nm、及び２．２nmの熱酸化膜よりなる第３絶縁膜７１が形成されたことになる。更に、上記の三回目の熱酸化で低電圧トランジスタ形成領域IIILに第３絶縁膜７１を形成する際には、第１開口６９ｄ内に露出する第１導電膜６７の上面にも熱酸化膜が形成され、その熱酸化膜で構成される第３絶縁膜７１が第１開口６９ｄ内に形成される。
図６５は、上記のようにして第３絶縁膜７１を形成した後における、図８１のP2−P2線、P3−P3線、及びP4−P4線に沿う断面図である。これに示されるように、第２絶縁膜６９で覆われていない部分の第１導電膜６７は熱酸化によって膜減りする。そして、第２絶縁膜６９の第１開口６９ｄの側面の下では、他の部分と比較して第１導電膜６７の酸化量が多くなるので、第１酸化シリコン膜６９ａに図示のような厚肉部６９ｆが形成される。
その後、図４９に示すように、SiH4とPH3とを反応ガスとして使用する減圧CVD法を採用して、第２、第３絶縁膜６９、７１の上に、リンがin-situでドープされた厚さ約１８０nmのポリシリコン膜を第２導電膜７４として形成する。更に、この第２導電膜７４の上に、プラズマCVD法により窒化シリコン膜を厚さ約３０nmに形成し、それを反射防止膜７５とする。
次に、図５０に示すように、反射防止膜７５上にフォトレジストを塗布し、それを露光、現像して第２レジストパターン７６とする。その第２レジストパターン７６は、第１周辺回路領域Iにおいて第１開口６９ａを覆う大きさの第１レジスト部７６ａを有すると共に、ワードライン形状の第２レジスト部７６ｄをセル領域IIに有する。
図８２は、この工程を終了後の平面図であり、先の図５０は、図８２のQ1−Q1線に沿う断面に相当する。
また、図６６は、図８２のQ2−Q2線、Q3−Q3線、及びQ4−Q4線に沿う断面図である。
次いで、図５１に示すように、第２レジストパターン７６をエッチングマスクとして使用して第１、第２導電膜６７、７４、及び第２絶縁膜６９をパターニングする。そのパターニングはプラズマエッチングチャンバ内で行われ、ポリシリコンよりなる第１、第２導電膜６７、７４のエッチングガスとしてはCl2とO2との混合ガスが使用され、ONO膜よりなる第２絶縁膜６９のエッチングガスとしてはCH3とO2との混合ガスが使用される。
このようなパターニングの結果、第２導電膜７４を第２周辺回路領域IIIに残しながら、第１レジスト部７６ａの下の第１、第２導電膜６７、７４がそれぞれ参照トランジスタ用の第１ゲート電極（第１導電体）６７ａ及び第２導電体７４ａとされる。そして、セル領域IIでは、第２レジスト部７６ｃの下の第１、第２導電膜６７、７４と第２絶縁膜６９とがそれぞれフローティングゲート６７ｄ、コントロールゲート７４ｄ、中間絶縁膜６９ｄとされる。
また、このパターニングでは、予備的事項において説明したように、第２導電体７４ａの外周の側面７４ｆがテーパー状に傾斜する。
図８３は、この工程を終了後の平面図であり、先の図５１は、図８３のR1−R1線に沿う断面に相当する。
これに示されるように、第１ゲート電極６７ａは、素子分離絶縁膜５１が形成されずにソース／ドレイン領域となるシリコン基板５０の上にゲート部６７ｃを有すると共に、そのゲート部６７ｃに繋がるパッド部６７ｂを素子分離絶縁膜５１上に有する。
また、この例では、第１ゲート電極６７ａが間隔をおいて二つ形成されているが、第１ゲート電極６７ａの個数は特に限定されるものではなく、それを一つだけ形成してもよいし、或いは３つ以上形成してもよい。
なお、図７４は、図８３のR5−R5線に沿う断面図である。そして、図６７は、図８３のR2−R2線、R3−R3線、及びR4−R4線に沿う断面図である。
本実施形態では、既述のように、第１レジスト部７６ａの平面形状を第２絶縁膜６９の第１開口６９ａよりも大きくしたので、図６７に示したように、第１酸化シリコン膜６９ａの厚肉部６９ｆは第１レジスト部７６ａに覆われた状態となる。従って、R4−R4断面図に示されるように、第１導電膜６７のエッチングの際、第１レジスト部７６ａが厚肉部６９ｆに対するマスクとなり、厚肉部６９ｆがエッチング領域から外れることになる。そのため、厚肉部６９ｆの下に第１導電膜６７のエッチング残渣が発生せず、その残渣に起因するデバイス不良を防止することができる。
この後に、第２レジストパターン７６は除去される。
続いて、図５２に示すように、フローティングゲート６７ｄとコントロールゲート７４ｄのそれぞれの側面を熱酸化することにより、これらの側面に厚さが約１０nm程度の熱酸化膜７７を形成する。その熱酸化膜７７は、最終的に形成されるフラッシュメモリセルのリテンション特性を向上させる役割を担い、第１ゲート電極６７ａと第２導電体７４ａの側面にも形成される。
図８３は、この工程を終了後の平面図であり、先の図５１は、図８３のR1−R1線に沿う断面に相当する。
また、図６７は、図８３のR2−R2線、R3−R3線、及びR4−R4線に沿う断面図である。
次いで、図５３に示すように、第２導電体７４ａ、コントロールゲート７４ｄ、及び第２導電膜７４を覆う不図示のレジストパターンを形成し、そのレジストパターンをマスクにしてシリコン基板５０にn型不純物としてAs-をイオン注入する。そのイオン注入の条件は特に限定されないが、本実施形態では例えば加速エネルギ５０KeV、ドーズ量６．０×１０14cm-3を採用する。そのようなイオン注入の結果、フローティングゲート６７ｄの側方には、第２n型ソース／ドレインエクステンション７８ｂが形成されることになる。
その後に、上記のレジストパターンを除去する。
図７５は、上記のようにして第２n型ソース／ドレインエクステンション７８ｂを形成した後における、図８３のR5−R5線に沿う断面図である。これに示されるように、第１周辺回路領域Iでは、第２n型ソース／ドレインエクステンション７８ｂを形成するプロセスにより、第１ゲート電極６７ａのゲート部６７ｂの側方のシリコン基板５０に第１n型ソース／ドレインエクステンション７８ａが形成される。
次に、図５４に示す断面構造を得るまでの工程について説明する。
まず、フローティングゲート６７ｄとコントロールゲート７４ｄのそれぞれの側面を再び熱酸化することにより、熱酸化膜７７の膜厚を更に９．５nmだけ増大させる。その後に、シリコン基板５０の平坦面上での厚さが約１１５nmになるようにプラズマCVD法により各領域I〜IIIに窒化シリコン膜を形成する。そして、RIEによりその窒化シリコン膜をエッチバックして、第１ゲート電極６７ａとフローティングゲート６７ｄのそれぞれの横に第１絶縁性サイドウォール７９として残す。
次いで、図５５に示すように、第１ゲート電極６７ａのコンタクト領域CRを含む大きさの第２窓８０ａを第１周辺回路領域I上に有する第３レジストパターン８０を各領域I〜IIIに形成する。その第３レジストパターン８０は、第２周辺回路領域IIにおいてゲート電極形状の第３レジスト部８０ｂを有する。
図８４は、この工程を終了後の平面図であり、先の図５５は、図８４のS1−S1線に沿う断面に相当する。
図８４に示されるように、本実施形態では、パッド部６７ｂを含む大きさに上記の第２窓８０ａを形成する。
また、図６８は、図８４のS2−S2線に沿う断面図である。
次に、図５６に示すように、第３レジストパターン８０をマスクにするエッチングにより、第２窓８０ａの下の第２導電体７４ａを選択的に除去すると共に、第２周辺回路領域IIIの第２導電膜７４を周辺トランジスタ用の第２〜第１１ゲート電極７４ｅ〜７４ｎにする。そのようなエッチングは、例えば、Cl2とO2との混合ガスをエッチングガスとするRIEにより行われる。
これにより、第１周辺回路領域Iには、第１導電体６７ａの上面よりも高い第１絶縁性サイドウォール７９が第１導電体６７ａの横に形成してなる構造が得られる。
その後に、第３レジストパターン８０を除去する。
図８５は、この工程を終了後の平面図であり、先の図５６は、第３レジストパターン８０を除去する前の図８５のT1−T1線に沿う断面に相当する。
本実施形態では、パッド部６７ｂを含む大きさに第２窓８０ａを形成したので、上記のエッチングの結果、パッド部６７ｂ上の第２導電体７４ａの全てが除去されることになる。
なお、図６９は、第３レジストパターン８０を除去する前における図８５のT2−T2線に沿う断面図である。
続いて、図５７に示すように、第２〜１１ゲート電極７４ｅ〜７４ｎをマスクにしながらシリコン基板５０にAs又はP等のn型不純物をイオン注入することにより、図示のような第３〜第７n型ソース／ドレインエクステンション７８ｃ〜７８ｇを形成する。また、これと同様にBF2等のp型不純物をシリコン基板５０にイオン注入することにより、図示のような第１〜第５p型ソース／ドレインエクステンション７８ｈ〜７８ｌを形成する。なお、上記のイオン注入におけるn型不純物とp型不純物との打ち分けは、不図示のレジストパターンを用いて行われ、イオン注入が終了後にそのレジストパターンは除去される。
次に、図５８に示す断面構造を得るまでの工程について説明する。
まず、TEOSを反応ガスとして使用するプラズマCVD法により、シリコン基板５０の平坦面上での厚さが１００nmになるように全面に酸化シリコン膜を形成した後、その酸化シリコン膜をエッチバックして、第１絶縁性サイドウォール７９と第２〜１１ゲート電極７４ｅ〜７４ｎの側面に第２絶縁性サイドウォール８１を形成する。そして、そのエッチバックを更に進めることにより、第１開口６９ａ内の酸化シリコンよりなる第３絶縁膜７１を除去し、第１ゲート電極６７ａのコンタクト領域CRを露出させる。
また、このエッチバックでは、第２絶縁性サイドウォール８１がマスクとなって第１絶縁膜５２がパターニングされ、その第１絶縁膜５２がフローティングゲート６７ｄの下にトンネル絶縁膜５２ｂとして残る。
更に、第２周辺回路領域IIIでは、第２〜１１ゲート電極７４ｅ〜７４ｎがマスクとなって第３絶縁膜７１がパターニングされ、これらの絶縁膜がゲート絶縁膜７１ｅ〜７１ｎとして残される。
図８６は、この工程を終了後の平面図であり、先の図５８は、図８６のU1−U1線に沿う断面に相当する。
また、図７０は、図８６のU2−U2線に沿う断面図である。
図７０に示されるように、上記のエッチバックの結果、第２絶縁性サイドウォール８１の曲面状の側面８１ａは、第２絶縁膜６９の第１開口６９ｄから後退することになる。
次いで、図５９に示すように、第２絶縁性サイドウォール８１、コントロールゲート７４ｄ、及び第２〜１１ゲート電極７４ｅ〜７４ｎをマスクとするイオン注入により、図示のような第２〜第７n型ソース／ドレイン領域９０ｂ〜９０ｇと、第１〜第５p型ソース／ドレイン領域９０ｈ〜９０ｌとを形成する。このイオン注入におけるn型不純物とp型不純物との打ち分けは、不図示のレジストパターンを用いて行われ、イオン注入が終了後にそのレジストパターンは除去される。また、そのイオン注入の条件も特に限定されない。本実施形態では、n型不純物としてP+イオンを採用し、それを加速エネルギ１０KeV、ドーズ量６．０×１０15cm-3の条件でイオン注入する。また、p型不純物としてはB+イオンが採用され、それを加速エネルギ５KeV、ドーズ量４．０×１０15cm-3の条件でイオン注入する。更に、そのイオン注入では、p型MOSトランジスタのゲート電極（第４、第５、第７、第１０、第１１ゲート電極７４ｇ、７４ｈ、７４ｊ、７４ｍ、７４ｎ）にB+イオンが導入され、これらのゲート電極の導電性がp型にされる。
ここまでの工程により、高電圧トランジスタ形成領域IIIHと低電圧トランジスタ形成領域IIILのそれぞれには、センスアンプ等のロジック回路を構成するn型MOSトランジスタTRn(Low Vth)、TRn(High Vth)と、p型MOSトランジスタTRp(Low Vth)、TRp(High Vth)とが形成される。各トランジスタに付されたLow VthとHigh Vthは、そのトランジスタの閾値電圧の高低を示すものである。
このように閾値電圧が高いものと低いものとを混在させると、閾値電圧が低いトランジスタを使用することで回路を高速に動作させることができるとともに、スタンバイ時にはその閾値電圧が低いトランジスタをオフ状態にし、代わりに閾値電圧が高いトランジスタを使用することで、スタンバイ中に発生するリーク電流を抑制することができる。
また、上記のトランジスタのうち、高電圧トランジスタ形成領域IIIHに形成されるものは、ゲート電極に印加される電圧が５Vの高電圧トランジスタとなり、低電圧トランジスタ形成領域IIILに形成されるものは１．２Vの低電圧トランジスタとなる。
そして、中電圧トランジスタ形成領域IIIMには、ゲート電極への印加電圧が共に３．３Vのn型MOSトランジスタTRnとp型MOSトランジスタTRpとが図示のように形成される。
一方、セル領域IIでは、コントロールゲート７４ｄ、中間絶縁膜６９ｄ、フローティングゲート６７ｄ、トンネル絶縁膜５２ｂ、及び第２n型ソース／ドレイン領域９０ｂで構成されるフラッシュメモリセルFLが形成される。同図では、ワードライン(WL)として機能するコントロールゲート７４ｄが一つしか示されていないが、実際にコントロールゲート７４ｄが間隔をおいて複数形成される。
図７６は、上記したフラッシュメモリセルの第２n型ソース／ドレイン領域９０ｂを形成した後における、図８３のR5−R5線に沿う断面図である。これに示されるように、第１ゲート電極６７ａのゲート部６７ｂの横にも第１、第２絶縁性サイドウォール７９、８１が形成され、第２絶縁性サイドウォール８１のエッチバック時に第１絶縁膜５２がエッチングされてゲート部６７ｂの下に第１ゲート絶縁膜５２ａとして残る。
更に、第２n型ソース／ドレイン領域９０ｂ用のイオン注入において、ゲート部６７ｂの側方のシリコン基板５０には第１n型ソース／ドレイン領域９０ａが形成される。その結果、第１周辺回路領域Iには、その第１n型ソース／ドレイン領域９０ａ、第１ゲート絶縁膜５２ａ、及びゲート部６７ｂにより構成される参照トランジスタTRrefが形成されることになる。
次に、図６０に示す断面構造を得るまでの工程について説明する。
まず、スパッタ法により厚さ８nmのコバルト膜と厚さ１０nmの窒化チタン（TiN）膜とをこの順に全面に形成する。次いで、基板温度を約５５０℃、処理時間を約０．５分とするRTA(Rapid Thermal Anneal)によりこれらの膜をアニールしてシリコンと反応させる。そして、APMとSPMとの混合溶液をエッチング液として用いて、素子分離絶縁膜５１等の上で未反応となっているコバルト膜と窒化チタン膜とをウエットエッチングして除去し、シリコン基板５０の表層にコバルトシリサイド層９２を残す。なお、上記したAPMとは純水、過酸化水素水、及びNH4OHの混合溶液を指し、SPMとは硫酸と過酸化水素水との混合溶液を指す。
コバルトシリサイド層９２は、第１開口６９ａから露出している第１ゲート電極６７ａの表面にも形成される。更に、第２〜１１ゲート電極７４ｅ〜７４ｎの上面にもコバルトシリサイド層９２が形成され、各ゲート電極７４ｅ〜７４ｎがサイリサイド構造になる。
その後に、コバルトシリサイド層９２にRTAによるアニールを再び施し、コバルトシリサイド層９２を低抵抗化する。そのRTAの条件は特に限定されないが、本実施形態では基板温度を８００℃とし、処理時間を０．５分とする。
なお、コバルトシリサイド層９２に代えて、別の高融点金属シリサイド層、例えばニッケルシリサイド層を形成してもよい。
図７１は、このようにコバルトシリサイド層９２を形成した後における図８６のU2−U2線に沿う断面図である。
次に、図６１に示す断面構造を得るまでの工程について説明する。
まず、CVD法により窒化シリコン膜を厚さ約７０nmに形成し、それをエッチングストッパ膜９３とする。次いで、そのエッチングストッパ膜９３の上にCVD法により第４絶縁膜９４として酸化シリコン膜を形成し、エッチングストッパ膜９３と第４絶縁膜９４とを第１層間絶縁膜９５とする。
続いて、CMP(Chemical Mechanical Polishing)法により第１層間絶縁膜９５の上面を研磨して平坦化する。平坦化の結果、第１層間絶縁膜９５の厚さはシリコン基板５０の平坦面上で約６００nmとなる。その後に、フォトリソグラフィにより第１層間絶縁膜９５をパターニングして、第１〜第１２ホール９５ａ〜９５ｌを形成する。そのフォトリソグラフィでは、エッチングストッパ膜９３をストッパに使用して第４絶縁膜９４を選択的にエッチングする第１のエッチングステップの後、エッチングガスを変えてコバルトシリサイド層９２をストッパにする第２のエッチングステップでエッチングストッパ膜９３が選択的にエッチングされる。
そして、上記のホールのうち、第１ホール９５ａは、第１ゲート電極６７ａのコンタクト領域CR上に位置しており、第１開口６９ａの内側に形成される。また、残りの第２〜第１２ホール９５ｂ〜９５ｌは、それぞれソース／ドレイン領域９０ｂ〜９０ｌの上に形成される。
更に、第１〜第１２ホール９５ａ〜９５ｌ内と第１層間絶縁膜９５上とに、スパッタ法によりTi膜とTiN膜とをこの順に形成し、それらをグルー膜とする。そして、六フッ化タングステンを反応ガスとして使用するCVD法により、そのグルー膜の上にW（タングステン）膜を形成して第１〜第１２ホール９５ａ〜９５ｌ内を完全に埋め込む。そして、第１層間絶縁膜９５の上面に形成された余分なW膜とグルー膜とをCMP法により除去し、それらを各ホール９５ａ〜９５ｌの中にのみ第１〜第１２導電性プラグ９６ａ〜９６ｌとして残す。
これらの導電性プラグのうち、第１導電性プラグ９６ａは、第１ゲート電極６７ａのコンタクト領域CRと電気的に接続される。
図８７は、この工程を終了後の平面図であり、先の図６１は、図８７のV1−V1線に沿う断面に相当する。また、図７２は、図８７のV2−V2線に沿う断面図である。
一方、図７７は、図８７のV3−V3線に沿う断面図である。これに示されるように、第１周辺回路領域Iでは、上記した第１〜第１２ホール９５ａ〜９５ｌと第１〜第１２導電性プラグ９６ａ〜９６ｌの形成プロセスにより、第１３ホール９５ｍと第１３導電性プラグ９６ｍとが形成され、その第１３導電性プラグ９６ｍが第１n型ソース／ドレイン領域９０ａと電気的に接続される。
次に、図６２に示す断面構造を得るまでの工程について説明する。
最初に、SiLK（ザ・ダウ・ケミカル・カンパニー製）等の塗布型の低誘電率絶縁膜９７を全面に形成した後、その上にカバー絶縁膜９８として酸化シリコン膜を形成し、低誘電率絶縁膜９７とカバー絶縁膜９８とを第２層間絶縁膜９９とする。
次いで、フォトリソグラフィによりその第２層間絶縁膜９９をパターニングして配線溝９９ａを形成する。
その後、スパッタ法により全面にCu膜をシード層として形成し、このシード層に給電を行うことによりシード層上に電解銅めっき膜を形成して、その銅めっき膜により各配線溝９９ａを完全に埋め込む。その後に、CMP法を用いてシード層と銅めっき膜とを研磨して第２層間絶縁膜９９の上面から除去すると共に、それらを各配線溝９９ａの中に銅配線１００として残す。
銅配線１００の機能は特に限定されないが、フラッシュメモリセルFLの二つの第２n型ソース／ドレインにそれぞれ電気的に接続される二つの銅配線１００は、例えばNAND型フラッシュメモリのビットライン（BL）とソースライン（SL）として機能する。
以上により、本実施形態に係る半導体装置の基本構造が完成した。
その半導体装置は、図７７で説明したような参照トランジスタTRrefを有しているが、この参照トランジスタTRrefの機能は特に限定されない。参照トランジスタTRrefは、例えば予備的事項で説明したような、フラッシュメモリセルFLのトンネル絶縁膜５２ｂ（図５９参照）の耐圧をモニターするのに使用してもよい。その場合は、図７７の第１３導電性プラグ９６ｍを介して二つの第１n型ソース／ドレイン領域９０ａに所定の電圧を印加し、この状態で第１導電性プラグ９６ａ（図６１参照）を介して第１ゲート電極６７ａの電位を高めていく。このように電圧を高めると、図７７の第１ゲート絶縁膜５２ａがブレイクダウンを起こしてゲート部６７ｃに電子が注入されて第１導電性プラグ６９ａに電流が流れるの。そして、その電流を検出することにより、第１ゲート絶縁膜５２ａと同じプロセスによって形成されたフラッシュメモリセルFLのトンネル絶縁膜５２ｂの耐圧をモニターすることができる。
上記した半導体装置の製造方法によれば、図５０の工程で第２レジストパターン７６を形成する際、第１レジスト部７６ａの平面形状を第１レジストパターン７０（図４７参照）の第１窓７０ａよりも大きくし、第２絶縁膜６９の第１開口６９ｄが第１レジスト部７６ａで覆われるようにした。
これによれば、図６７に示すように、シリコンの熱酸化により第３絶縁膜７１を形成する際に第１開口６９ｄに発生する第１酸化シリコン膜６９の厚肉部６９ｆが第１レジスト部７６ａで覆われる。そのため、図６７の工程において第１導電膜６７をパターニングして第１電極６７ａにする際、厚肉部６９ｆがエッチング領域から外れ、厚肉部６９ｆがエッチングマスクとなる場合にその下に生じる第１導電膜６７のエッチング残渣が残らない。従って、そのエッチング残渣に起因するデバイス不良やショート等を防止でき、信頼性の高いロジック混載不揮発性メモリを提供することが可能となる。
（３）第２実施形態
次に、本発明の第２実施形態について説明する。
図８８〜図９４は、本発明の第２実施形態に係る半導体装置の製造途中の断面図であり、図１００〜図１０２はその平面図である。これらの図において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
まず、第１実施形態で説明した図５５の工程を行うことにより、図８８に示すように、第２窓８０ａを備えた第３レジストパターン８０を各領域I〜IIIの上に形成する。
但し、第１実施形態では、第２絶縁膜６９の第１開口６９ａよりも大きく第２窓８０ａを形成したが、本実施形態では、第１開口６９ａに含まれる大きさに第２窓８０ａを形成する。
図１００は、この工程を終了後の平面図であり、先の図８８は、図１００のW1−W1線に沿う断面に相当する。
また、図９５は、図１００のW2−W2線に沿う断面図である。これに示されるように、第２絶縁膜６９を構成する第１熱酸化膜６９ａは、第１開口６９ｄの下において、第３熱酸化膜７１を熱酸化により形成する際に他の部分よりも余計に酸化されるので、第１実施形態で説明したような厚肉部６９ｆを有する。
次いで、図８９に示すように、Cl2とO2との混合ガスをエッチングガスとするRIEを採用して、第３レジストパターン８０をマスクにしながら第２導電体７４ａと第２導電膜７４とをエッチングする。これにより、第３レジストパターン８０の第２窓８０ａの下の第２導電体７４ａに第２開口７４ｂが形成されると共に、第２周辺回路領域IIIの第２導電膜７４がパターニングされて周辺トランジスタ用の第２〜第１１ゲート電極７４ｅ〜７４ｎとなる。
その後に、第３レジストパターン８０を除去する。
図１０１は、この工程を終了後の平面図であり、先の図８９は、図１０１のX1−X1線に沿う断面に相当する。
一方、図９６は、第３レジストパターン８０を除去する前における、図１０１のX2−X2線に沿う断面図である。
上記したように、本実施形態では、第３レジストパターン８０の第２窓８０ａを第１開口６９ｄよりも小さく形成し、第２窓８０ａが第１開口６９ｄに含まれるようにした。そのため、図９６に示したように、第２導電体７４ａをエッチングして第２開口７４ｂを形成する際、第１熱酸化膜６９ｅの厚肉部６９ｅが、第２窓８０ａの内側のエッチング領域から外れるので、厚肉部６９ｆの下の第１ゲート電極６７ａはエッチングされない。従って、厚肉部６９ｆがエッチング領域内にある場合とは異なり、厚肉部６９ｆの下に第１ゲート電極６７ａのエッチング残渣が発生せず、その残渣に起因するデバイス不良や歩留まりの低下を防止することができる。
続いて、図９０に示すように、第２〜１１ゲート電極７４ｅ〜７４ｎをマスクにしながらシリコン基板５０にAs又はP等のn型不純物をイオン注入することにより、図示のような第３〜第７n型ソース／ドレインエクステンション７８ｃ〜７８ｇを形成する。また、これと同様にBF2等のp型不純物をシリコン基板５０にイオン注入することにより、図示のような第１〜第５p型ソース／ドレインエクステンション７８ｈ〜７８ｌを形成する。なお、上記のイオン注入におけるn型不純物とp型不純物との打ち分けは、不図示のレジストパターンを用いて行われ、イオン注入が終了後にそのレジストパターンは除去される。
次いで、図９１に示す断面構造を得るまでの工程について説明する。
まず、CVD法により全面に酸化シリコン膜を約１００nmの厚さに形成した後、その酸化シリコン膜をエッチバックして、第１絶縁性サイドウォール７９と第２〜１１ゲート電極７４ｄ〜７４ｍの側面に第２絶縁性サイドウォール８１を形成する。その第２絶縁性サイドウォールは、第２導電体７４ａの第２開口７４ｂの側面にも形成される。
そして、そのエッチバックを更に進めることにより、第２開口７４ｂの下の酸化シリコンよりなる第３絶縁膜７１を除去して第３開口７１ｐを形成し、第１ゲート電極６７ａのコンタクト領域CRをその第３開口７１ｐに露出させる。
また、このエッチバックでは、第２絶縁性サイドウォール８１がマスクとなって第１絶縁膜５２がパターニングされ、その第１絶縁膜５２がフローティングゲート６７ｄの下にトンネル絶縁膜５２ｂとして残る。
更に、第２周辺回路領域IIIでは、第２〜１１ゲート電極７４ｅ〜７４ｎがマスクとなって第３絶縁膜７１がパターニングされ、これらの絶縁膜がゲート絶縁膜７１ｅ〜７１ｎとして残される。
図９７は、このように第２絶縁性サイドウォール８１を形成した後における、図１０１のX2−X2線に沿う断面図である。
次いで、図９２に示すように、第１実施形態の図５９の工程と同様の方法を採用して、第３〜第７n型ソース／ドレイン領域９０ｃ〜９０ｇと、第１〜第５p型ソース／ドレイン領域９０ｈ〜９０ｌとを形成し、n型MOSトランジスタTRn(Low Vth)、TRn(High Vth)と、p型MOSトランジスタTRp(Low Vth)、TRp(High Vth)とを形成する。
続いて、図９３に示すように、第１実施形態の図６０の工程と同じようにして、シリコン基板５０の表層にコバルトシリサイド層９２を形成する。そのコバルトシリサイド層９２は、第１周辺回路領域Iの第１導電体７４ａの上面や、第１ゲート電極６７ａのコンタクト領域CRにも形成される。更に、第２〜第１１ゲート電極７４ｅ〜７４ｎの表層にもコバルトシリサイド層９２が形成され、これらのゲート電極がサリサイド構造となる。なお、第１実施形態と同様に、コバルトシリサイド層９２に代えてニッケルシリサイド層を形成してもよい。
図９８は、このようにしてコバルトシリサイド層９２を形成した後における図１０１のX2−X2線に沿う断面図である。
本実施形態では、図９６で説明したように、第２窓８０ａを第１開口６９ｄ内に収めたので、たとえ第２導電体７４ａの外周の側面７４ｆがテーパー状に傾斜しても、その側面７４ａから十分な距離ｄを隔てて第２開口７４ｂを形成することができ、第２導電体７４ａの上面の面積を十分大きく確保することができる。そのため、コバルトシリサイド層９２が第２導電体７４ａの上面に広範に形成されるので、洗浄等のウエット処理においてコバルトシリサイド層９２が第２導電体７４ａから剥離し難くなる。その結果、剥離したコバルトシリサイド層９２に起因するデバイス不良を防止することが可能となり、製造工程の歩留まりを向上させ、ひいてはロジック混載不揮発性メモリの信頼性を高めることができる。
その後に、図９４に示すように、第１実施形態の図６１の工程と同様の方法を採用して、エッチングストッパ膜９３と第４絶縁膜９４とで構成される第１層間絶縁膜９５を形成した後、その第１層間絶縁膜９５に第２〜第１２ホール９５ｂ〜９５ｌを形成して、各ホールの中に第１〜第１２導電性プラグ９６ａ〜９６ｌを埋め込む。
図１０２は、この工程を終了後の平面図であり、先の図９４は、図１０２のY1−Y1線に沿う断面に相当する。
一方、図９９は、図１０２のY2−Y2線に沿う断面図である。
この後は、二層目の層間絶縁膜と銅配線との形成工程に移るが、それは第１実施形態と同じなので、本実施形態では省略する。
以上により、本実施形態に係る半導体装置の基本構造が完成した。その半導体装置では、第１実施形態と異なり、第１周辺回路領域Iの第１導電体６７ａ上に第２導電体７４ａが残存するが、その第２導電体７４ａは絶縁体に囲まれているため電気的にはフローティング状態となる。
以上説明した本実施形態によれば、図９６で説明したように、第３レジストパターン８０の第２窓８０ａを第１開口６９ｄに内包される大きさに形成したので、第２導電体７４ａをエッチングして第２開口７４ｂを形成する際に、第１熱酸化膜６９ａの厚肉部６９ｆがエッチング領域から外れ、第１ゲート電極６７ａのエッチング残渣が厚肉部６９ｆの下に残らない。
更に、第２窓８０ａが第１開口６９ｆに内包されるようにしたことで、図９８で説明したように、第２導電体７４ａの外周から第２開口７４ｂまでの距離ｄが十分に大きくなり、コバルトシリサイド層９２が第２導電体７４ａの上面に広範に形成されるので、洗浄等のウエット処理においてコバルトシリサイド層９２が第２導電体７４ａから剥離し難くなる。
これらにより、本実施形態では、第１ゲート電極６７ａのエッチング残渣や剥離したコバルトシリサイド層９２に起因するショート等のデバイス不良を防ぐことができ、デバイスの製造工程の歩留まりを向上させながら、ロジック混載不揮発性メモリの信頼性を高めることができる。
以下に、本発明の特徴を付記する。
（付記１） 半導体基板と、
前記半導体基板の第１領域に第１絶縁膜を介して形成された第１導電体と、
前記第１導電体上に形成され、該第１導電体のコンタクト領域の上に第１開口を備えた第２絶縁膜と、
前記第１絶縁膜と同じ材料よりなるトンネル絶縁膜、前記第１導電体と同じ材料よりなるフローティングゲート、前記第２絶縁膜と同じ材料よりなる中間絶縁膜、及びコントロールゲートを前記半導体基板の第２領域に順に形成してなるフラッシュメモリセルと、
前記第１導電体の前記コンタクト領域上にホールを備えた層間絶縁膜と、
前記ホール内に形成されて前記第１導電体の前記コンタクト領域と電気的に接続された導電性プラグと、
を有することを特徴とする半導体装置。
（付記２） 前記第２絶縁膜はONO膜であることを特徴とする付記１に記載の半導体装置。
（付記３） 前記第１導電体の側面に該第１導電体の上面よりも高く形成された第１絶縁性サイドウォールと、
前記第１絶縁性サイドウォールの横の前記第２絶縁膜上に形成され、曲面状の側面が前記第２絶縁膜の前記第１開口から後退した第２絶縁性サイドウォールとを有することを特徴とする付記１に記載の半導体装置。
（付記４） 前記第１開口内の前記第１導電体上に形成された第３絶縁膜と、
前記第１、第３絶縁膜の上に形成されると共に、前記コントロールゲートと同じ材料で構成され、前記コンタクト領域の上に第２開口を備えた第２導電体とを有し、
前記コンタクト領域の上の前記第３絶縁膜に第３開口が形成されたことを特徴とする付記１に記載の半導体装置。
（付記５） 前記第２導電体は電気的にフローティング状態であることを特徴とする付記４に記載の半導体装置。
（付記６） 前記第２導電体はポリシリコンで構成されることを特徴とする付記４に記載の半導体装置。
（付記７） 前記第１導電体は第１ゲート電極であり、該第１導電体の下の前記第１絶縁膜が第１ゲート絶縁膜として機能することを特徴とする付記１に記載の半導体装置。
（付記８） 前記半導体基板の前記第１領域に形成された素子分離絶縁膜を有し、
前記第１ゲート電極が、ゲート部と、前記素子分離絶縁膜上に延在するパッド部とを備え、
前記コンタクト領域が前記パッド部に位置することを特徴とする付記７に記載の半導体装置。
（付記９） 前記第１ゲート電極はポリシリコンで構成されることを特徴とする付記１に記載の半導体装置。
（付記１０） 前記半導体基板の第３領域に、第２ゲート絶縁膜を介して第２ゲート電極が形成されたことを特徴とする付記１に記載の半導体装置。
（付記１１） 半導体基板の第１、第２領域に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１導電膜を形成する工程と、
前記第１導電膜上に第２絶縁膜を形成する工程と、
前記第１領域における前記第１導電膜のコンタクト領域の上に第１窓を有する第１レジストパターンを前記第２絶縁膜の上に形成する工程と、
前記第１レジストパターンをマスクにして前記第２絶縁膜をエッチングすることにより、該第２絶縁膜を前記第２領域に残しながら、前記コンタクト領域が露出する第１開口を前記第１窓の下の前記第２絶縁膜に形成する工程と、
前記第１レジストパターンを除去する工程と、
前記第１開口から露出する前記第１導電膜上に第３絶縁膜を形成する工程と、
前記第２、第３絶縁膜の上に第２導電膜を形成する工程と、
前記第１開口を覆う大きさの第１レジスト部を前記第１領域に有し、且つ前記第２領域に第２レジスト部を有する第２レジストパターンを前記第２導電膜上に形成する工程と、
前記第２レジストパターンをマスクにして前記第１、第２導電膜と前記第２絶縁膜とをエッチングすることにより、前記第１レジスト部の下の前記第１、第２導電膜をそれぞれ第１、第２導電体にすると共に、前記第２レジスト部の下の前記第１、第２導電膜をそれぞれフローティングゲートとコントロールゲートにし、且つ前記第２絶縁膜を中間絶縁膜にする工程と、
前記第２レジストパターンを除去する工程と、
前記第１導電体の前記コンタクト領域を含む大きさの第２窓を前記第１領域上に有する第３レジストパターンを前記第１、第２領域に形成する工程と、
前記第３レジストパターンをマスクにして前記第２導電体をエッチングすることにより、前記第２窓の下の前記第２導電体を選択的に除去する工程と、
前記第３レジストパターンを除去する工程と、
前記第１導電体の前記コンタクト領域上の前記第３絶縁膜を除去し、該コンタクト領域を露出させる工程と、
前記第１導電体を覆う層間絶縁膜を形成する工程と、
前記第１導電体の前記コンタクト領域上の前記層間絶縁膜にホールを形成する工程と、
前記第１導電体の前記コンタクト領域と電気的に接続される導電性プラグを前記ホールの中に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１２） 前記第２絶縁膜としてONO膜を採用すると共に、
前記第３絶縁膜を形成する工程において、前記第１開口から露出する前記第１導電膜の表面を熱酸化して酸化膜を形成し、該酸化膜を前記第３絶縁膜とすることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３） 前記第１導電膜としてポリシリコン膜を採用することを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４） 前記第１、第２導電体を形成する工程において、該第１導電体を第１ゲート電極にすることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１５） 前記第１領域の前記半導体基板に素子分離絶縁膜を形成する工程とを有し、
前記第１、第２導電体を形成する工程において、ゲート部と、前記素子分離絶縁膜上に延在するパッド部とで前記第１ゲート電極を構成することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６） 前記第３レジストパターンを形成する工程において、前記パッド部を含む大きさに前記第２窓を形成して、
前記第２窓の下の前記第２導電体を選択的に除去する工程において、前記パッド部上の前記第２導電体の全てを除去することを特徴とする付記１５に記載の半導体装置の製造方法。
（付記１７） 前記第１絶縁膜を形成する工程において、前記半導体基板の第３領域にも前記第１絶縁膜を形成し、
前記第２絶縁膜を形成する工程において、前記第３領域の前記第１絶縁膜上にも該第２絶縁膜を形成し、
前記第２絶縁膜に前記第１開口を形成する工程において、前記第３領域における前記第１、第２絶縁膜を除去し、
前記第３絶縁膜を形成する工程において、前記第３領域における前記半導体基板上にも該第３絶縁膜を形成し、
前記第３レジストパターンを形成する工程において、前記第３領域の上に該第３レジストパターンの第３レジスト部を形成し、
前記第３レジストパターンをマスクにして前記第２導電体をエッチングする工程において、前記第３レジスト部の下の前記第２導電膜を第１ゲート電極にすることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１８） 前記第２絶縁膜としてONO膜を採用すると共に、
前記第３絶縁膜を形成する工程において、前記第１導電膜と、前記第３領域における前記半導体基板のそれぞれの表面を熱酸化して酸化膜を形成し、該酸化膜を前記第３絶縁膜とすることを特徴とする付記１７に記載の半導体装置の製造方法。
（付記１９） 前記第３レジストパターンを形成する工程において、前記第１開口に含まれる大きさに前記第２窓を形成して、
前記第２窓の下の前記第２導電体を選択的に除去する工程において、該第２窓の下の前記第２導電体に第２開口を形成することを特徴とする付記１１に記載の半導体装置。
（付記２０） 前記第２導電体の上面にシリサイド層を形成する工程を有することを特徴とする付記１９に記載の半導体装置の製造方法。
（付記２１） 前記シリサイド層を形成する工程において、前記第１ゲート電極の上面と、該第１ゲート電極の側方の前記半導体基板の表層にも前記シリサイド層を形成することを特徴とする付記２０に記載の半導体装置の製造方法。
（付記２２） 前記シリサイド層として、コバルトシリサイド層又はニッケルシリサイド層を形成することを特徴とする付記２０に記載の半導体装置の製造方法。
図１は、仮想的な半導体装置の製造途中の断面図（その１）である。 図２は、仮想的な半導体装置の製造途中の断面図（その２）である。 図３は、仮想的な半導体装置の製造途中の断面図（その３）である。 図４は、仮想的な半導体装置の製造途中の断面図（その４）である。 図５は、仮想的な半導体装置の製造途中の断面図（その５）である。 図６は、仮想的な半導体装置の製造途中の断面図（その６）である。 図７は、仮想的な半導体装置の製造途中の断面図（その７）である。 図８は、仮想的な半導体装置の製造途中の断面図（その８）である。 図９は、仮想的な半導体装置の製造途中の断面図（その９）である。 図１０は、仮想的な半導体装置の製造途中の断面図（その１０）である。 図１１は、仮想的な半導体装置の製造途中の断面図（その１１）である。 図１２は、仮想的な半導体装置の製造途中の断面図（その１２）である。 図１３は、仮想的な半導体装置の製造途中の断面図（その１３）である。 図１４は、仮想的な半導体装置の製造途中の断面図（その１４）である。 図１５は、仮想的な半導体装置の製造途中の断面図（その１５）である。 図１６は、仮想的な半導体装置の製造途中の断面図（その１６）である。 図１７は、仮想的な半導体装置の製造途中の断面図（その１７）である。 図１８は、仮想的な半導体装置の製造途中の断面図（その１８）である。 図１９は、仮想的な半導体装置の製造途中の断面図（その１９）である。 図２０は、仮想的な半導体装置の製造途中の断面図（その２０）である。 図２１は、仮想的な半導体装置の製造途中の断面図（その２１）である。 図２２は、図３３のC3−C3線、C4−C4線、及びC5−C5線に沿う断面図である。 図２３は、図３４のD3−D3線、D4−D4線、及びD5−D5線に沿う断面図である。 図２４は、熱酸化後の図２３と同じ断面を示す図である。 図２５は、図３５のE3−E3線、E4−E4線、及びE5−E5線に沿う断面図である。 図２６は、図３６のF3−F3線、F4−F4線、及びF5−F5線に沿う断面図である。 図２７は、図３６のF6−F6線に沿う断面図である。 図２８は、第２n型ソース／ドレインエクステンションを形成した後における、図３６のF6−F6線に沿う断面図である。 図２９は、第２、第３n型ソース／ドレイン領域を形成した後における、図３９のI3−I3線に沿う断面図である。 図３０は、図４０のJ3−J3線に沿う断面図である。 図３１は、仮想的な半導体装置の製造途中の平面図（その１）である。 図３２は、仮想的な半導体装置の製造途中の平面図（その２）である。 図３３は、仮想的な半導体装置の製造途中の平面図（その３）である。 図３４は、仮想的な半導体装置の製造途中の平面図（その４）である。 図３５は、仮想的な半導体装置の製造途中の平面図（その５）である。 図３６は、仮想的な半導体装置の製造途中の平面図（その６）である。 図３７は、仮想的な半導体装置の製造途中の平面図（その７）である。 図３８は、仮想的な半導体装置の製造途中の平面図（その８）である。 図３９は、仮想的な半導体装置の製造途中の平面図（その９）である。 図４０は、仮想的な半導体装置の製造途中の平面図（その１０）である。 図４１は、仮想的な半導体装置の製造途中の平面図（その１１）である。 図４２は、本発明の第１実施形態に係る半導体装置の断面図（その１）である。 図４３は、本発明の第１実施形態に係る半導体装置の断面図（その２）である。 図４４は、本発明の第１実施形態に係る半導体装置の断面図（その３）である。 図４５は、本発明の第１実施形態に係る半導体装置の断面図（その４）である。 図４６は、本発明の第１実施形態に係る半導体装置の断面図（その５）である。 図４７は、本発明の第１実施形態に係る半導体装置の断面図（その６）である。 図４８は、本発明の第１実施形態に係る半導体装置の断面図（その７）である。 図４９は、本発明の第１実施形態に係る半導体装置の断面図（その８）である。 図５０は、本発明の第１実施形態に係る半導体装置の断面図（その９）である。 図５１は、本発明の第１実施形態に係る半導体装置の断面図（その１０）である。 図５２は、本発明の第１実施形態に係る半導体装置の断面図（その１１）である。 図５３は、本発明の第１実施形態に係る半導体装置の断面図（その１２）である。 図５４は、本発明の第１実施形態に係る半導体装置の断面図（その１３）である。 図５５は、本発明の第１実施形態に係る半導体装置の断面図（その１４）である。 図５６は、本発明の第１実施形態に係る半導体装置の断面図（その１５）である。 図５７は、本発明の第１実施形態に係る半導体装置の断面図（その１６）である。 図５８は、本発明の第１実施形態に係る半導体装置の断面図（その１７）である。 図５９は、本発明の第１実施形態に係る半導体装置の断面図（その１８）である。 図６０は、本発明の第１実施形態に係る半導体装置の断面図（その１９）である。 図６１は、本発明の第１実施形態に係る半導体装置の断面図（その２０）である。 図６２は、本発明の第１実施形態に係る半導体装置の断面図（その２１）である。 図６３は、図８０のN2−N2線、N3−N3線、及びN4−N4線に沿う断面図である。 図６４は、図８１のP2−P2線、P3−P3線、及びP4−P4線に沿う断面図である。 図６５は、第３絶縁膜を形成した後における、図８１のP2−P2線、P3−P3線、及びP4−P4線に沿う断面図である。 図６６は、図８２のQ2−Q2線、Q3−Q3線、及びQ4−Q4線に沿う断面図である。 図６７は、図８３のR2−R2線、R3−R3線、及びR4−R4線に沿う断面図である。 図６８は、図８４のS2−S2線に沿う断面図である。 図６９は、第３レジストパターンを除去する前における図８５のT2−T2線に沿う断面図である。 図７０は、図８６のU2−U2線に沿う断面図である。 図７１は、コバルトシリサイド層を形成した後における図８６のU2−U2線に沿う断面図である。 図７２は、図８７のV2−V2線に沿う断面図である。 図７３は、第１絶縁膜を形成した後における、図７８のL2−L2線に沿う断面図である。 図７４は、図８３のR5−R5線に沿う断面図である。 図７５は、第２n型ソース／ドレインエクステンションを形成した後における、図８３のR5−R5線に沿う断面図である。 図７６は、フラッシュメモリセルの第２n型ソース／ドレイン領域を形成した後における、図８３のR5−R5線に沿う断面図である。 図７７は、図８７のV3−V3線に沿う断面図である。 図７８は、本発明の第１実施形態に係る半導体装置の平面図（その１）である。 図７９は、本発明の第１実施形態に係る半導体装置の平面図（その２）である。 図８０は、本発明の第１実施形態に係る半導体装置の平面図（その３）である。 図８１は、本発明の第１実施形態に係る半導体装置の平面図（その４）である。 図８２は、本発明の第１実施形態に係る半導体装置の平面図（その５）である。 図８３は、本発明の第１実施形態に係る半導体装置の平面図（その６）である。 図８４は、本発明の第１実施形態に係る半導体装置の平面図（その７）である。 図８５は、本発明の第１実施形態に係る半導体装置の平面図（その８）である。 図８６は、本発明の第１実施形態に係る半導体装置の平面図（その９）である。 図８７は、本発明の第１実施形態に係る半導体装置の平面図（その１０）である。 図８８は、本発明の第２実施形態に係る半導体装置に断面図（その１）である。 図８９は、本発明の第２実施形態に係る半導体装置に断面図（その２）である。 図９０は、本発明の第２実施形態に係る半導体装置に断面図（その３）である。 図９１は、本発明の第２実施形態に係る半導体装置に断面図（その４）である。 図９２は、本発明の第２実施形態に係る半導体装置に断面図（その５）である。 図９３は、本発明の第２実施形態に係る半導体装置に断面図（その６）である。 図９４は、本発明の第２実施形態に係る半導体装置に断面図（その７）である。 図９５は、図１００のW2−W2線に沿う断面図である。 図９６は、第３レジストパターンを除去する前における、図１０１のX2−X2線に沿う断面図である。 図９７は、第２絶縁性サイドウォールを形成した後における、図１０１のX2−X2線に沿う断面図である。 図９８は、コバルトシリサイド層を形成した後における図１０１のX2−X2線に沿う断面図である。 図９９は、図１０２のY2−Y2線に沿う断面図である。 図１００は、本発明の第２実施形態に係る半導体装置に平面図（その１）である。 図１０１は、本発明の第２実施形態に係る半導体装置に平面図（その２）である。 図１０２は、本発明の第２実施形態に係る半導体装置に平面図（その３）である。
符号の説明
１、５０…シリコン基板、１ａ、５０ａ…素子分離溝、２、５１…素子分離絶縁膜、３…nウエル、４…第２pウエル、５…第１pウエル、６…第１熱酸化膜、７…第１導電膜、７ａ…第１ゲート電極、７ｂ…フローティングゲート、７ｃ…ゲート部、７ｄ…パッド部、８…第１レジストパターン、８ａ…第１窓、９…第２絶縁膜、９ａ…第１酸化シリコン膜、９ｂ…窒化シリコン膜、９ｃ…第２酸化シリコン膜、９ｄ…第１開口、９ｅ…中間絶縁膜、９ｆ…厚肉部、１０…第２レジストパターン、１０ａ…第２窓、１２…第３絶縁膜、１２ａ…第２開口、１３…第２導電膜、１３ａ…導電体、１３ｂ…コントロールゲート、１３ｃ…第２ゲート電極、１３ｄ…残渣、１４…反射防止膜、１６…第３レジストパターン、１６ａ、１６ｂ…第１、第２レジスト部、１６ｃ…パッド部、１６ｄ…ゲート部、１７…第２熱酸化膜、１８ａ〜１８ｃ…第１〜第３n型ソース／ドレインエクステンション、２０…第１絶縁性サイドウォール、２１…第４レジストパターン、２１ａ…第３窓、２１ｂ…第３レジスト部、２２…第２絶縁性サイドウォール、２５ａ〜２５ｃ…第１〜第３n型ソース／ドレイン領域、２６…シリサイド層、２６ａ…不要部分、２７…第４絶縁膜、２７ａ〜２７ｃ…第１〜第３ホール、２８ａ〜２８ｃ…第１〜第３導電性プラグ、５２…第１絶縁膜、５３…第１nウエル、５４〜５６…第１〜第３pウエル、５７〜５９…第４〜第６pウエル、６０〜６５…第２〜第７nウエル、６７…第１導電膜、６７ａ…第１ゲート電極、６７ｄ…フローティングゲート、６８…第１導電膜用レジストパターン、６９…第２絶縁膜、６９ａ…第１酸化シリコン膜、６９ｂ…窒化シリコン膜、６９ｃ…第２酸化シリコン膜、６９ｄ…第１開口、６９ｅ…中間絶縁膜、７０…第１レジストパターン、７０ａ…第１窓、７１…第３絶縁膜、７４…第２導電膜、７４ｄ…コントロールゲート、７５…反射防止膜、７６…第２レジストパターン、７６ａ…第１レジスト部、７６ｄ…第２レジスト部、７７…熱酸化膜、７８ａ〜７８ｇ…第１〜第７n型ソース／ドレインエクステンション、７８ｈ〜７８ｌ…第１〜第５p型ソース／ドレインエクステンション、７９…第１絶縁性サイドウォール、８０…第３レジストパターン、８１…第２絶縁性サイドウォール、８２…第２p型不純物拡散領域、８３…第１n型不純物拡散領域、８４…第３p型不純物拡散領域、８５…第２n型不純物拡散領域、８６…第１p型不純物拡散領域、９０ａ〜９０ｇ…第１〜第７n型ソース／ドレイン領域、９０ｈ〜９０ｌ…第１〜第５p型ソース／ドレイン領域、９２…コバルトシリサイド層、９３…エッチングストッパ膜、９４…第４絶縁膜、９５…第１層間絶縁膜、９５ａ〜９５ｍ…第１〜第１３ホール、９６ａ〜９６ｍ…第１〜第１３導電性プラグ、９７…低誘電率絶縁膜、９８…カバー絶縁膜、９９…第２層間絶縁膜、９９ａ…配線溝、１００…銅配線。

Claims (2)

  1. 半導体基板と、
    前記半導体基板の第１領域に第１絶縁膜を介して形成された第１導電体と、
    前記第１導電体上に順に第１酸化シリコン膜、窒化シリコン膜及び第２酸化シリコン膜を積層したＯＮＯ膜よりなり、前記第１導電体のコンタクト領域の上に第１開口を備えた第２絶縁膜と、
    前記第１絶縁膜と同じ材料よりなるトンネル絶縁膜、前記第１導電体と同じ材料よりなるフローティングゲート、前記第２絶縁膜と同じ材料よりなる中間絶縁膜、及びコントロールゲートを前記半導体基板の第２領域に順に形成してなるフラッシュメモリセルと、
    前記第１導電体の側面に該第１導電体の上面よりも高く形成された第１絶縁性サイドウォールと、
    前記第１絶縁性サイドウォールの横の前記第２絶縁膜上に形成され、曲面状の側面が前記第２絶縁膜の前記第１開口から後退した第２絶縁性サイドウォールと、
    前記第１導電体の前記コンタクト領域上にホールを備えた層間絶縁膜と、
    前記ホール内に形成されて前記第１導電体の前記コンタクト領域と電気的に接続された導電性プラグと、
    を有することを特徴とする半導体装置。
  2. 半導体基板と、
    前記半導体基板の第１領域に第１絶縁膜を介して形成された第１導電体と、
    前記第１導電体上に順に第１酸化シリコン膜、窒化シリコン膜及び第２酸化シリコン膜を積層したＯＮＯ膜よりなり、前記第１導電体のコンタクト領域の上に第１開口を備えた第２絶縁膜と、
    前記第１絶縁膜と同じ材料よりなるトンネル絶縁膜、前記第１導電体と同じ材料よりなるフローティングゲート、前記第２絶縁膜と同じ材料よりなる中間絶縁膜、及びコントロールゲートを前記半導体基板の第２領域に順に形成してなるフラッシュメモリセルと、
    前記第１導電体の前記コンタクト領域上にホールを備えた層間絶縁膜と、
    前記ホール内に形成されて前記第１導電体の前記コンタクト領域と電気的に接続された導電性プラグと、
    前記第１開口内の前記第１導電体上に形成された第３絶縁膜と、
    前記第２、第３絶縁膜の上に形成されると共に、前記コントロールゲートと同じ材料で構成され、前記コンタクト領域の上に第２開口を備えた第２導電体とを有し、
    前記コンタクト領域の上の前記第３絶縁膜に第３開口が形成されたことを特徴とする半導体装置。
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