JP4789754B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に係り、特に、スタックゲート構造の不揮発性メモリと単層ゲート構造のトランジスタとを有する半導体装置及びその製造方法に関する。

不揮発性半導体メモリを混載したロジック半導体装置は、ＣＰＬＤ（Complex Programmable Logic Device）、ＦＰＧＡ（Field Programmable Gate Array）といった製品分野を形成し、そのプログラマブルという特徴により大きな市場を形成するに至っている。

不揮発性メモリを混載したロジック半導体装置では、フラッシュメモリセルのほか、フラッシュメモリ制御のための高電圧トランジスタや、高性能ロジック回路のための低電圧トランジスタが、同一半導体チップ上に集積される。ここで、フラッシュメモリセルは、高電圧トランジスタや低電圧トランジスタにおける単層構造のゲート電極とは異なり、フローティングゲートとコントロールゲートとが積層されてなるスタック構造のゲート電極を有する。このため、不揮発性メモリを混載したロジック半導体装置の製造プロセスには、周辺回路、特にロジックトランジスタの特性変動をもたらすことなく、スタックゲート構造の不揮発メモリトランジスタを作り込む特有のプロセスが必要である。

通常の混載プロセスでは、不揮発メモリトランジスタのフローティングゲートは第１層目の導電膜（第１導電膜）により形成され、不揮発メモリトランジスタのコントロールゲート及び周辺トランジスタのゲート電極は第２層目の導電膜（第２導電膜）により形成される。そして、不揮発メモリトランジスタの製造プロセスがロジックトランジスタの特性に影響するのを防止するために、不揮発メモリトランジスタを形成した後に、周辺トランジスタが形成される。ゲート電極の製造工程に着目すると、メモリセル領域の第２導電膜をパターニングしてコントロールゲートを形成した後、周辺回路領域の第２導電膜をパターニングして周辺トランジスタのゲート電極を形成する。
特開平１０−２０９３９０号公報

しかしながら、不揮発性メモリを混載したロジック半導体装置の製造プロセスについて本願発明者等が検討を行ったところ、第２導電膜をパターニングして周辺トランジスタのゲート電極を形成する際に、メモリセル領域内の第２導電膜がエッチングされる不具合が生じることが判明した。

本発明の目的は、スタック構造のゲート電極を有する不揮発メモリトランジスタと、単層構造のゲート電極を有する周辺トランジスタとを混載した半導体装置に好適な構造及びその製造方法を提供することにある。

本発明の一観点によれば、半導体基板上に、フローティングゲートとコントロールゲートとを有するスタック構造の第１のゲート電極を有する第１のトランジスタが形成された第１の領域と、前記第１の領域を囲むように配置され、単層構造の第２のゲート電極を有する第２のトランジスタが形成された第２の領域と、前記第１の領域と前記第２の領域との境界部分に配置された環状の第３の領域とを有する半導体装置の製造方法であって、前記半導体基板の前記第１の領域上、前記第２の領域上及び前記第３の領域上に、第１の導電膜を形成する工程と、前記第２の領域上の前記第１の導電膜を除去するとともに、外縁が前記第３の領域内に位置するように前記第１の領域上及び前記第３の領域上の前記第１の導電膜をパターニングし、前記第１の領域の縁部に沿った環状パターンを有する前記第１の導電膜を形成する工程と、前記半導体基板の前記第１の領域上に、前記第１の導電膜を覆う第１の絶縁膜を形成する工程と、前記半導体基板の前記第１の領域上、前記第２の領域上及び前記第３の領域上に、第２の導電膜を形成する工程と、前記第２の導電膜をパターニングし、前記第１の領域内に、前記第２の導電膜よりなる前記コントロールゲートを形成するとともに、前記第２の領域を覆い、内縁が前記外縁よりも内側の前記第３の領域内に位置するように前記第２の導電膜を残存させる工程と、前記第１の領域内の第１の絶縁膜及び前記第１の導電膜をパターニングし、前記第１の導電膜よりなる前記フローティングゲートを形成する工程と、前記第２の領域の前記第２の導電膜をパターニングし、前記第２の領域に、前記第２の導電膜よりなる前記第２のゲート電極を形成する工程とを有する半導体装置の製造方法が提供される。

本発明によれば、半導体基板上に、フローティングゲートとコントロールゲートとを有するスタック構造の第１のゲート電極を有する第１のトランジスタが形成された第１の領域と、前記第１の領域を囲むように配置され、単層構造の第２のゲート電極を有する第２のトランジスタが形成された第２の領域と、前記第１の領域と前記第２の領域との境界部分に配置された環状の第３の領域とを有する半導体装置の製造方法において、半導体基板の第１の領域上及び第２の領域上に、外縁が第３の領域内に位置する第１の導電膜を形成し、半導体基板の第１の領域上及び第２の領域上に、第１の導電膜を覆う第１の絶縁膜を形成し、半導体基板の第１の領域上、第２の領域上及び第３の領域上に、第２の導電膜を形成し、第２の導電膜をパターニングして、第１の領域内に、第２の導電膜よりなるコントロールゲートを形成するとともに、第２の領域を覆い、内縁が第３の領域に位置するように第２の導電膜を残存させ、第１の領域内の第１の絶縁膜及び第１の導電膜をパターニングし、第１の導電膜よりなるフローティングゲートを形成し、第２の領域の第２の導電膜をパターニングして、第２の領域に、第２の導電膜よりなる第２のゲート電極を形成するので、第１の絶縁膜をパターニングする過程において、第１の領域縁部の素子分離絶縁膜がエッチングされる領域を大幅に減少することができる。これにより、第２のゲート電極を形成する際のフォトレジスト膜が素子分離絶縁膜の溝内に多量に流れ込むことを防止することができる。また、第１の領域内におけるフォトレジスト膜の薄膜化を防止することができる。また、第２のゲート電極を形成する際にコントロールゲートがエッチングされることを防止することができる。

［参考例］
本発明の参考例による半導体装置の製造方法について図１乃至図９を用いて説明する。

図１乃至図７は本参考例による半導体装置の製造方法を示す工程図、図８はメモリセル領域周辺部におけるフォトレジスト膜の薄膜化を説明する図、図９はメモリセル領域内の窪み領域を示す平面図である。

図１乃至図７の各図において、（ａ）はメモリセル領域と周辺回路領域との間の境界領域近傍の製造過程における平面図であり、（ｂ）は（ａ）のＡ−Ａ′線断面における工程断面図であり、（ｃ）は（ａ）のＢ−Ｂ′線断面における工程断面図である。

本参考例では、加工工程を中心に説明し、イオン注入工程等の不純物導入工程等の説明は省略する。

まず、シリコン基板１０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域１４を画定する素子分離絶縁膜１２を形成する。ここでは、不揮発メモリトランジスタを形成するための素子領域１４ａをメモリセル領域に形成し、ロジックトランジスタを形成するための素子領域１４ｂを周辺回路領域に形成するものとする。

次いで、例えば熱酸化法によりシリコン基板１０を熱酸化し、素子領域１４ａ，１４ｂの表面に、シリコン酸化膜よりなるトンネルゲート絶縁膜２２を形成する（図１（ａ），（ｂ），（ｃ））。

次いで、トンネルゲート絶縁膜２２が形成されたシリコン基板１０上に、例えばＣＶＤ法により、例えば膜厚９０ｎｍのポリシリコン膜２４を堆積する。ポリシリコン膜２４は、フローティングゲートとなる導電膜である。

次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜２４をパターニングする。このパターニングは、ワード線の延在方向（図面横方向）に隣接するメモリセルのフローティングゲートを分離するための予備的な加工と、周辺回路領域のポリシリコン膜２４の除去のために行うものである。パターニングしたポリシリコン膜２４は、図２（ａ）に示すように、素子領域１４ａを覆うストライプ状のパターンであり、境界領域及び周辺回路領域には残存していない。

次いで、全面に、例えばＣＶＤ法によりシリコン酸化膜及びシリコン窒化膜を堆積後、熱酸化法によりシリコン酸化膜を成長し、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造のＯＮＯ膜２６を形成する（図２（ａ），（ｂ），（ｃ））。ＯＮＯ膜２６は、ボトム酸化膜の膜厚を例えば５ｎｍ、シリコン窒化膜の膜厚を例えば５ｎｍ、トップ酸化膜の膜厚を例えば５ｎｍとする。

次いで、フォトリソグラフィ及びドライエッチングにより、周辺回路領域のＯＮＯ膜２６を選択的に除去する（図３（ａ），（ｂ），（ｃ））。

次いで、フォトリソグラフィ及びウェットエッチングにより、周辺回路領域の素子領域１４ｂ上に形成されたトンネルゲート絶縁膜２２を選択的に除去する。

次いで、例えば熱酸化法によりシリコン基板１０を熱酸化し、周辺回路領域の素子領域１４ｂ上に、シリコン酸化膜よりなるゲート絶縁膜３２を形成する。

次いで、全面に、例えばＣＶＤ法により、ポリシリコン膜３４を堆積する（図４（ａ），（ｂ），（ｃ））。ポリシリコン膜３４は、不揮発メモリトランジスタのコントロールゲート及び周辺トランジスタのゲート電極となる導電膜である。

次いで、フォトリソグラフィ及びドライエッチングにより、メモリセル領域内のポリシリコン膜３４をパターニングし、不揮発メモリトランジスタのコントロールゲートを兼ねるワード線３６を形成する。この際、メモリセル領域内の素子領域１４ａの端部を覆う領域と周辺回路領域のポリシリコン膜３４は、残存しておく。なお、周辺回路領域を覆うポリシリコン膜３４の内縁部は、メモリセル領域と周辺回路領域との間の境界領域内に位置する（図５（ａ）参照）。

次いで、ポリシリコン膜３４のパターニングに用いたマスクを用いて、ドライエッチングにより、ＯＮＯ膜２６及びポリシリコン膜２４をパターニングする。これにより、ワード線３６下に、ポリシリコン膜２４よりなるフローティングゲート３８を形成する。

このＯＮＯ膜２６のエッチングの際、ポリシリコン膜２４の側壁部分に形成されたＯＮＯ膜を完全に除去するために、十分なオーバーエッチングを行う必要がある。このため、ポリシリコン膜２４が形成されていない領域４０（窪み領域４０）では、ＯＮＯ膜２６のエッチングの際に素子分離絶縁膜１２がエッチングされて窪み６２が形成される。上記条件の場合、素子分離絶縁膜１２に形成される窪み６２の深さは、７０〜９０ｎｍ程度になる。

次いで、全面に例えばＣＶＤ法によりシリコン窒化膜を堆積後、このシリコン窒化膜をエッチバックし、ワード線３６、フローティングゲート３８、ポリシリコン膜２４，３４の側壁部分に、シリコン窒化膜よりなる側壁絶縁膜４２を形成する（図５（ａ），（ｂ），（ｃ））。

次いで、フォトリソグラフィ及びドライエッチングにより、周辺回路領域のポリシリコン膜３４をパターニングし、周辺トランジスタのゲート電極４６を形成する。

次いで、全面に例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をエッチバックし、ワード線３６、フローティングゲート３８、ゲート電極４６、ポリシリコン膜２４，３４の側壁部分に、シリコン酸化膜よりなる側壁絶縁膜５０を形成する（図６（ａ），（ｂ），（ｃ））。

次いで、不揮発メモリトランジスタ及び周辺トランジスタが形成されたシリコン基板１０上に、例えばＣＶＤ法により、例えばシリコン窒化膜及びシリコン酸化膜を堆積し、これら絶縁膜の積層膜よりなる層間絶縁膜５６を形成する。

次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜５６をパターニングし、ソース／ドレイン領域５４に達するコンタクトホール５８、ワード線３６に達するコンタクトホール６０等を形成する（図７（ａ），（ｂ），（ｃ））。

この後、コンタクトホール７８に埋め込まれたコンタクトプラグ及び上層の多層配線層を形成し、半導体装置を完成する。

上記参考例について本願発明者等が検討を行ったところ、ワード線３６の端部がエッチングされてしまう問題が発見された。そして、この問題は、周辺トランジスタのゲート電極４６をパターニングする際（図６の工程）に、メモリセル領域周縁部のフォトレジスト膜が薄膜化していることに起因するものであることが判明した。

図８は、周辺トランジスタのゲート電極４６をパターニングする際に用いるフォトレジスト膜６４の塗布直後における形状を示したものである。図８に示すように、フォトレジスト膜６４の薄膜化は、素子分離絶縁膜１２に窪み６２が形成された領域を中心に生じていることが判る。つまり、フォトレジスト膜６４の薄膜化は、フォトレジスト膜６４が窪み６２内に流れ込むことにより生じているものと考えられる。

図１乃至図８では便宜上、窪み６２の領域を狭く描いているが、実際には１μｍを超えるような広い領域に形成されている。また、窪み６２の深さは、７０ｎｍを超えるような深いものである。また、図９に示すように、窪み６２が形成される窪み領域４０（図中、ハッチングの部分）は、メモリセル領域の周縁部に、ワード線３６の端部を囲むように形成される。このため、メモリセル領域の周縁部における窪み６２によるフォトレジスト膜６４の薄膜化は無視することができない。

窪み６２によるフォトレジスト膜６４の薄膜化は従来から生じていたものと考えられるが、フォトレジスト膜６４の膜厚自体が十分に厚かったため、上記問題は顕在化していなかった。しかしながら、周辺トランジスタの線幅が細くなりフォトレジスト膜厚が薄膜化する今後の世代では、フォトレジスト膜６４の薄膜化の影響はますます深刻化するものと予想される。

［実施形態］
本発明の一実施形態による半導体装置及びその製造方法について図１０乃至図２２を用いて説明する。

図１０は本実施形態による半導体装置の構造を示す平面図、図１１は本実施形態による半導体装置の構造を示す概略断面図、図１２は本実施形態による半導体装置におけるメモリセル領域内の窪み領域を示す平面図、図１３乃至図２１は本実施形態による半導体装置の製造方法を示す工程図、図２２はメモリセル領域周辺部におけるフォトレジスト膜の形状を示す図である。

はじめに、本実施形態による半導体装置の構造について図１０乃至図１２を用いて説明する。

本実施形態による半導体装置は、図１０に示すように、スタックゲート構造の不揮発メモリトランジスタ（第１のトランジスタ）がマトリクス状に形成されたメモリセル領域（第１の領域）と、論理回路を構成するロジックトランジスタや不揮発メモリトランジスタの駆動用の高耐圧トランジスタなどの種々の周辺トランジスタ（第２のトランジスタ）が形成された周辺回路領域（第２の領域）とを有している。メモリセル領域と周辺回路領域との間には、各領域の分離や加工上のマージン確保等のための境界領域（第３の領域）が設けられている。境界領域は、メモリセル領域を一周取り囲むように設けられている。

メモリセル領域には、シリコン基板１０内に形成されたＮ型ウェル１８と、Ｎ型ウェル１８内に形成されたＰ型ウェル２０とからなる二重ウェルが形成されている。Ｐ型ウェル２０内のシリコン基板１０表面には、素子分離絶縁膜１２により画定された活性領域１４ａが形成されている。

活性領域１４ａ上には、トンネルゲート絶縁膜２２、フローティングゲート３８、ＯＮＯ膜２６及びコントロールゲート（ワード線３６）が積層されている。コントロールゲート両側の活性領域１４ａ内には、ソース／ドレイン領域５４が形成されている。こうして、メモリセル領域内には、フローティングゲートとコントロールゲートとを有するスタック構造のゲート電極（第１のゲート電極）とソース／ドレイン領域５４とを有する不揮発メモリトランジスタが形成されている。不揮発メモリトランジスタのコントロールゲートは、図面横方向に並ぶ複数の不揮発メモリトランジスタのコントロールゲートを接続するワード線３６の一部である。

周辺回路領域のシリコン基板１０内には、Ｐ型ウェル３０が形成されている。Ｐ型ウェル３０内のシリコン基板１０表面には、素子分離絶縁膜１２により画定された活性領域１４ｂが形成されている。なお、本実施形態ではＰ型ウェル３０中に形成されたＮ型トランジスタのみを説明するが、実際には、Ｎ型ウェルや、その中に形成されたＰ型トランジスタ等も有している。複数種類のＰ型ウェルやＮ型ウェルが形成されることもある。

活性領域１４ｂ上には、ゲート絶縁膜３２を介してゲート電極４６（第２のゲート電極）が形成されている。ゲート電極４６の両側の活性領域１４ｂ内には、ソース／ドレイン領域５４が形成されている。こうして、周辺回路領域には、ゲート電極４６及びソース／ドレイン領域５４を有する周辺トランジスタが形成されている。

境界領域には、メモリセル領域を囲うように、フローティングゲートと同一導電層のポリシリコン膜２４と、ワード線３６及びゲート電極４６と同一導電層のポリシリコン膜３４とがＯＮＯ膜２６を介して積層されてなるゲート配線６６（積層体）が形成されている。なお、ゲート配線６６は、メモリセル領域の素子と周辺回路領域の素子を作り分けるための工程で付随的に形成されるものであり、半導体装置に必要な機能配線ではない。

不揮発メモリトランジスタ、周辺トランジスタ等が形成されたシリコン基板１０上には、層間絶縁膜５６が形成されている。層間絶縁膜５６には、ソース／ドレイン領域５４に達するコンタクトホール５８と、ワード線３６に達するコンタクトホール６０とが形成されている。

図１２は、素子分離絶縁膜１２に窪み６２が形成されている窪み領域４０を示したものである。図中、ハッチングを付した領域が、窪み領域４０である。図１２に示すように、本実施形態による半導体装置においても、上記参考例の場合と同様に、素子分離絶縁膜１２に窪み領域４０が形成されることを避けることはできない。しかしながら、本実施形態による半導体装置では、図９に示す上記参考例の場合と比較して、窪み領域４０の面積を大幅に減少することができる。また、窪み領域４０はメモリセル領域を取り囲むようには形成されていない。したがって、窪み６２によるメモリセル領域の周縁部におけるフォトレジスト膜の薄膜化を抑制することができる。

次に、本実施形態による半導体装置の製造方法について図１３乃至図２２を用いて説明する。なお、図１３乃至２２の各図において、（ａ）はメモリセル領域と周辺回路領域との間の境界領域近傍の製造過程における平面図であり、（ｂ）は（ａ）のＡ−Ａ′線断面における工程断面図であり、（ｃ）は（ａ）のＢ−Ｂ′線断面における工程断面図である。

まず、シリコン基板１０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域１４を画定する素子分離絶縁膜１２を形成する。ここでは、不揮発メモリトランジスタを形成するための素子領域１４ａをメモリセル領域に形成し、ロジックトランジスタを形成するための素子領域１４ｂを周辺回路領域に形成するものとする。

次いで、例えば熱酸化法によりシリコン基板１０を熱酸化し、素子領域１４ａ，１４ｂ上に犠牲酸化膜としてのシリコン酸化膜１６を形成する。

次いで、メモリセル領域に選択的にイオン注入を行い、Ｎ型ウェル１８及びＰ型ウェル２０形成する（図１３（ａ），（ｂ），（ｃ））。Ｐ型ウェル２０は、Ｎ型ウェル１８内に形成された二重ウェルである。なお、ここではＮ型ウェル１８及びＰ型ウェル２０として説明するが、実際には、これらウェルは、後工程の熱処理において注入した不純物が活性化されることにより形成される。

次いで、シリコン酸化膜１６を、弗酸水溶液により除去する。

次いで、例えば熱酸化法によりシリコン基板１０を熱酸化し、シリコン酸化膜１４を除去して露出した素子領域１４ａ，１４ｂの表面に、シリコン酸化膜よりなるトンネルゲート絶縁膜２２を形成する。

次いで、トンネルゲート絶縁膜２２が形成されたシリコン基板１０上に、例えばＣＶＤ法により、例えば膜厚９０ｎｍのポリシリコン膜２４（第１の導電膜）を堆積する。ポリシリコン膜２４は、フローティングゲートとなる導電膜である。

次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜２４をパターニングする（図１４（ａ），（ｂ），（ｃ））。このパターニングは、ワード線３６の延在方向（図面横方向）に隣接する不揮発メモリトランジスタのフローティングゲート３８を分離するための予備的な加工と、周辺回路領域のポリシリコン膜２４の除去のために行うものである。

この際、本実施形態による半導体装置の製造方法では、メモリセル領域と周辺回路領域との間の境界領域にポリシリコン膜２４の外縁が位置するように、ポリシリコン膜２４をパターニングする（図１４（ａ）参照）。上記参考例の場合との比較において説明すると、図２に示すポリシリコン膜２４のパターンに、メモリセル領域の縁部に沿って設けられ境界領域まで延在する環状パターンを付加したものと考えることができる。

次いで、全面に、例えばＣＶＤ法によりシリコン酸化膜及びシリコン窒化膜を堆積後、熱酸化法によりシリコン酸化膜を成長し、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造のＯＮＯ膜２６（第１の絶縁膜）を形成する（図１５（ａ），（ｂ），（ｃ））。ＯＮＯ膜２６は、ボトム酸化膜の膜厚を例えば５ｎｍ、シリコン窒化膜の膜厚を例えば５ｎｍ、トップ酸化膜の膜厚を例えば５ｎｍとする。

次いで、フォトリソグラフィ及びドライエッチングにより、周辺回路領域のＯＮＯ膜２６を選択的に除去する（図１６（ａ），（ｂ），（ｃ））。なお、ＯＮＯ膜２６の外縁は、メモリセル領域と周辺回路領域との間の境界領域内において、ポリシリコン膜２４の外縁よりも外側に位置する（図１６（ａ）参照）。

次いで、周辺回路領域に選択的にイオン注入を行い、Ｐ型ウェル３０を形成する。なお、ここではＰ型ウェル３０として説明するが、実際には、これらウェルは後工程の熱処理で不純物を活性化することにより形成される。

次いで、フォトリソグラフィ及びウェットエッチングにより、周辺回路領域の素子領域１４ｂ上に形成されたトンネルゲート絶縁膜２２を選択的に除去する。

次いで、例えば熱酸化法によりシリコン基板１０を熱酸化し、周辺回路領域の素子領域１４ｂ上に、シリコン酸化膜よりなるゲート絶縁膜３２を形成する。なお、シリコン酸化膜の代わりに、シリコン窒化酸化膜を形成してもよい。

次いで、全面に、例えばＣＶＤ法により、ポリシリコン膜３４（第２の導電膜）を堆積する（図１７（ａ），（ｂ），（ｃ））。ポリシリコン膜３４は、不揮発メモリトランジスタのコントロールゲート（ワード線３６）及び周辺トランジスタのゲート電極（ゲート電極４６）となる導電膜である。

次いで、フォトリソグラフィ及びドライエッチングにより、メモリセル領域内のポリシリコン膜３４をパターニングし、不揮発メモリトランジスタのコントロールゲートを兼ねるワード線３６を形成する（図１８（ａ），（ｂ），（ｃ））。

この際、メモリセル領域内の素子領域１４ａの端部を覆う領域と周辺回路領域のポリシリコン膜３４は、残存しておく。

また、ワード線３６の端部は、ポリシリコン膜２４の環状パターン上に延在させることが望ましい。これによりワード線３６の端部に近接して窪み６２が形成されることを防止することができる。

なお、周辺回路領域を覆うポリシリコン膜３４の内縁は、メモリセル領域と周辺回路領域との間の境界領域内において、ポリシリコン膜２４の外縁よりも内側に位置する（図１８（ａ）参照）。

次いで、ポリシリコン膜３４のパターニングに用いたマスクを用いて、ドライエッチングにより、ＯＮＯ膜２６及びポリシリコン膜２４をパターニングする。これにより、ワード線３６下に、ポリシリコン膜２４よりなるフローティングゲート３８を形成する。境界領域では、ポリシリコン膜２４とポリシリコン膜３４とからなる積層体に素子分離絶縁膜１２に達する開口部が形成され、メモリセル領域のポリシリコン膜２４と境界領域のポリシリコン膜２４とが分離される。

この際、ポリシリコン膜２４が形成されていない領域４０（窪み領域４０）では、ＯＮＯ膜２６のエッチングの際に素子分離絶縁膜１２がエッチングされて窪み６２が形成される。しかしながら、本実施形態による半導体装置の製造方法では、図１２に示すように、図９に示す参考例の場合と比較して窪み領域４０を大幅に狭くすることができ、窪み領域４０もメモリセル領域を取り囲むように形成されることはない。

次いで、周辺回路領域を覆うフォトレジスト膜（図示せず）、ワード線３６及びフローティングゲート３８をマスクとして、メモリセル領域に選択的にイオン注入を行い、ワード線３６の両側の素子領域１４ａ内に、不揮発メモリトランジスタのＬＤＤ領域又はエクステンション領域となる不純物拡散領域４０を形成する。

次いで、全面に例えばＣＶＤ法によりシリコン窒化膜を堆積後、このシリコン窒化膜をエッチバックし、ワード線３６、フローティングゲート３８、ポリシリコン膜２４，３４の側壁部分に、シリコン窒化膜よりなる側壁絶縁膜４２を形成する（図１９（ａ），（ｂ），（ｃ））。

次いで、フォトリソグラフィ及びドライエッチングにより、周辺回路領域のポリシリコン膜３４をパターニングし、周辺トランジスタのゲート電極４６を形成する。

この際、本実施形態による半導体装置の製造方法では素子分離絶縁膜１２の窪み領域４０を大幅に狭くでき（図１２参照）、フォトレジスト膜６４の窪み６２への流れ込みを抑制することができるため（図２２参照）、ワード線３６の端部におけるフォトレジスト膜６４の薄膜化を防止することができる。これにより、ワード線３６の端部がエッチングされることを防止することができる。

次いで、メモリセル領域を覆うフォトレジスト膜（図示せず）及びゲート電極４６をマスクとして、周辺回路領域に選択的にイオン注入を行い、ゲート電極４６の両側の素子領域１４ｂ内に、周辺トランジスタのＬＤＤ領域又はエクステンション領域となる不純物拡散領域４８を形成する。

次いで、全面に例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をエッチバックし、ワード線３６、フローティングゲート３８、ゲート電極４６、ポリシリコン膜２４，３４の側壁部分に、シリコン酸化膜よりなる側壁絶縁膜５０を形成する（図２０（ａ），（ｂ），（ｃ））。

次いで、ワード線３６、フローティングゲート３８、ゲート電極４６及び側壁絶縁膜４２，５０をマスクとしてイオン注入を行い、ワード線３６の両側の素子領域１４ａ内及びゲート電極４６の両側の素子領域１４ｂ内に不純物拡散領域５２をそれぞれ形成する。これにより、ワード線３６の両側の素子領域１４ａ内に、不純物拡散領域４４，５２よりなるソース／ドレイン領域５４を形成し、ゲート電極４６の両側の素子領域１４ｂ内に、不純物拡散領域４８，５２よりなるソース／ドレイン領域５４を形成する。

次いで、必要に応じて、サリサイドプロセスにより、各トランジスタのソース／ドレイン領域５４上及びゲート電極（ワード線３６、ゲート電極４６）上に、金属シリサイド膜（図示せず）を形成する。

次いで、不揮発メモリトランジスタ及び周辺トランジスタが形成されたシリコン基板１０上に、例えばＣＶＤ法により、例えばシリコン窒化膜及びシリコン酸化膜を堆積し、これら絶縁膜の積層膜よりなる層間絶縁膜５６を形成する。

次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜５６をパターニングし、ソース／ドレイン領域５４に達するコンタクトホール５８、ワード線３６に達するコンタクトホール６０等を形成する（図２１（ａ），（ｂ），（ｃ））。

この後、コンタクトホール５８，６０に埋め込まれたコンタクトプラグ及び上層の多層配線層を形成し、半導体装置を完成する。

このように、本実施形態によれば、フローティングゲートとなるポリシリコン膜をパターニングする際に、外縁がメモリセル領域と周辺回路領域との間の境界領域に位置するようにするので、メモリセル領域内のＯＮＯ膜とポリシリコン膜とをパターニングしてフローティングゲートを形成する際に、メモリセル領域の縁部の素子分離絶縁膜がエッチングされて溝が形成される領域を大幅に減少することができる。これにより、周辺トランジスタのゲート電極を形成する際に用いるフォトレジスト膜が素子分離絶縁膜の溝内に多量に流れ込むことを防止することができ、メモリセル領域内における薄膜化を防止することができる。そして、それによって、周辺トランジスタのゲート電極を形成する際にワード線の端部がエッチングされることを防止することができる。

［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。

例えば、上記実施形態では、不揮発メモリトランジスタを混載したロジック半導体装置を例にして説明したが、本発明は、スタック構造のゲート電極を有する不揮発メモリトランジスタと単層構造のゲート電極を有する周辺トランジスタとを有する半導体装置において広く適用することができる。

また、上記実施形態では、ワード線３６に接続するコンタクトホール６０を、フローティングゲート３８と同一導電層のポリシリコン膜３４が形成されていない領域上に開口したが、図２３に示すように、フローティングゲート３８と同一導電層のポリシリコン膜３４を、コンタクトホール６０の形成領域まで延在するようにしてもよい。

上記実施形態では、コンタクトホール５８，６０を同時に開口する観点から、コンタクトホール６０形成領域のポリシリコン膜２４を除去することによりコンタクトホール５８，６０の深さを近づけ、コンタクトホール５８，６０のエッチングが容易になるようにしている。

一方、図２３のようにコンタクトホール６０をポリシリコン膜２４上に延在するワード線３６上に形成する場合、コンタクトホール５８，６０の深さが大きく異なるため、コンタクトホール５８，６０のエッチングが困難になることも想定される。しかしながら、図１２と図２３を比較しても明らかなように、コンタクトホール６０をポリシリコン膜２４上に延在するワード線３６上に形成することにより、コンタクト部分の面積を縮小することができる。また、窪み領域４０を更に狭めることができ、フォトレジスト膜６４の薄膜化を更に抑制することができる。

コンタクトホール６０の形成場所については、コンタクトホール５８，６０のエッチング条件やフォトレジスト膜６４の薄膜化の度合い等に応じて適宜選択することが望ましい。

以上詳述した通り、本発明の特徴をまとめると以下の通りとなる。

（付記１） 半導体基板上に、フローティングゲートとコントロールゲートとを有するスタック構造の第１のゲート電極を有する第１のトランジスタが形成された第１の領域と、前記第１の領域を囲むように配置され、単層構造の第２のゲート電極を有する第２のトランジスタが形成された第２の領域と、前記第１の領域と前記第２の領域との境界部分に配置された環状の第３の領域とを有する半導体装置の製造方法であって、
前記半導体基板の前記第１の領域上、前記第２の領域上及び前記第３の領域上に、第１の導電膜を形成する工程と、
前記第２の領域上の前記第１の導電膜を除去するとともに、外縁が前記第３の領域内に位置するように前記第１の領域上及び前記第３の領域上の前記第１の導電膜をパターニングする工程と、
前記半導体基板の前記第１の領域上に、前記第１の導電膜を覆う第１の絶縁膜を形成する工程と、
前記半導体基板の前記第１の領域上、前記第２の領域上及び前記第３の領域上に、第２の導電膜を形成する工程と、
前記第２の導電膜をパターニングし、前記第１の領域内に、前記第２の導電膜よりなる前記コントロールゲートを形成するとともに、前記第２の領域を覆い、内縁が前記外縁よりも内側の前記第３の領域内に位置するように前記第２の導電膜を残存させる工程と、
前記第１の領域内の第１の絶縁膜及び前記第１の導電膜をパターニングし、前記第１の導電膜よりなる前記フローティングゲートを形成する工程と、
前記第２の領域の前記第２の導電膜をパターニングし、前記第２の領域に、前記第２の導電膜よりなる前記第２のゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。

（付記２） 付記１記載の半導体装置の製造方法において、
前記第２の領域上の前記第１の導電膜を除去するとともに、外縁が前記第３の領域内に位置するように前記第１の領域上及び前記第３の領域上の前記第１の導電膜をパターニングする工程では、前記第１の領域の縁部に沿った環状パターンを有する前記第１の導電膜を形成する
ことを特徴とする半導体装置の製造方法。

（付記３） 付記２記載の半導体装置の製造方法において、
前記コントロールゲートは、前記環状パターンが形成された領域上に達している
ことを特徴とする半導体装置の製造方法。

（付記４） 付記１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第１のトランジスタ上に、第２の絶縁膜を形成する工程と、前記第２の絶縁膜に前記コントロールゲートに達するコンタクトホールを形成する工程とを更に有し、
前記コンタクトホールを形成する工程では、前記コントロールゲート下に前記第１の導電膜が形成されていない領域に、前記コンタクトホールを形成する
ことを特徴とする半導体装置の製造方法。

（付記５） 付記１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第１のトランジスタ上に、第２の絶縁膜を形成する工程と、前記第２の絶縁膜に前記コントロールゲートに達するコンタクトホールを形成する工程とを更に有し、
前記コンタクトホールを形成する工程では、前記コントロールゲート下に前記第１の導電膜が延在している領域に、前記コンタクトホールを形成する
ことを特徴とする半導体装置の製造方法。

（付記６） 付記１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第１の導電膜を形成する工程の前に、前記第１の領域及び前記第２の領域内に素子領域を画定する素子分離絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。

（付記７） 半導体基板上に、第１の導電膜よりなるフローティングゲートと第２の導電膜よりなるコントロールゲートとを有するスタックゲート構造の第１のゲート電極を有する第１のトランジスタが形成された第１の領域と、前記第１の領域を囲むように配置され、前記第２の導電膜よりなる単層構造の第２のゲート電極を有する第２のトランジスタが形成された第２の領域と、前記第１の領域と前記第２の領域との境界部分に配置された環状の第３の領域とを有する半導体装置であって、
前記第３の領域に、前記第１の導電膜よりなるパターンが形成されている
ことを特徴とする半導体装置。

（付記８） 付記７記載の半導体装置において、
前記第３の領域に形成された前記パターンは、前記第１の領域を囲う環状のパターンを有する
ことを特徴とする半導体装置。

（付記９） 付記７又は８記載の半導体装置において、
前記第１のトランジスタ上に形成され、前記コントロールゲートに達するコンタクトホールが形成された絶縁膜を更に有し、
前記コンタクトホールよりも前記第３の領域側の前記コントロールゲート下に、前記第１の導電膜が形成された領域を有する
ことを特徴とする半導体装置。

（付記１０） 付記７又は８記載の半導体装置において、
前記第１のトランジスタ上に形成され、前記コントロールゲートに達するコンタクトホールが形成された絶縁膜を更に有し、
前記第１の導電膜は、前記コンタクトホールが形成された領域に延在している
ことを特徴とする半導体装置。

（付記１１） 半導体基板の第１の領域に形成され、第１の導電膜よりなるフローティングゲートと、第２の導電膜よりなるコントロールゲートとを有するスタックゲート構造の第１のトランジスタと、
前記半導体基板の第２の領域に形成された単層ゲート構造の第２のトランジスタと、
前記半導体基板の第３の領域に形成された素子分離絶縁膜と、
前記素子分離絶縁膜上に形成された前記第１の導電膜と前記第２の導電膜との積層体とを有し、
前記第３の領域は、前記第１の領域と前記第２の領域との間に位置し、
前記積層体に、前記第２の導電膜及び前記第１の導電膜を貫通して前記素子分離絶縁膜に達する開口部が形成されている
ことを特徴とする半導体装置。

（付記１２） 付記１１記載の半導体装置において、
前記積層体は、前記第１の領域を囲う環状のパターンを有する
ことを特徴とする半導体装置。

（付記１３） 付記１１又は１２記載の半導体装置において、
前記第２のトランジスタは、前記第２の導電膜よりなるゲート電極を有する
ことを特徴とする半導体装置。

本発明の参考例による半導体装置の製造方法を示す工程図（その１）である。 本発明の参考例による半導体装置の製造方法を示す工程図（その２）である。 本発明の参考例による半導体装置の製造方法を示す工程図（その３）である。 本発明の参考例による半導体装置の製造方法を示す工程図（その４）である。 本発明の参考例による半導体装置の製造方法を示す工程図（その５）である。 本発明の参考例による半導体装置の製造方法を示す工程図（その６）である。 本発明の参考例による半導体装置の製造方法を示す工程図（その７）である。 本発明の参考例による半導体装置の製造方法におけるメモリセル領域周辺部でのフォトレジスト膜の薄膜化を説明する図である。 本発明の参考例による半導体装置におけるメモリセル領域内の窪み領域を示す平面図である。 本発明の一実施形態による半導体装置の構造を示す平面図である。 本発明の一実施形態による半導体装置の構造を示す概略断面図である。 本発明の一実施形態による半導体装置におけるメモリセル領域内の窪み領域を示す平面図である。 本発明の一実施形態による半導体装置の製造方法を示す工程図（その１）である。 本発明の一実施形態による半導体装置の製造方法を示す工程図（その２）である。 本発明の一実施形態による半導体装置の製造方法を示す工程図（その３）である。 本発明の一実施形態による半導体装置の製造方法を示す工程図（その４）である。 本発明の一実施形態による半導体装置の製造方法を示す工程図（その５）である。 本発明の一実施形態による半導体装置の製造方法を示す工程図（その６）である。 本発明の一実施形態による半導体装置の製造方法を示す工程図（その７）である。 本発明の一実施形態による半導体装置の製造方法を示す工程図（その８）である。 本発明の一実施形態による半導体装置の製造方法を示す工程図（その９）である。 本発明の一実施形態による半導体装置の製造方法を示す工程図（その１０）である。 本発明の一実施形態による半導体装置の製造方法におけるメモリセル領域周辺部でのフォトレジスト膜の形状を示す図である。

符号の説明

１０…シリコン基板
１２…素子分離絶縁膜
１４，１４ａ，１４ｂ…素子領域
１６…シリコン酸化膜
１８…Ｎ型ウェル
２０，３０…Ｐ型ウェル
２２…トンネルゲート絶縁膜
２４，３４…ポリシリコン膜
２６…ＯＮＯ膜
３２…ゲート絶縁膜
３６…ワード線
３８…フローティングゲート
４０…窪み領域
４２，５０…側壁絶縁膜
４４，４８，５２…不純物拡散領域
４６…ゲート電極
５４…ソース／ドレイン領域
５６…層間絶縁膜
５８，６０…コンタクトホール
６２…窪み
６４…フォトレジスト膜
６６…ゲート配線

Claims (3)

1. 半導体基板上に、フローティングゲートとコントロールゲートとを有するスタック構造の第１のゲート電極を有する第１のトランジスタが形成された第１の領域と、前記第１の領域を囲むように配置され、単層構造の第２のゲート電極を有する第２のトランジスタが形成された第２の領域と、前記第１の領域と前記第２の領域との境界部分に配置された環状の第３の領域とを有する半導体装置の製造方法であって、
   前記半導体基板の前記第１の領域上、前記第２の領域上及び前記第３の領域上に、第１の導電膜を形成する工程と、
   前記第２の領域上の前記第１の導電膜を除去するとともに、外縁が前記第３の領域内に位置するように前記第１の領域上及び前記第３の領域上の前記第１の導電膜をパターニングし、前記第１の領域の縁部に沿った環状パターンを有する前記第１の導電膜を形成する工程と、
   前記半導体基板の前記第１の領域上に、前記第１の導電膜を覆う第１の絶縁膜を形成する工程と、
   前記半導体基板の前記第１の領域上、前記第２の領域上及び前記第３の領域上に、第２の導電膜を形成する工程と、
   前記第２の導電膜をパターニングし、前記第１の領域内に、前記第２の導電膜よりなる前記コントロールゲートを形成するとともに、前記第２の領域を覆い、内縁が前記外縁よりも内側の前記第３の領域内に位置するように前記第２の導電膜を残存させる工程と、
   前記第１の領域内の第１の絶縁膜及び前記第１の導電膜をパターニングし、前記第１の導電膜よりなる前記フローティングゲートを形成する工程と、
   前記第２の領域の前記第２の導電膜をパターニングし、前記第２の領域に、前記第２の導電膜よりなる前記第２のゲート電極を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記コントロールゲートは、前記環状パターンが形成された領域上に達している
   ことを特徴とする半導体装置の製造方法。
3. 請求項１又は２記載の半導体装置の製造方法において、
   前記第１の導電膜を形成する工程の前に、前記第１の領域及び前記第２の領域内に素子領域を画定する素子分離絶縁膜を形成する工程を更に有する
   ことを特徴とする半導体装置の製造方法。

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