CN101136375A - 半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 85
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 239000002356 single layer Substances 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 36
- 238000007667 floating Methods 0.000 claims description 31
- 238000002955 isolation Methods 0.000 claims description 26
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 239000010410 layer Substances 0.000 claims description 11
- 238000010276 construction Methods 0.000 claims description 8
- 238000000059 patterning Methods 0.000 abstract description 21
- 238000000151 deposition Methods 0.000 abstract 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 53
- 229920005591 polysilicon Polymers 0.000 description 53
- 230000002093 peripheral effect Effects 0.000 description 38
- 229920002120 photoresistant polymer Polymers 0.000 description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 23
- 229910052814 silicon oxide Inorganic materials 0.000 description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 19
- 229910052710 silicon Inorganic materials 0.000 description 19
- 239000010703 silicon Substances 0.000 description 19
- 230000000994 depressogenic effect Effects 0.000 description 18
- 230000003647 oxidation Effects 0.000 description 16
- 238000007254 oxidation reaction Methods 0.000 description 16
- 238000005530 etching Methods 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 238000001259 photo etching Methods 0.000 description 12
- 238000001312 dry etching Methods 0.000 description 11
- 239000012535 impurity Substances 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 230000002950 deficient Effects 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- MEYZYGMYMLNUHJ-UHFFFAOYSA-N tunicamycin Natural products CC(C)CCCCCCCCCC=CC(=O)NC1C(O)C(O)C(CC(O)C2OC(C(O)C2O)N3C=CC(=O)NC3=O)OC1OC4OC(CO)C(O)C(O)C4NC(=O)C MEYZYGMYMLNUHJ-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 239000012190 activator Substances 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 235000019994 cava Nutrition 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000006386 neutralization reaction Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
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- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
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Abstract
本发明提供一种半导体器件及其制造方法。该半导体器件包括：第一区，其中形成包括叠层结构栅极的晶体管；第二区，其中形成包括单层结构栅极的晶体管；以及第三区，位于第一区与第二区之间的边界部分中。该方法包括：沉积第一导电膜，图案化第一区和第三区中的第一导电膜以使得其外部边缘位于第三区中，沉积第二导电膜，图案化第二导电膜以在第一区中形成控制栅同时保留第二导电膜，以使得第二导电膜覆盖第二区并使得其内部边缘位于第一导电膜的外部边缘的内侧，以及图案化第二区中的第二导电膜以形成栅极。
Description
技术领域
本发明涉及一种半导体器件及其制造方法，更具体地说，涉及一种包括叠层栅极结构的非易失性存储器和单层栅极结构的晶体管的半导体器件及其制造方法。
背景技术
与非易失性半导体存储器结合的逻辑半导体器件形成了多个产品领域，例如复杂可编程逻辑器件(CPLD，Complex Programmable Logic Device)以及现场可编程门阵列(FPGA，Field Programmable Gate Array)，并且因为其具有可编程特性，所以迄今已因其可编程特性形成了庞大的市场。
除了具有闪存单元之外，与非易失性存储器结合的逻辑半导体器件还具有集成在同一半导体芯片上的高性能逻辑电路的高电压晶体管和低电压晶体管，其中高电压晶体管用以控制闪存。闪存单元具有叠层结构的栅极，其中浮栅和控制栅彼此叠置，这不同于高电压晶体管和低电压晶体管的单层结构。因此，制造与非易失性存储器结合的逻辑半导体器件的工艺需要专用于形成叠层栅极结构的非易失性存储器晶体管，而不改变外围电路尤其是逻辑晶体管特性的工艺。
在通常的结合工艺中，非易失性存储器晶体管的浮栅由第一级导电膜(第一导电膜)形成，而非易失性存储器晶体管的控制栅和外围晶体管的栅极由第二级导电膜(第二导电膜)形成。然后，在非易失性存储器晶体管形成之后，形成外围晶体管，从而防止制造非易失性存储器晶体管的工艺影响逻辑晶体管的特性。按照形成栅极的工艺，在将存储单元区中的第二导电膜图案化以形成控制之后，再将外围电路区中的第二导电膜图案化以形成外围晶体管的栅极。
例如，在参考文献1(日本公开未审查专利申请No.Hei 10-209390)中描述了相关技术。
然而，本申请的发明人研究了与非易失性存储器结合的逻辑半导体器件的制造工艺，发现这种工艺导致以下缺陷：在将第二导电膜图案化以形成外围晶体管的栅极时，存储单元区中的第二导电膜受到蚀刻。
发明内容
本发明的目的是提供一种适用于与非易失性存储器晶体管结合的半导体器件的结构，其中非易失性存储器晶体管具有叠层结构的栅极而外围晶体管具有单层结构的栅极，并提供该半导体器件的制造方法。
根据本发明的一个方案，提供了一种半导体器件的制造方法，该半导体器件包括半导体衬底上的第一区、第二区以及环形第三区，所述第一区中形成第一晶体管，所述第一晶体管包括具有浮栅和控制栅的叠层结构的第一栅极，所述第二区中形成第二晶体管，所述第二晶体管包括单层结构的第二栅极，所述环形第三区位于所述第一区与所述第二区之间的边界部分，所述方法包括以下步骤：在所述半导体衬底的第一区、第二区以及第三区上方形成第一导电膜；除去所述第二区中的第一导电膜，同时将所述第一区和所述第三区中的第一导电膜图案化，使得所述第一导电膜的外部边缘位于所述第三区中；在所述半导体衬底的第一区中，形成覆盖所述第一导电膜的第一绝缘膜；在所述半导体衬底的第一区、第二区以及第三区上方形成第二导电膜；将所述第二导电膜图案化，以在所述第一区中形成所述第二导电膜构成的控制栅，同时保留所述第二导电膜，使得所述第二导电膜覆盖所述第二区并且位于所述第三区中，所述第二导电膜的内部边缘位于所述外部边缘的内侧；将所述第一区中的第一绝缘膜和第一导电膜图案化，以形成所述第一导电膜构成的浮栅；以及将所述第二区中的第二导电膜图案化，以在所述第二区中形成所述第二导电膜构成的第二栅极。
根据本发明的另一方案，提供了一种半导体器件，在半导体衬底上包括：第一区，其中形成第一晶体管，所述第一晶体管包括叠层栅极结构的第一栅极，所述第一栅极具有第一导电膜构成的浮栅和第二导电膜构成的控制栅；第二区，围绕所述第一区设置，在所述第二区中形成第二晶体管，所述第二晶体管包括所述第二导电膜构成的单层结构的第二栅极；以及环形第三区，位于所述第一区与所述第二区之间的边界部分中，所述第三区中形成有所述第一导电膜的图案。
根据本发明的再一方案，提供了一种半导体器件，包括：叠层栅极结构的第一晶体管，包括第一导电膜构成的浮栅和第二导电膜构成的控制栅，并形成于半导体衬底的第一区中；单层栅极结构的第二晶体管，形成于所述半导体衬底的第二区中；器件隔离绝缘膜，形成于所述半导体衬底的第三区中；以及所述第一导电膜和所述第二导电膜构成的叠层体，形成于所述器件隔离绝缘膜上，所述第三区位于所述第一区与所述第二区之间，并且形成于所述叠层体中的开口，穿过所述第二导电膜和所述第一导电膜，向下达到所述器件隔离绝缘膜。
根据本发明，在制造半导体器件的方法中，该半导体器件包括半导体衬底上的第一区、第二区以及环形第三区，所述第一区中形成第一晶体管，所述第一晶体管包括具有浮栅和控制栅的叠层结构的第一栅极，所述第二区中形成第二晶体管，所述第二晶体管包括单层结构的第二栅极，所述环形第三区位于所述第一区与所述第二区之间的边界部分，在所述半导体衬底的第一区、第二区以及第三区上方形成第一导电膜；除去第二区中的第一导电膜，同时将第一区和第三区中的第一导电膜图案化，使得第一导电膜的外部边缘位于第三区中；在所述半导体衬底的第一区中，形成覆盖第一导电膜的第一绝缘膜；在所述半导体衬底的第一区、第二区以及第三区上方形成第二导电膜；将第二导电膜图案化，以在第一区中形成第二导电膜构成的控制栅，同时保留第二导电膜，使得第二导电膜覆盖第二区并且位于第三区中，第二导电膜的内部边缘位于所述外部边缘的内侧；将第一区中的第一绝缘膜和第一导电膜图案化，以形成第一导电膜构成的浮栅；以及将第二区中的第二导电膜图案化，以第二区中形成第二导电膜构成的第二栅极，由此在将第一绝缘膜图案化的步骤中，处于第一区边缘处的器件隔离绝缘膜受到蚀刻的区域能够大幅减少。因此，防止了用于形成第二栅极的光致抗蚀剂膜大量流入器件隔离绝缘膜的沟槽。防止第一区中的光致抗蚀剂膜变薄。防止在形成第二栅极时控制栅受到蚀刻。
附图说明
图1A-图1C、图2A-图2C、图3A-图3C、图4A-图4C、图5A-图5C、图6A-图6C以及图7A-图7C是示出根据本发明参考实施例的半导体器件的制造方法的视图。
图8A和图8B是示出在根据本发明参考实施例的半导体器件的制造方法中、在存储单元区的外围部分内光致抗蚀剂膜变薄的视图。
图9是示出在根据本发明参考实施例的半导体器件的存储单元区中的凹陷区的俯视图。
图10是示出根据本发明一个实施例的半导体器件结构的俯视图。
图11是示出根据本发明一个实施例的半导体器件结构的概略剖视图。
图12是示出在根据本发明一个实施例的半导体器件的存储单元区中的凹陷区的俯视图。
图13A-图13C、图14A-图14C、图15A-图15C、图16A-图16C、图17A-图17C、图18A-图18C、图19A-图19C、图20A-图20C、图21A-图21C以及图22A-图22B是示出根据本发明一个实施例的半导体器件的制造方法的视图。
图23A和图23B是示出在根据本发明一个实施例的半导体器件的制造方法中、在存储单元区的外围部分中光致抗蚀剂膜的构造的视图。
具体实施方式
[参考实施例]
以下将参照图1A至图9说明根据本发明参考实施例的半导体器件的制造方法。
图1A至图7C是示出根据本参考实施例半导体器件的制造方法的视图。图8A和8B是示出在存储单元区的外围部分中光致抗蚀剂膜变薄的视图。图9是示出存储单元区中的凹陷区的俯视图。
在图1至图7中的每一幅图中，A是介于存储单元区与外围电路区之间的边界区附近的俯视图，B是在所述半导体器件的制造方法的一个步骤中沿A-A′线得到的剖视图，而C是在所述半导体器件的制造方法的一个步骤中沿B-B′线得到的剖视图。
在本参考实施例中，主要说明处理步骤，而略去杂质掺杂步骤等等。
首先，在硅衬底10中，例如通过ST1(浅沟槽隔离)法，形成用于定义器件区14的器件隔离绝缘膜12。此处，在存储单元区中形成要形成非易失性存储器晶体管的器件区14a，而在外围电路区中形成要形成逻辑晶体管的器件区14b。
接下来，例如通过热氧化法将硅衬底10热氧化，以在器件区14a、14b的表面上形成氧化硅膜构成的隧道栅极绝缘膜22(图1A、图1B及图1C)。
然后，在上面形成有隧道栅极绝缘膜22的硅衬底10上，例如通过CVD法，沉积例如90nm厚度的多晶硅膜24。多晶硅膜24是将成为浮栅的导电膜。
然后，通过光刻和干法蚀刻将多晶硅膜24图案化。这次图案化被用作预备处理，以在字线的延伸方向(图中水平方向)上隔离邻近的存储单元的浮栅并且除去外围电路区中的多晶硅膜24。如图2A所示，图案化后的多晶硅膜24是条形图案，覆盖器件区14a而不保留在边界区和外围电路区中。
接下来，例如通过CVD法，在整个表面上沉积氧化硅膜和氮化硅膜，随后通过热氧化来生长氧化硅膜以形成具有氧化硅膜/氮化硅膜/氧化硅膜结构的ONO膜26(图2A、图2B及图2C)。ONO膜26是由例如5nm厚的下氧化物膜、例如5nm厚的氮化硅膜以及例如5nm厚的上氧化物膜形成。
然后，通过光刻和干法蚀刻选择性地除去外围电路区中的ONO膜26(图3A、3B及图3C)。
接下来，通过光刻和湿法蚀刻选择性地除去形成于外围电路区中的器件区14b上的隧道栅极绝缘膜22。
然后，例如通过热氧化法对硅衬底10进行热氧化，以在外围电路区中的器件区14b上形成氧化硅膜构成的栅极绝缘膜32。
接下来，例如通过CVD法在整个表面上沉积多晶硅膜34(图4A、4B及图4C)。多晶硅膜34是将成为非易失性存储器晶体管的控制栅以及外围晶体管的栅极的导电膜。
然后，通过光刻和干法蚀刻将存储单元区中的多晶硅膜34图案化以形成用作非易失性存储器晶体管的控制栅的字线36。此时，处于存储单元区中的覆盖器件区14a边缘的区域中和处于外围电路区中的多晶硅膜34保留下来。覆盖外围电路区的多晶硅膜的内部边缘位于存储单元区与外围电路区之间的边界区中(参见图5A)。
接下来，通过利用用来将多晶硅膜34图案化的光致抗蚀剂膜作为掩模，来图案化ONO膜26和多晶硅膜24。由此，在字线36下方形成由多晶硅膜构成的浮栅38。
对ONO膜26的蚀刻必须是足以完全除去形成于多晶硅膜24侧壁上的ONO膜26的过蚀刻。因此，在未形成多晶硅膜24的区域40(即凹陷区40)中，在蚀刻ONO膜26时，器件隔离绝缘膜12受到蚀刻，并形成凹陷62。在上述条件下，形成于器件隔离绝缘膜12中的凹陷62的深度约为70-90nm。
接下来，例如通过CVD法在整个表面上沉积氮化硅膜，随后回蚀，以在字线36、浮栅38以及多晶硅膜24、34的侧壁上形成氮化硅膜构成的侧壁绝缘膜42(图5A、图5B及图5C)。
然后，通过光刻和干法蚀刻将外围电路区中的多晶硅膜34图案化，以形成外围晶体管的栅极46。
接下来，例如通过CVD法在整个表面上沉积氧化硅膜，随后回蚀，以在字线36、浮栅38、栅极46以及多晶硅膜24、34的侧壁上形成氧化硅膜构成的侧壁绝缘膜50(图6A、图6B及图6C)。
接下来，在形成有非易失性存储器晶体管和外围晶体管的硅衬底10上，例如通过CVD法，举例来说沉积氮化硅膜和氧化硅膜，以形成由这些绝缘膜的层膜构成的层间绝缘膜56。
然后，通过光刻和干法蚀刻将层间绝缘膜56图案化，以形成向下达到源极/漏极区的接触孔58、向下达到字线36的接触孔60等等(图7A、图7B及图7C)。
此后，形成埋入接触孔78的接触塞和多级互连层，并完成半导体器件。
本申请的发明人研究了上述参考实施例并发现字线36端部受到蚀刻的缺陷。发现这一缺陷是因在外围晶体管的栅极46的图案化步骤中，处于存储单元区外围边缘的光致抗蚀剂膜变薄而导致的(图6A至图6C)。
图8A和图8B是示出光致抗蚀剂膜64在刚施加后的的构造的视图，该光致抗蚀剂膜用于外围晶体管的栅极46的图案化处理中。如图8A和图8B所示，可见光致抗蚀剂膜64的变薄发生于器件隔离绝缘膜12内形成凹陷62的区域周围。也就是说，光致抗蚀剂膜64将流入凹陷62从而导致变薄。
在图1A至图8B中，示出凹陷62的区域狭窄，但实际上所述凹陷形成于超过1μm的较宽区域中。凹陷62的深度深至70nm以上。如图9所示，形成凹陷62的凹陷区40(图中以阴影线表示)形成于存储单元区的外围边缘中并围绕字线的端部。因此，光致抗蚀剂膜64因处于存储单元区的外围边缘中的凹陷62而变薄是不可忽视的。
光致抗蚀剂膜64因凹陷62而变薄被认为是常规发生的，但因为光致抗蚀剂膜64的厚度足够，这一缺陷尚未变得引人注目。然而，这种光致抗蚀剂膜64的变薄将会严重地影响到外围晶体管的线宽将变得更小且光致抗蚀剂膜将变得更薄的未来产品。
[实施例]
以下参照图10至图22B说明根据本发明一个实施例的半导体器件及其制造方法。
图10是示出根据本实施例的半导体器件结构的俯视图。图11A和图1 1B是示出根据本实施例的半导体器件结构的概略剖视图。图12是示出根据本实施例的半导体器件的存储单元区中的凹陷区的俯视图。图13A至图21C是示出根据本实施例的半导体器件的制造方法的剖视图。图22A和图22B是示出存储单元区的外围部分中的光致抗蚀剂膜构造的视图。
首先，参照图10至图12说明根据本实施例的半导体器件的结构。
如图10所示，根据本实施例的半导体器件包括：存储单元区(第一区)，其中以矩阵形成叠层栅极结构的非易失性存储器晶体管(第一晶体管)；以及外围电路区(第二区)，其中形成各种外围晶体管(第二晶体管)，例如形成逻辑电路的逻辑晶体管、用于驱动非易失性存储器晶体管的高电压晶体管，等等。在存储单元区与外围电路区之间设置边界区，以确保各个区域的隔离、确保处理裕量，等等。边界区被设置于完全围绕存储单元区。
在存储单元区中形成双阱，双阱包括形成于硅衬底10中的n阱18以及形成于n阱中的p阱20。在硅衬底10的处于p阱20中的表面上，形成由器件隔离绝缘膜12定义的有源区14a。
在每个有源区14a上，以后者位于前者之上的方式设置隧道栅极绝缘膜22、浮栅38、ONO膜26和控制栅(字线36)。在控制栅两侧的有源区14a中形成源极/漏极区54。因此，在存储单元区中，形成非易失性存储器晶体管，各非易失性存储器晶体管包括叠层结构的栅极(第一栅极)和源极/漏极区54，该叠层结构的栅极包括浮栅和控制栅。非易失性存储器晶体管的控制栅是字线36的组成部分，字线36将从图中看上去水平排列的多个非易失性存储器晶体管的控制栅互连。
P阱30a形成于位于外围电路区中的硅衬底10内。在硅衬底10的位于P阱30中的表面上，形成由器件隔离绝缘膜12定义的有源区14b。在本实施例中，说明只在p阱30中形成的n沟道晶体管，但实际上半导体器件包括n阱、形成于n阱中的p沟道晶体管，等等。通常形成多种类型的P阱和n阱。
在每个有源区14b上，形成栅极46(第二栅极)并且在有源区14b与栅极46之间设置有栅极绝缘膜32。在栅极46两侧的有源区14b中形成源极/漏极区54。因此，在外围电路区中，形成包括栅极和源极/漏极区54的外围晶体管。
在边界区中，围绕存储单元区形成栅极互连66，其中栅极互连66由形成浮栅的同一导电层的多晶硅膜24和形成栅极46的同一导电层的多晶硅膜34构成，多晶硅膜34设置在多晶硅膜24上且二者之间形成有ONO膜26(叠层体)。栅极互连66是在分别形成存储单元区中元件及外围电路区中元件的步骤中附带形成的，并且不是半导体器件所需的功能性互连。
在上面形成有非易失性存储器晶体管、外围晶体管等等的硅衬底10上方形成层间绝缘膜56。在层间绝缘膜56内，形成向下达到源极/漏极区54的接触孔58和向下达到字线36的接触孔60。
图12示出凹陷区，其中凹陷62形成于器件隔离绝缘膜12内。图中，以阴影线表示的部分为凹陷区40。如图12所示，在根据本实施例以及上述参考实施例的半导体器件中，不可避免在器件隔离绝缘膜12中形成凹陷区40。然而在根据本实施例的半导体器件中，与图9所示的上述参考实施例的凹陷区相比，凹陷区40的面积能够大幅减少。围绕存储单元区不形成凹陷区40。因此，能够抑制在存储单元区的外围边缘中光致抗蚀剂膜因凹陷62而变薄。
下面，将参照图13A至图22B说明根据本实施例的半导体器件的制造方法。在图13至图22中的每一幅图中，A是在所述制造方法的步骤中介于存储单元区与外围电路区之间的边界区附近的俯视图，B是在所述制造方法的步骤中沿A中A-A′线得到的剖视图，而C是在所述制造方法的步骤中沿A中B-B′线得到的剖视图。
首先，例如通过ST1(浅沟槽隔离)法，在硅衬底10中形成用于定义器件区14的器件隔离绝缘膜12。此处，在存储单元区中形成要形成非易失性存储器晶体管的器件区14a，并在外围电路区中形成要形成逻辑晶体管的器件区14b。
接下来，例如通过热氧化将硅衬底10热氧化，以在器件区14a、14b上形成氧化硅膜16作为牺牲氧化层。
然后，在存储单元区中选择性地进行离子注入，以形成n阱18和p阱20(图13A、图13B及图13C)。p阱20为形成于n阱18中的双阱。此处，n阱18和p阱20实际上是在后面步骤中通过热处理来激活被注入杂质而形成的。
接下来，用氢氟酸水溶液除去氧化硅膜16。
接下来，例如通过热氧化法将硅衬底20热氧化，以在器件区14a、14b的因除去氧化硅膜14而暴露的表面上形成氧化硅膜构成的隧道栅极绝缘膜22。
接下来，例如通过CVD法，在上面形成有隧道栅极绝缘膜22的硅衬底10上，沉积例如90nm厚的多晶硅膜24(第一导电膜)。多晶硅膜24是将成为浮栅的导电膜。
接下来，通过光刻和干法蚀刻，将多晶硅膜24图案化(图14A、图14B及图14C)。这次图案化被用作预备处理，以在字线36的延伸方向(图中水平方向)上隔离邻近的非易失性存储器晶体管的浮栅38并除去外围电路区中的多晶硅膜24。
此时，在根据本实施例的半导体器件的制造方法中，将多晶硅膜24图案化，以使得多晶硅膜24的外部边缘位于存储单元区与外围电路区之间的边界区中(参见图14A)。与上述参考实施例相比，此图案可认为是图2所示的多晶硅膜24的图案加上一环形图案，该环形图案沿存储单元区的边缘设置并延伸于边界区中。
然后，例如通过CVD法，在整个表面上沉积氧化硅膜和氮化硅膜，随后通过热氧化来生长氧化硅膜，以形成氧化硅膜/氮化硅膜/氧化硅膜构成的ONO膜26(第一绝缘膜)(图15A、图15B、图15C)。ONO膜26包括例如5nm厚的下氧化物膜、例如5nm厚的氮化硅膜以及例如5nm厚的上氧化物膜。
然后，通过光刻和干法蚀刻选择性地除去外围电路区中的ONO膜26(图16A、图16B及图16C)。ONO膜26的外部边缘被置于存储单元区与外围电路区之间的边界区中多晶硅膜24的外部边缘的外侧(参见图16A)。
然后，在外围电路区中选择性地进行离子注入以形成p阱30。此处，p阱30实际上是在后面步骤中通过热处理来激活杂质而形成的。
然后，通过光刻和湿法蚀刻，选择性地除去形成于外围电路区中的器件区14b内的隧道栅极绝缘膜22。
然后，例如通过热氧化法将硅衬底10热氧化，以在外围电路区中的器件区14b内形成氧化硅膜构成的栅极绝缘膜32。在氧化硅膜的位置，可形成氮氧化硅膜。
然后，例如通过CVD法，在整个表面上沉积多晶硅膜34(第二导电膜)(图17A、图17B及图17C)。多晶硅膜34是将成为非易失性存储器晶体管的控制栅(字线36)以及外围晶体管的栅极(栅极46)的导电膜。
接下来，通过光刻和干法蚀刻，将存储单元区中的多晶硅膜34图案化，以形成用作非易失性存储器晶体管的控制栅的字线36(图18A、图18B及图18C)。
此时，存储单元区中覆盖器件区14a的边缘及外围电路区中的多晶硅膜34保留下来。
优选地，将字线36的端部延伸于多晶硅膜24的环形图案上方。这样能够防止在字线36的端部附近形成凹陷62。
覆盖外围电路区的多晶硅膜34的内部边缘，位于在存储单元区与外围电路区之间的边界区中多晶硅膜24的外部边缘的内侧(参见图18A)。
然后，利用用来将多晶硅膜34图案化的光致抗蚀剂膜作为掩模，通过干法蚀刻来图案化ONO膜26和多晶硅膜24。因此，在字线36下方形成多晶硅膜24构成的浮栅38。在边界区中，在多晶硅膜24与多晶硅膜34的层结构中形成向下达到器件隔离绝缘膜12的开口，并且多晶硅膜24在存储单元区与边界区之间彼此隔离。
此时，在未形成多晶硅膜24的区域40中(凹陷区40)，在蚀刻ONO膜26时器件隔离绝缘膜12受到蚀刻，并形成凹陷62。然而，在根据本发明的半导体器件的制造方法中，如图12所示，与图9所示的上述参考实施例中的凹陷区40相比，凹陷区40狭窄得多，并且围绕存储单元区不形成凹陷区40。
然后，借助覆盖外围电路区、字线36以及浮栅38的光致抗蚀剂膜(图中未示)作为掩模，在存储单元区中选择性地进行离子注入，以在字线36两侧的器件区14a中形成将成为非易失性存储器晶体管的LDD区或延伸区的杂质扩散区40。
接下来，例如通过CVD法，在整个表面上沉积氮化硅膜，随后回蚀氮化硅膜，以在字线36、浮栅38以及多晶硅膜24、34的侧壁上形成氮化硅膜构成的侧壁绝缘膜42(图19A、图19B及图19C)。
接下来，通过光刻和干法蚀刻，将外围电路区中的多晶硅膜34图案化，以形成外围晶体管的栅极46。
此时，在根据本实施例的半导体器件的制造方法中，器件隔离绝缘膜12中的凹陷区40能够狭窄得多(参见图12)，因而能够防止光致抗蚀剂膜64流入凹陷62(参见图22A和图22B)，并能防止光致抗蚀剂膜64在字线36的端部处变薄。由此防止了字线36的端部受到蚀刻。
然后，借助覆盖存储单元区和栅极46的光致抗蚀剂膜(图中未示)作为掩模，在外围电路区中选择性地进行离子注入，以在栅极46两侧的器件区14b中形成将成为外围晶体管的LDD区或延伸区的杂质扩散区48。
接下来，例如通过CVD法，在整个表面上沉积氧化硅膜，随后回蚀氧化硅膜，以在字线36、浮栅38、栅极46以及多晶硅膜24、34的侧壁上形成氧化硅膜构成的侧壁绝缘膜50(图20A、图20B及图20C)。
然后，借助字线36、浮栅38、栅极46以及侧壁绝缘膜42、50作为掩模进行离子注入，以在字线36两侧的器件区14a以及栅极46两侧的器件区14b中形成杂质扩散区52。由此，在字线36两侧的器件区14a中形成杂质扩散区40、52构成的源极/漏极区54，而在栅极46两侧的器件区14b中形成杂质扩散区48、52构成的源极/漏极区54。
然后，在各个晶体管的源极/漏极区54和栅极(字线36、栅极46)上，按需要通过自对准硅化物(salicide)工艺形成金属硅化物膜(图中未示)。
接下来，在上面形成有非易失性存储器晶体管和外围晶体管的硅衬底10上方，例如通过CVD法，举例来说沉积氮化硅膜和氧化硅膜，以形成这些绝缘膜的层膜构成的层间绝缘膜56。
然后，通过光刻和干法蚀刻将层间绝缘膜56图案化，以形成向下达到源极/漏极区54的接触孔58、向下达到字线36的接触孔60，等等(图21A、图21B及图21C)。
然后，形成埋入接触孔58、60中的接触塞以及上部多级互连层，并完成半导体器件。
如上所述，根据本实施例，图案化将成为浮栅的多晶硅膜，使得其外部边缘位于存储单元区与外围电路区之间的边界区中，因而在将存储单元区中的ONO膜和多晶硅膜图案化以形成浮栅时，能大幅减少存储单元区边缘处的器件隔离绝缘膜受到蚀刻并形成凹陷的区域。从而，能够防止用来形成外围晶体管的栅极的光致抗蚀剂膜大量流入器件隔离绝缘膜中的凹陷，并且能够防止在存储单元区中光致抗蚀剂膜变薄。由此，能够防止字线的端部在形成外围晶体管的栅极时受到蚀刻。
[变型实施例]
本发明不限于上述实施例，并可涵盖各种其它变型方案。
例如，在上述实施例中，通过逻辑半导体器件与非易失性存储器晶体管的结合描述了根据本发明的半导体器件。然而本发明可广泛地应用于包括具有叠层结构栅极的非易失性存储器晶体管和具有单层结构栅极的外围晶体管的各种半导体器件。
在上述实施例中，用于连接到字线36的接触孔60是在不形成多晶硅膜34的区域中开设的，多晶硅膜34是形成浮栅38的同一个导电层。然而，如图23A和图23B所示，多晶硅膜34作为形成浮栅38的同一个导电层，可以在形成接触孔60的区域中延伸。
在上述实施例中，鉴于同时开设接触孔58、60，通过在将要形成接触孔的区域中除去多晶硅膜24而使得接触孔58、60在深度上接近，这有利于接触孔58、60的蚀刻。
另一方面，在形成接触孔60时，如图23A和图23B所示其向下达到延伸于多晶硅膜24上方的字线36，接触孔58、60在深度上差异较大，这使得接触孔58、60的蚀刻难以进行。然而，如与图12和图23A的比较中显而易见的，接触孔60被形成为向下达到延伸于多晶硅膜24上方的字线36，因而能够减少接触部分的面积。凹陷区40更加狭窄，因而能够进一步抑制光致抗蚀剂膜54变薄。
优选的是，依据蚀刻条件和光致抗蚀剂膜64的变薄程度来适当选择将形成接触孔60的位置。
Claims (13)
1.一种半导体器件的制造方法，该半导体器件包括半导体衬底上的第一区、第二区以及环形第三区，所述第一区中形成第一晶体管，所述第一晶体管包括具有浮栅和控制栅的叠层结构的第一栅极，所述第二区中形成第二晶体管，所述第二晶体管包括单层结构的第二栅极，所述环形第三区位于所述第一区与所述第二区之间的边界部分，所述方法包括以下步骤：
在所述半导体衬底的第一区、第二区以及第三区上方形成第一导电膜；
除去所述第二区中的第一导电膜，同时将所述第一区和所述第三区中的第一导电膜图案化，使得所述第一导电膜的外部边缘位于所述第三区中；
在所述半导体衬底的第一区中，形成覆盖所述第一导电膜的第一绝缘膜；
在所述半导体衬底的第一区、第二区以及第三区上方形成第二导电膜；
将所述第二导电膜图案化，以在所述第一区中形成所述第二导电膜构成的控制栅，同时保留所述第二导电膜，使得所述第二导电膜覆盖所述第二区并且位于所述第三区中，所述第二导电膜的内部边缘位于所述外部边缘的内侧；
将所述第一区中的第一绝缘膜和第一导电膜图案化，以形成所述第一导电膜构成的浮栅；以及
将所述第二区中的第二导电膜图案化，以在所述第二区中形成所述第二导电膜构成的第二栅极。
2.根据权利要求1所述的半导体器件的制造方法，其中：
在除去所述第二区中的第一导电膜，同时将所述第一区和所述第三区中的第一导电膜图案化的步骤中，形成具有沿所述第一区的边缘的环形图案的第一导电膜。
3.根据权利要求2所述的半导体器件的制造方法，其中：
所述控制栅延伸至形成所述环形图案的区域。
4.根据权利要求1所述的半导体器件的制造方法，还包括以下步骤：
在所述第一晶体管上方形成第二绝缘膜；以及
在所述第二绝缘膜中形成向下达到所述控制栅的接触孔；
其中，在形成所述接触孔的步骤中，将所述接触孔形成于在所述控制栅下方不形成所述第一导电膜的区域中。
5.根据权利要求1所述的半导体器件的制造方法，还包括以下步骤：
在所述第一晶体管上方形成第二绝缘膜；以及
在所述第二绝缘膜中形成向下达到所述控制栅的接触孔；
其中，在形成所述接触孔的步骤中，将该所述接触孔形成于在所述控制栅下方形成所述第一导电膜的区域中。
6.根据权利要求1所述的半导体器件的制造方法，在形成所述第一导电膜的步骤之前还包括以下步骤：
在所述第一区和所述第二区中形成用于定义器件区的器件隔离绝缘膜。
7.一种半导体器件，在半导体衬底上包括：第一区，其中形成第一晶体管，所述第一晶体管包括叠层栅极结构的第一栅极，所述第一栅极具有第一导电膜构成的浮栅和第二导电膜构成的控制栅；第二区，围绕所述第一区设置，在所述第二区中形成第二晶体管，所述第二晶体管包括所述第二导电膜构成的单层结构的第二栅极；以及环形第三区，位于所述第一区与所述第二区之间的边界部分中，
所述第三区中形成有所述第一导电膜的图案。
8.根据权利要求7所述的半导体器件，其中：
形成于所述第三区中的所述图案是围绕所述第一区的环形图案。
9.根据权利要求7所述的半导体器件，还包括：
绝缘膜，形成于所述第一晶体管上方，并具有向下达到所述控制栅的接触孔；以及
形成所述第一导电膜的区域，位于所述控制栅下方并比所述接触孔更接近所述第三区。
10.根据权利要求7所述的半导体器件，还包括：
绝缘膜，形成于所述第一晶体管上方，并具有向下达到所述控制栅的接触孔；
所述第一导电膜在形成所述接触孔的区域中延伸。
11.一种半导体器件，包括：
叠层栅极结构的第一晶体管，包括第一导电膜构成的浮栅和第二导电膜构成的控制栅，并形成于半导体衬底的第一区中；
单层栅极结构的第二晶体管，形成于所述半导体衬底的第二区中；
器件隔离绝缘膜，形成于所述半导体衬底的第三区中；以及
所述第一导电膜和所述第二导电膜构成的叠层体，形成于所述器件隔离绝缘膜上，
其中，所述第三区位于所述第一区与所述第二区之间，并且
形成于所述叠层体中的开口，穿过所述第二导电膜和所述第一导电膜，向下达到所述器件隔离绝缘膜。
12.根据权利要求11所述的半导体器件，其中：
所述叠层体具有围绕所述第一区的环形图案。
13.根据权利要求11所述的半导体器件，其中：
所述第二晶体管包括所述第二导电膜构成的栅极。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006235683 | 2006-08-31 | ||
| JP2006235683A JP4789754B2 (ja) | 2006-08-31 | 2006-08-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101136375A true CN101136375A (zh) | 2008-03-05 |
| CN100550353C CN100550353C (zh) | 2009-10-14 |
Family
ID=39150292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2007101039121A Expired - Fee Related CN100550353C (zh) | 2006-08-31 | 2007-05-15 | 半导体器件及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7820509B2 (zh) |
| JP (1) | JP4789754B2 (zh) |
| CN (1) | CN100550353C (zh) |
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| CN109309093B (zh) * | 2017-07-26 | 2020-12-08 | 台湾积体电路制造股份有限公司 | 减少存储器阵列边缘cmp凹陷效应的集成芯片及其形成方法 |
| US11217597B2 (en) | 2016-12-28 | 2022-01-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method of manufacturing the same |
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| KR102434436B1 (ko) | 2017-05-31 | 2022-08-19 | 삼성전자주식회사 | 집적회로 소자 및 그 제조 방법 |
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-
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- 2007-05-15 CN CNB2007101039121A patent/CN100550353C/zh not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP4789754B2 (ja) | 2011-10-12 |
| JP2008060340A (ja) | 2008-03-13 |
| US7820509B2 (en) | 2010-10-26 |
| US20080054362A1 (en) | 2008-03-06 |
| US8324678B2 (en) | 2012-12-04 |
| US20110037116A1 (en) | 2011-02-17 |
| CN100550353C (zh) | 2009-10-14 |
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| Date | Code | Title | Description |
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| C06 | Publication | ||
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: FUJITSU MICROELECTRONICS CO., LTD. Free format text: FORMER OWNER: FUJITSU LIMITED Effective date: 20081107 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20081107 Address after: Tokyo, Japan Applicant after: FUJITSU MICROELECTRONICS Ltd. Address before: Kawasaki, Kanagawa, Japan Applicant before: Fujitsu Ltd. |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: FUJITSU SEMICONDUCTOR CO., LTD. Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD. |
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| CP01 | Change in the name or title of a patent holder |
Address after: Japan's Kanagawa Prefecture Yokohama Patentee after: FUJITSU MICROELECTRONICS Ltd. Address before: Japan's Kanagawa Prefecture Yokohama Patentee before: Fujitsu Microelectronics Ltd. |
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| CP02 | Change in the address of a patent holder |
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|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20091014 Termination date: 20200515 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |