JPH10229178A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH10229178A JPH10229178A JP9029052A JP2905297A JPH10229178A JP H10229178 A JPH10229178 A JP H10229178A JP 9029052 A JP9029052 A JP 9029052A JP 2905297 A JP2905297 A JP 2905297A JP H10229178 A JPH10229178 A JP H10229178A
- Authority
- JP
- Japan
- Prior art keywords
- resist pattern
- memory cell
- forming
- peripheral circuit
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 フラシュメモリのソース線形成工程におい
て、レジストの後退やエッチングの際のレジストの膜減
りによりメモリセル部の端に形成されているドレインを
充分にマスクすることができないという問題点があっ
た。 【解決手段】 メモリセル部の端から周辺回路部に渡る
レジストパターンはメモリセル部端から分離酸化膜であ
るフィールド酸化膜２上のダミーゲート１２までを覆う
小面積のレジストパターン１４ｃとダミーゲート１２か
ら周辺回路部全面を覆う大面積のレジストパターン１４
ｄとに分割して形成する。 【効果】 メモリセル部のレジストパターンは小面積に
形成することができ、レジストの後退や膜減りがメモリ
セルに影響を与えることはない。
て、レジストの後退やエッチングの際のレジストの膜減
りによりメモリセル部の端に形成されているドレインを
充分にマスクすることができないという問題点があっ
た。 【解決手段】 メモリセル部の端から周辺回路部に渡る
レジストパターンはメモリセル部端から分離酸化膜であ
るフィールド酸化膜２上のダミーゲート１２までを覆う
小面積のレジストパターン１４ｃとダミーゲート１２か
ら周辺回路部全面を覆う大面積のレジストパターン１４
ｄとに分割して形成する。 【効果】 メモリセル部のレジストパターンは小面積に
形成することができ、レジストの後退や膜減りがメモリ
セルに影響を与えることはない。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置の製造
方法であって、特にＥＥＰＲＯＭの製造方法に関するも
のである。
方法であって、特にＥＥＰＲＯＭの製造方法に関するも
のである。
【０００２】
【従来の技術】図４は従来のフラッシュメモリの製造方
法の一工程を示す断面図である。図に示すように、半導
体基板１上に分離領域であるフィールド酸化膜２を形成
し、メモリセル部と周辺回路部とを分離する。その後、
メモリセル部には第１のゲート絶縁膜３，フローティン
グゲート電極４，ＯＮＯ膜５，ドープトポリシリコンと
ＷＳｉとからなるコントロールゲート電極６，酸化膜７
からなるゲート電極部を、分離領域にはエッチング時の
終了点等を観察するためのダミーゲート１２を形成す
る。周辺回路にはコントロールゲート６と同時にトラン
ジスタのゲート電極１０を形成する。その後、不純物拡
散を行ってドレイン９を形成した後、レジストパターン
１１ａ，１１ｂ，１１ｃを形成してドレイン９部分を覆
う。
法の一工程を示す断面図である。図に示すように、半導
体基板１上に分離領域であるフィールド酸化膜２を形成
し、メモリセル部と周辺回路部とを分離する。その後、
メモリセル部には第１のゲート絶縁膜３，フローティン
グゲート電極４，ＯＮＯ膜５，ドープトポリシリコンと
ＷＳｉとからなるコントロールゲート電極６，酸化膜７
からなるゲート電極部を、分離領域にはエッチング時の
終了点等を観察するためのダミーゲート１２を形成す
る。周辺回路にはコントロールゲート６と同時にトラン
ジスタのゲート電極１０を形成する。その後、不純物拡
散を行ってドレイン９を形成した後、レジストパターン
１１ａ，１１ｂ，１１ｃを形成してドレイン９部分を覆
う。
【０００３】図５はソース線形成工程を示す平面図であ
り、図６（ａ）（ｂ）はそれぞれ、図５におけるＸ1−
Ｘ1′，Ｘ2−Ｘ2′における断面図である。図５および
図６（ｂ）に示すように、レジストパターン１１ａ，１
１ｂ，１１ｃ，をマスクとしてソース側つまり図５にお
けるＺ−Ｚ′方向のフィールド酸化膜２をエッチングし
てシリコン面を露出する。その後、図６（ａ）に示すよ
うに、イオン注入を行ってソース８線を形成する。
り、図６（ａ）（ｂ）はそれぞれ、図５におけるＸ1−
Ｘ1′，Ｘ2−Ｘ2′における断面図である。図５および
図６（ｂ）に示すように、レジストパターン１１ａ，１
１ｂ，１１ｃ，をマスクとしてソース側つまり図５にお
けるＺ−Ｚ′方向のフィールド酸化膜２をエッチングし
てシリコン面を露出する。その後、図６（ａ）に示すよ
うに、イオン注入を行ってソース８線を形成する。
【０００４】
【発明が解決しようとする課題】従来のフラッシュメモ
リの製造方法は以上のようであり、図４に示すように、
メモリセル内にソース８線を形成するためのマスクとし
てレジストパターン１１ａ，１１ｂ，１１ｃを形成する
とき、メモリセル部の端から周辺回路部全面に渡る大面
積のレジストパターン１１ｃが形成されることになる。
この大面積のレジストパターン１１ｃにおいてはその後
の工程における熱等による収縮の影響が著しく、レジス
トの後退１３が起こり、レジストパターンの寸法制御が
困難であるという問題点があった。
リの製造方法は以上のようであり、図４に示すように、
メモリセル内にソース８線を形成するためのマスクとし
てレジストパターン１１ａ，１１ｂ，１１ｃを形成する
とき、メモリセル部の端から周辺回路部全面に渡る大面
積のレジストパターン１１ｃが形成されることになる。
この大面積のレジストパターン１１ｃにおいてはその後
の工程における熱等による収縮の影響が著しく、レジス
トの後退１３が起こり、レジストパターンの寸法制御が
困難であるという問題点があった。
【０００５】さらに、このレジストの後退１３に加えて
フィールド酸化膜２のエッチングの際のレジストの膜減
りによりメモリセル部の端に形成されているドレイン９
を充分にマスクすることができず、ソース８線を形成す
るためのイオンがドレイン９に注入されてしまいドレイ
ン９の濃度制御が困難であるという問題点があった。
フィールド酸化膜２のエッチングの際のレジストの膜減
りによりメモリセル部の端に形成されているドレイン９
を充分にマスクすることができず、ソース８線を形成す
るためのイオンがドレイン９に注入されてしまいドレイ
ン９の濃度制御が困難であるという問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、レジストパターンが収縮により
後退したりエッチングにより膜減りを起こしたとして
も、メモリセル部内のレジストパターンの寸法制御を良
好に行え、イオン注入時においても充分なマスクとして
作用することのできるレジストパターンの形成方法を有
する良好なフラッシュメモリの製造方法を提供すること
を目的としている。
ためになされたもので、レジストパターンが収縮により
後退したりエッチングにより膜減りを起こしたとして
も、メモリセル部内のレジストパターンの寸法制御を良
好に行え、イオン注入時においても充分なマスクとして
作用することのできるレジストパターンの形成方法を有
する良好なフラッシュメモリの製造方法を提供すること
を目的としている。
【０００７】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置の製造方法は、レジストパターンを形成す
る工程において、メモリセル部を小面積のレジストパタ
ーンで覆い、周辺回路部を大面積のレジストパターンで
覆うとともに上記小面積のレジストパターンと上記大面
積のレジストパターンとが分離領域上で分離されて形成
されているものである。
る半導体装置の製造方法は、レジストパターンを形成す
る工程において、メモリセル部を小面積のレジストパタ
ーンで覆い、周辺回路部を大面積のレジストパターンで
覆うとともに上記小面積のレジストパターンと上記大面
積のレジストパターンとが分離領域上で分離されて形成
されているものである。
【０００８】この発明の請求項２に係る半導体装置の製
造方法は、ソースを形成する工程において、メモリセル
部内のドレインが形成された領域を覆うレジストパター
ンと周辺回路部を覆うレジストパターンとがフィールド
酸化膜上において分離されて形成されているものであ
る。
造方法は、ソースを形成する工程において、メモリセル
部内のドレインが形成された領域を覆うレジストパター
ンと周辺回路部を覆うレジストパターンとがフィールド
酸化膜上において分離されて形成されているものであ
る。
【０００９】この発明の請求項３に係る半導体装置の製
造方法は、ソースを形成する工程において、メモリセル
部内のドレインが形成された領域を覆うレジストパター
ンと周辺回路部を覆うレジストパターンとがダミーパタ
ーン上において分離されて形成されているものである。
造方法は、ソースを形成する工程において、メモリセル
部内のドレインが形成された領域を覆うレジストパター
ンと周辺回路部を覆うレジストパターンとがダミーパタ
ーン上において分離されて形成されているものである。
【００１０】この発明の請求項４に係る半導体装置の製
造方法は、ソースを形成する工程において、メモリセル
部内のドレインが形成された領域を覆うレジストパター
ンと周辺回路部を覆うレジストパターンとがトランジス
タのゲート上において分離されて形成されているもので
ある。
造方法は、ソースを形成する工程において、メモリセル
部内のドレインが形成された領域を覆うレジストパター
ンと周辺回路部を覆うレジストパターンとがトランジス
タのゲート上において分離されて形成されているもので
ある。
【００１１】
実施の形態１．図１はこの発明のフラッシュメモリの製
造方法の一工程を示す断面図である。図に示すように、
半導体基板１上に分離領域であるフィールド酸化膜２を
形成し、メモリセル部と周辺回路部とを分離する。その
後、メモリセル部には第１のゲート絶縁膜３，フローテ
ィングゲート電極４，ＯＮＯ膜５，ドープトポリシリコ
ンとＷＳｉとからなるコントロールゲート電極６，酸化
膜７からなるゲート電極部を、分離領域にはエッチング
時の終了点等を観察するためのダミーゲート１２を形成
する。周辺回路部にはメモリセル部のコントロールゲー
ト６と同時にトランジスタのゲート電極１０を形成し、
ソース・ドレインを形成してトランジスタを形成する。
造方法の一工程を示す断面図である。図に示すように、
半導体基板１上に分離領域であるフィールド酸化膜２を
形成し、メモリセル部と周辺回路部とを分離する。その
後、メモリセル部には第１のゲート絶縁膜３，フローテ
ィングゲート電極４，ＯＮＯ膜５，ドープトポリシリコ
ンとＷＳｉとからなるコントロールゲート電極６，酸化
膜７からなるゲート電極部を、分離領域にはエッチング
時の終了点等を観察するためのダミーゲート１２を形成
する。周辺回路部にはメモリセル部のコントロールゲー
ト６と同時にトランジスタのゲート電極１０を形成し、
ソース・ドレインを形成してトランジスタを形成する。
【００１２】その後、不純物拡散を行ってドレイン９を
形成した後、レジストパターン１４ａ，１４ｂ．１４
ｃ，１４ｄを形成してドレイン９部分を覆いソース８側
のフィールド酸化膜２をエッチングしてソース８線にな
る領域のシリコン面を露出する。この時、フィールド酸
化膜２上のダミーゲート１２を構成している酸化膜７も
エッチングされることになる。これにより素子の平坦性
が高められ後工程において高精度な半導体装置を製造す
ることができる。
形成した後、レジストパターン１４ａ，１４ｂ．１４
ｃ，１４ｄを形成してドレイン９部分を覆いソース８側
のフィールド酸化膜２をエッチングしてソース８線にな
る領域のシリコン面を露出する。この時、フィールド酸
化膜２上のダミーゲート１２を構成している酸化膜７も
エッチングされることになる。これにより素子の平坦性
が高められ後工程において高精度な半導体装置を製造す
ることができる。
【００１３】その後、レジストパターン１４ａ，１４
ｂ．１４ｃ，１４ｄをマスクとしてイオン注入をおこな
うことによりソース８線を形成する。このとき、メモリ
セル部の端から周辺回路部に渡るレジストパターンはメ
モリセル部端から分離領域であるフィールド酸化膜２上
のダミーゲート１２までを覆う小面積のレジストパター
ン１４ｃとダミーゲート１２から周辺回路部全面を覆う
大面積のレジストパターン１４ｄとに分割して形成され
ている。
ｂ．１４ｃ，１４ｄをマスクとしてイオン注入をおこな
うことによりソース８線を形成する。このとき、メモリ
セル部の端から周辺回路部に渡るレジストパターンはメ
モリセル部端から分離領域であるフィールド酸化膜２上
のダミーゲート１２までを覆う小面積のレジストパター
ン１４ｃとダミーゲート１２から周辺回路部全面を覆う
大面積のレジストパターン１４ｄとに分割して形成され
ている。
【００１４】このとき、大面積のレジストパターンと小
面積のレジストパターンとはその後の工程における熱等
による収縮やエッチングにおける膜減りの割合は同じと
考えられるが、実際のレジストパターン上に現れる収縮
や膜減りの量はレジストパターンの面積に応じて生じる
ので、大面積のレジストパターンは小面積のレジストパ
ターンに比べてレジストの後退量や膜減り量は大きいも
のとなる。
面積のレジストパターンとはその後の工程における熱等
による収縮やエッチングにおける膜減りの割合は同じと
考えられるが、実際のレジストパターン上に現れる収縮
や膜減りの量はレジストパターンの面積に応じて生じる
ので、大面積のレジストパターンは小面積のレジストパ
ターンに比べてレジストの後退量や膜減り量は大きいも
のとなる。
【００１５】従って、レジストパターン１４ｄは大面積
であるがその端はダミーゲート１２上にあるのでレジス
トの後退１３やエッチングによるレジストの膜減りがメ
モリセルに影響を与えることはない。また、レジストパ
ターン１４ｃはメモリセル部に形成されているが小面積
であるのでレジストの後退量およびエッチングによるレ
ジストの膜減り量を抑えることができ、メモリセル部に
おけるレジストの寸法制御を容易に行うことができる。
さらに、フィールド酸化膜２のエッチング工程と同時に
ダミーゲート１２をエッチングすることができ、素子の
平坦化を容易に行うことができる。これにより良好なフ
ラッシュメモリを製造することができる。
であるがその端はダミーゲート１２上にあるのでレジス
トの後退１３やエッチングによるレジストの膜減りがメ
モリセルに影響を与えることはない。また、レジストパ
ターン１４ｃはメモリセル部に形成されているが小面積
であるのでレジストの後退量およびエッチングによるレ
ジストの膜減り量を抑えることができ、メモリセル部に
おけるレジストの寸法制御を容易に行うことができる。
さらに、フィールド酸化膜２のエッチング工程と同時に
ダミーゲート１２をエッチングすることができ、素子の
平坦化を容易に行うことができる。これにより良好なフ
ラッシュメモリを製造することができる。
【００１６】実施の形態２．上記実施の形態１では分離
領域上にダミーゲートを形成している場合について説明
を行ったが、分離領域上には必ずしもダミーゲートが形
成されていなくとも良い。
領域上にダミーゲートを形成している場合について説明
を行ったが、分離領域上には必ずしもダミーゲートが形
成されていなくとも良い。
【００１７】図２に示すように、メモリセル部内のレジ
ストパターン１４ａ，１４ｂ．１４ｃを小面積に形成
し、分離領域であるフィールド酸化膜２上においてメモ
リセル部を形成するためのレジストパターン１４ｃと周
辺回路部に形成されたレジストパターン１４ｄとを分離
する。
ストパターン１４ａ，１４ｂ．１４ｃを小面積に形成
し、分離領域であるフィールド酸化膜２上においてメモ
リセル部を形成するためのレジストパターン１４ｃと周
辺回路部に形成されたレジストパターン１４ｄとを分離
する。
【００１８】このとき、レジストパターン１４ｄは大面
積であるがその端は分離領域であるフィールド酸化膜２
上にあるのでレジストの後退１３がメモリセルに影響を
与えることはない。また、レジストパターン１４ｃはメ
モリセル部に形成されているが小面積であるのでレジス
トの後退量を抑えることができ、メモリセル部における
レジストの寸法制御を容易に行うことができる。
積であるがその端は分離領域であるフィールド酸化膜２
上にあるのでレジストの後退１３がメモリセルに影響を
与えることはない。また、レジストパターン１４ｃはメ
モリセル部に形成されているが小面積であるのでレジス
トの後退量を抑えることができ、メモリセル部における
レジストの寸法制御を容易に行うことができる。
【００１９】実施の形態３．上記実施の形態１および２
ではメモリセル部と周辺回路部とをフィールド酸化膜に
よって分離する場合について説明を行ったが、分離方法
はこれに限ることはない。
ではメモリセル部と周辺回路部とをフィールド酸化膜に
よって分離する場合について説明を行ったが、分離方法
はこれに限ることはない。
【００２０】図３に示すように、トランジスタによって
メモリセル部と周辺回路部との分離を行ってもよい。こ
の場合、メモリセル部内のレジストパターン１４ａ，１
４ｂ．１４ｃを小面積に形成し、分離領域であるトラン
ジスタのゲート１５上においてメモリセル部を形成する
ためのレジストパターン１４ｃと周辺回路部に形成され
たレジストパターン１４ｄとを分離する。
メモリセル部と周辺回路部との分離を行ってもよい。こ
の場合、メモリセル部内のレジストパターン１４ａ，１
４ｂ．１４ｃを小面積に形成し、分離領域であるトラン
ジスタのゲート１５上においてメモリセル部を形成する
ためのレジストパターン１４ｃと周辺回路部に形成され
たレジストパターン１４ｄとを分離する。
【００２１】このとき、レジストパターン１４ｄは大面
積であるがその端は分離領域であるトランジスタのゲー
ト１５上にあるのでレジストの後退１３がメモリセルに
影響を与えることはない。また、レジストパターン１４
ｃはメモリセル部に形成されているが小面積であるので
レジストの後退量を抑えることができ、メモリセル部に
おけるレジストの寸法制御を容易に行うことができる。
積であるがその端は分離領域であるトランジスタのゲー
ト１５上にあるのでレジストの後退１３がメモリセルに
影響を与えることはない。また、レジストパターン１４
ｃはメモリセル部に形成されているが小面積であるので
レジストの後退量を抑えることができ、メモリセル部に
おけるレジストの寸法制御を容易に行うことができる。
【００２２】
【発明の効果】以上のようにこの発明によれば、レジス
トパターンを形成する工程において、メモリセル部を小
面積のレジストパターンで覆い、周辺回路部を大面積の
レジストパターンで覆うとともに上記小面積のレジスト
パターンと上記大面積のレジストパターンとが上記分離
領域上で分離されて形成されているので、メモリセル部
上のレジストパターンは小面積に形成でき、レジストの
後退量や膜減り量を抑えることができるとともに、大面
積のレジストパターンにおけるレジストの収縮による後
退は分離領域上で起こることになり、メモリセルに影響
を与えることがなく、良好なデバイスを製造することが
できる効果がある。
トパターンを形成する工程において、メモリセル部を小
面積のレジストパターンで覆い、周辺回路部を大面積の
レジストパターンで覆うとともに上記小面積のレジスト
パターンと上記大面積のレジストパターンとが上記分離
領域上で分離されて形成されているので、メモリセル部
上のレジストパターンは小面積に形成でき、レジストの
後退量や膜減り量を抑えることができるとともに、大面
積のレジストパターンにおけるレジストの収縮による後
退は分離領域上で起こることになり、メモリセルに影響
を与えることがなく、良好なデバイスを製造することが
できる効果がある。
【００２３】また、ソースを形成する工程において、メ
モリセル部内のドレインが形成された領域を覆うレジス
トパターンと周辺回路部を覆うレジストパターンとがフ
ィールド酸化膜上において分離されて形成されているの
で、メモリセル部内のレジストパターンは小面積に形成
でき、レジストの寸法制御を容易に行うことができる効
果がある。また、周辺回路部を覆うレジストパターンに
おけるレジストの収縮による後退はフィールド酸化膜上
で起こることになり、メモリセルに影響を与えることが
ない。従って、良好なフラッシュメモリを製造すること
ができる効果がある。
モリセル部内のドレインが形成された領域を覆うレジス
トパターンと周辺回路部を覆うレジストパターンとがフ
ィールド酸化膜上において分離されて形成されているの
で、メモリセル部内のレジストパターンは小面積に形成
でき、レジストの寸法制御を容易に行うことができる効
果がある。また、周辺回路部を覆うレジストパターンに
おけるレジストの収縮による後退はフィールド酸化膜上
で起こることになり、メモリセルに影響を与えることが
ない。従って、良好なフラッシュメモリを製造すること
ができる効果がある。
【００２４】さらに、ソースを形成する工程において、
メモリセル部内のドレインが形成された領域を覆うレジ
ストパターンと周辺回路部を覆うレジストパターンとが
ダミーパターン上において分離されて形成されているの
で、メモリセル部内のレジストパターンは小面積に形成
でき、レジストの寸法制御を容易に行うことができる効
果がある。また、周辺回路部を覆うレジストパターンに
おけるレジストの収縮による後退はダミーパターン上で
起こることになり、メモリセルに影響を与えることがな
い。さらに段差部を平坦化することができ、良好なフラ
ッシュメモリを製造することができる効果がある。
メモリセル部内のドレインが形成された領域を覆うレジ
ストパターンと周辺回路部を覆うレジストパターンとが
ダミーパターン上において分離されて形成されているの
で、メモリセル部内のレジストパターンは小面積に形成
でき、レジストの寸法制御を容易に行うことができる効
果がある。また、周辺回路部を覆うレジストパターンに
おけるレジストの収縮による後退はダミーパターン上で
起こることになり、メモリセルに影響を与えることがな
い。さらに段差部を平坦化することができ、良好なフラ
ッシュメモリを製造することができる効果がある。
【００２５】さらに、ソースを形成する工程において、
メモリセル部内のドレインが形成された領域を覆うレジ
ストパターンと周辺回路部を覆うレジストパターンとが
トランジスタのゲート上において分離されて形成されて
いるので、メモリセル部内のレジストパターンは小面積
に形成でき、レジストの寸法制御を容易に行うことがで
きる効果がある。また、周辺回路部を覆うレジストパタ
ーンにおけるレジストの収縮による後退はトランジスタ
のゲート上で起こることになり、メモリセルに影響を与
えることがない。従って、良好なフラッシュメモリを製
造することができる効果がある。
メモリセル部内のドレインが形成された領域を覆うレジ
ストパターンと周辺回路部を覆うレジストパターンとが
トランジスタのゲート上において分離されて形成されて
いるので、メモリセル部内のレジストパターンは小面積
に形成でき、レジストの寸法制御を容易に行うことがで
きる効果がある。また、周辺回路部を覆うレジストパタ
ーンにおけるレジストの収縮による後退はトランジスタ
のゲート上で起こることになり、メモリセルに影響を与
えることがない。従って、良好なフラッシュメモリを製
造することができる効果がある。
【図１】 この発明の実施の形態１のフラッシュメモリ
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図２】 この発明の実施の形態２のフラッシュメモリ
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図３】 この発明の実施の形態３のフラッシュメモリ
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図４】 従来のフラッシュメモリの製造方法の一工程
を示す断面図である。
を示す断面図である。
【図５】 従来のソース線形成工程を示す平面図であ
る。
る。
【図６】 図５の断面図である。
１ 半導体基板、２ フィールド酸化膜、４ フローテ
ィングゲート電極、６ コントロールゲート電極、８
ソース、９ ドレイン、１２ ダミーゲート、１４ レ
ジストパターン、１５ ゲート。
ィングゲート電極、６ コントロールゲート電極、８
ソース、９ ドレイン、１２ ダミーゲート、１４ レ
ジストパターン、１５ ゲート。
Claims (4)
- 【請求項１】 半導体基板上にメモリセル部と周辺回路
部とを分離するための分離領域を形成する工程と、上記
メモリセル部および周辺回路部を覆うレジストパターン
を形成する工程と、を備えた半導体装置の製造方法にお
いて、 上記レジストパターンを形成する工程において、上記メ
モリセル部を小面積のレジストパターンで覆い、上記周
辺回路部を大面積のレジストパターンで覆うとともに上
記小面積のレジストパターンと上記大面積のレジストパ
ターンとが上記分離領域上で分離されて形成されている
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上にメモリセル部と周辺回路
部とを分離するための分離領域であるフィールド酸化膜
を形成する工程と、上記メモリセル部にフローティング
ゲート電極およびコントロールゲート電極を形成する工
程と、レジストパターンをマスクとしてイオン注入する
ことによって上記メモリセル部にソースおよびドレイン
を形成する工程と、を備えた半導体装置の製造方法にお
いて、 上記ソースを形成する工程において、上記メモリセル部
内のドレインが形成された領域を覆うレジストパターン
と上記周辺回路部を覆うレジストパターンとが上記フィ
ールド酸化膜上において分離されて形成されていること
を特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板上にメモリセル部と周辺回路
部とを分離するための分離領域であるフィールド酸化膜
を形成する工程と、上記メモリセル部にフローティング
ゲート電極およびコントロールゲート電極を形成すると
ともに上記フィールド酸化膜上にダミーパターンを形成
する工程と、レジストパターンをマスクとしてイオン注
入することによって上記メモリセル部にソースおよびド
レインを形成する工程と、を備えた半導体装置の製造方
法において、 上記ソースを形成する工程において、上記メモリセル部
内のドレインが形成された領域を覆うレジストパターン
と上記周辺回路部を覆うレジストパターンとが上記ダミ
ーパターン上において分離されて形成されていることを
特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板上にメモリセル部と周辺回路
部とを分離するための分離領域であるトランジスタを形
成する工程と、上記メモリセル部にフローティングゲー
ト電極およびコントロールゲート電極を形成する工程
と、レジストパターンをマスクとしてイオン注入するこ
とによって上記メモリセル部にソースおよびドレインを
形成する工程と、を備えた半導体装置の製造方法におい
て、 上記ソースを形成する工程において、上記メモリセル部
内のドレインが形成された領域を覆うレジストパターン
と上記周辺回路部を覆うレジストパターンとが上記トラ
ンジスタのゲート上において分離されて形成されている
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9029052A JPH10229178A (ja) | 1997-02-13 | 1997-02-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9029052A JPH10229178A (ja) | 1997-02-13 | 1997-02-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10229178A true JPH10229178A (ja) | 1998-08-25 |
Family
ID=12265618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9029052A Pending JPH10229178A (ja) | 1997-02-13 | 1997-02-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10229178A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196478A (ja) * | 2000-01-17 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法ならびにフラッシュメモリ |
| US6486558B2 (en) | 2000-10-10 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a dummy pattern |
| KR100376269B1 (ko) * | 1999-12-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| KR20030051182A (ko) * | 2001-12-14 | 2003-06-25 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2009510715A (ja) * | 2005-06-28 | 2009-03-12 | マイクロン テクノロジー， インク． | イオン注入方法 |
| KR100948301B1 (ko) * | 2007-12-27 | 2010-03-17 | 주식회사 동부하이텍 | 플래쉬 메모리 소자 및 그 제조방법 |
| JP2011129936A (ja) * | 2011-01-06 | 2011-06-30 | Renesas Electronics Corp | 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法ならびにフラッシュメモリ |
-
1997
- 1997-02-13 JP JP9029052A patent/JPH10229178A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376269B1 (ko) * | 1999-12-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| JP2001196478A (ja) * | 2000-01-17 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法ならびにフラッシュメモリ |
| US6486558B2 (en) | 2000-10-10 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a dummy pattern |
| KR20030051182A (ko) * | 2001-12-14 | 2003-06-25 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US6621117B2 (en) | 2001-12-14 | 2003-09-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having memory cell and peripheral circuitry with dummy electrode |
| JP2009510715A (ja) * | 2005-06-28 | 2009-03-12 | マイクロン テクノロジー， インク． | イオン注入方法 |
| KR100948301B1 (ko) * | 2007-12-27 | 2010-03-17 | 주식회사 동부하이텍 | 플래쉬 메모리 소자 및 그 제조방법 |
| JP2011129936A (ja) * | 2011-01-06 | 2011-06-30 | Renesas Electronics Corp | 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法ならびにフラッシュメモリ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002118177A (ja) | 半導体装置及びその製造方法 | |
| US8325516B2 (en) | Semiconductor device with split gate memory cell and fabrication method thereof | |
| KR100694973B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| US8415211B2 (en) | Semiconductor device, method of fabricating the same, and patterning mask utilizied by the method | |
| JP2652931B2 (ja) | 不揮発性メモリ素子の製造方法 | |
| US20050255641A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2924622B2 (ja) | 半導体装置の製造方法 | |
| JP2951893B2 (ja) | 半導体素子のトランジスター製造方法 | |
| JPH10229178A (ja) | 半導体装置の製造方法 | |
| JP2004186316A (ja) | 半導体装置およびその製造方法 | |
| KR100452313B1 (ko) | 비휘발성메모리소자및그제조방법 | |
| JPH0563206A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US20080020525A1 (en) | Method for fabricating semiconductor device | |
| US7033932B2 (en) | Method for fabricating a semiconductor device having salicide | |
| KR0142602B1 (ko) | 플래쉬 이이피롬 소자의 제조방법 | |
| JP2003197781A (ja) | 半導体装置およびその製造方法 | |
| KR960010735B1 (ko) | 롬의 구조 및 제조방법 | |
| KR100525078B1 (ko) | 고전압 및 저전압 트랜지스터들을 갖는 반도체 소자의제조 방법 | |
| KR100316527B1 (ko) | 플래시 메모리 제조방법 | |
| US6376306B1 (en) | Method for forming non volatile memory structures on a semiconductor substrate | |
| JP2002222877A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0214788B2 (ja) | ||
| KR19980035608A (ko) | 반도체소자 제조방법 | |
| JP2000082704A (ja) | 半導体装置の製造方法および半導体装置 | |
| JPH08162548A (ja) | 不揮発性半導体装置の製造方法 |