KR100376269B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents

Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 공통 소오스 라인 형성을 위한 소오스 콘택 형성시 소오스 콘택 지역의 면적이 넓어 칩 사이즈가 증가하며, 콘택 형성시의 오정렬로 인해 콘택과 게이트 간에 단락이 발생하고, 게이트 간의 간격이 좁아 게이트간에 브릿지가 발생하는 문제점을 해결하기 위하여, 소오스 콘택 형성 예정 영역의 액티브 영역 상에 형성된 플로팅 게이트용 폴리실리콘층을 모두 제거하고 N+ 이온주입 공정을 실시하여 확산 접합 영역을 형성한 후 드레인 지역에 소오스 콘택을 형성하므로써, 소오스 콘택 지역이 차지하는 면적을 감소시킬 수 있고, 콘트롤 게이트를 전체적으로 동일한 폭으로 형성하므로써 게이트 간의 마진이 충분히 확보되어 단락이나 브릿지 현상 등을 방지할 수 있도록 한 플래쉬 메모리 소자의 제조방법이 개시된다.

Description

플래쉬 메모리 소자의 제조방법{Method of forming a flash memory device}

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 소자 제조 공정을 단순화하고 칩 사이즈를 감소시키기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.

반도체 소자는 점점 고집적화되고 이에 따라 셀 사이즈도 감소하고 있는 추세이다. 일반적으로 NOR 타입의 플래쉬 메모리 소자에서는 셀 소오스 지역을 공통 소오스 라인으로 형성하고 있으며, 공통 소오스 라인 형성 공정은 현재 16M, 32, 64M NOR 타입 플래쉬 메모리 소자에 이용되어 지고 있는 기술이다. 그런데, 셀 소오스 지역은 확산영역으로 형성되므로 소오스 지역의 저항이 상대적으로 크게 되며, 이에 따라 16개의 셀마다 콘택을 형성하고 이를 메탈로 연결하여 공통 소오스 라인으로 형성하는 것이다. 이때, 콘택을 형성하는 지역의 면적이 전체 셀 어레이의 면적에서 상당한 부분을 차지하게 된다. 그러면, 종래 플래쉬 메모리 소자의 제조 방법을 도 1 내지 도 4를 참조하여 설명하기로 한다.

도 1 내지 도 4는 종래 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 레이아웃도 및 단면도로서, 각 도의 a는 레이아웃도이고, 각 도의 b 및 c도는 단면도를 나타낸다.

도 1b는 도 1a의 A-A' 부분에 대한 단면도로서, 도 1a 및 1b에 도시된 바와 같이, 액티브 영역과 필드 영역을 정의하기 위하여 소자분리 공정에 의해 반도체 기판(10)에 필드 산화막(11)을 형성한 후, 터널 산화막(12) 및 플로팅 게이트용 폴리실리콘층(13)을 형성하고 패터닝한다.

도 2b는 도 2a의 A-A' 부분에 대한 단면도이고, 도 2c는 도 2a의 B-B' 부분에 대한 단면도로서, 도 2a 내지 2c에 도시된 바와 같이, 전체구조 상에 유전체막(14), 콘트롤 게이트용 도전물질 및 반사 방지막(16)을 형성하고 패터닝한 후, 자기정렬 식각(Self Align Etch; SAE) 공정으로 폴리실리콘층(13) 및 터널 산화막을 식각하여, 터널 산화막(12), 플로팅 게이트(13), 유전체막(14), 콘트롤 게이트(15) 및 반사 방지막(16)의 적층 구조로 이루어진 스택 게이트를 형성한다. 이후, 소오스 라인(SL) 형성 영역의 필드 산화막을 제거하기 위하여 자기정렬 소오스(Self Align Source; SAS) 식각 공정을 실시하는데, 이때, 스택 게이트 상단의 반사 방지막(16)의 일부가 함께 제거되게 된다.

도 3b는 도 3a의 B-B' 부분에 대한 단면도로서, 도 3a 및 3b에 도시된 바와 같이, 이온주입 공정으로 소오스(S) 및 드레인(D)을 형성하고, 스택 게이트 측벽에 스페이서 절연막(17)을 형성한 다음, 전체구조 상에 층간 절연막(18)을 형성한다. 이후, 소오스(S) 영역 및 드레인(D) 영역이 노출되는 콘택홀을 형성한 다음 금속 등의 도전물질을 매립하여 소오스 콘택(19) 및 드레인 콘택(20)을 형성한다.

도 4b는 도 4a의 B-B' 부분에 대한 단면도로서, 도 4a 및 4b에 도시된 바와 같이, 각 소오스(S) 영역 및 드레인(D) 영역을 금속 등의 도전물질로 연결하여 소오스 라인(21) 및 드레인 라인(22)을 형성한다.

그런데, 소오스 콘택(19) 및 드레인 콘택(20) 형성시 드레인 측에서는 SAS 식각 공정시 게이트 상단의 반사 방지막(16)이 제거되지 않고 게이트 측벽에 스페이서 절연막(17)이 형성되어 있기 때문에 오정렬(Misalign)이 발생하더라도 게이트와 콘택이 단락되지 않는다. 반면, 도 3b에 도시된 바와 같이, 소오스 콘택이 형성되는 부분에서는 SAS 식각 공정시 오정렬(Misalign)이 발생하기 쉽기 때문에, 반사 방지막(16)이 제거된 부분의 콘트롤 게이트(15)가 손상(100)되어 게이트와 콘택이 단락되는 현상이 발생하게 된다. 이러한 문제점을 예방하기 위하여 소오스 라인 형성 영역을 넓게 형성하게 되면, 드레인 형성되는 지역의 게이트 간 간격이 좁아지게 되는 문제점(101)이 발생한다.

현재 64M 플래쉬 메모리 소자의 경우, 게이트의 길이는 0.2㎛이고 게이트와 게이트 사이의 간격은 0.2㎛이다. 이와 같이 게이트 간의 간격이 매우 좁기 때문에 이를 사진공정에서 정의하기 위해서는 딥(deep) UV 스텝퍼 또는 스캐너 장비와 같은 고가의 장비를 사용해야 하며, 게이트 간에 브릿지가 발생할 가능성이 매우 높다. 또한, 게이트 식각시 게이트 간의 좁은 간격으로 인하여 필드 산화막과의 경계면에서 폴리실리콘 잔류물이 존재할 가능성 또한 매우 높기 때문에, 사진 및 식각 공정 조건을 제어하는 것이 어렵게 된다. 이러한 문제점을 해결하기 위하여 소오스 콘택이 형성되는 지역만 SAS 식각을 하지 않고 게이트 상단 부분을 드레인 콘택을 연결하는 방법으로 연결하고, 장비 오정렬을 고려하여 소오스 콘택 지역을 넓게 정의하게 되면, 소오스 콘택 지역의 면적이 증가하여 결과적인 셀 사이즈가 증가하게 되는 문제점이 있다.

따라서, 본 발명은 소오스 콘택 지역의 면적을 줄이고, 소오스 콘택과 게이트와의 단락 및 게이트 간의 브릿지 현상을 방지할 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조방법은 액티브 영역과 필드 영역이 정의된 반도체 기판이 제공되는 단계; 전체구조 상에 터널 산화막 및 플로팅 게이트용 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층 및 터널 산화막을 패터닝하되, 소오스 콘택 형성 예정 영역의 상기 액티브 지역 상에 형성된 폴리실리콘층은 모두 제거하는 단계; 상기 소오스 콘택 형성 예정 영역에 이온주입 공정을 실시하여 확산 접합 영역을 형성하는 단계; 전체구조 상에 유전체막, 콘트롤 게이트용 도전물질 및 반사방지막을 순차적으로 형성하고 패터닝한 후 자기정렬 식각 공정으로 게이트를 형성하는 단계; 소오스 및 드레인 이온주입 공정으로 소오스 라인 및 드레인 영역을 형성하는 단계; 및 상기 게이트 측벽에 스페이서 절연막을 형성하고 전체구조 상에 층간 절연막을 형성한 후 소오스 콘택 및 드레인 콘택을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

도 1 내지 도 4는 종래 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 레이아웃도 및 단면도.

도 5 내지 도 8은 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 레이아웃도 및 단면도.

<도면의 주요 부분에 대한 부호 설명>

10, 50 : 반도체 기판 11, 51 : 필드 산화막

12, 52 : 터널 산화막 13, 53 : 플로팅 게이트

14, 55 : 유전체막 15, 56 : 콘트롤 게이트

16, 57 : 반사 방지막 17, 58 : 스페이서 절연막

18, 59 : 층간 절연막 19, 60 : 소오스 콘택

20, 61 : 드레인 콘택 21, 62 : 공통 소오스 라인

22, 63 : 드레인 라인 54 : 확산 접합영역

본 발명은 통상적인 NOR 타입 공통 소오스 라인 형성 방법을 그대로 적용하면서, 플로팅 게이트용 폴리실리콘층 패터닝 공정에서 소오스 콘택이 형성되는 지역의 액티브 영역 상에 형성된 플로팅 게이트용 폴리실리콘층을 모두 제거한 다음,소오스 라인 형성 영역에 비소 원자를 이온주입하여 N+ 확산 접합 영역을 형성한다. 이후, 콘트롤 게이트는 모든 지역에서 동일한 폭으로 형성하고 소오스 콘택을 드레인 지역에 형성한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.

도 5 내지 도 8은 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 레이아웃도 및 단면도로서, 각 도의 a는 소자의 레이아웃도이고, 각 도의 b 및 c도는 소자의 단면도를 나타낸다.

도 5b는 도 5a의 C-C' 부분에 대한 단면도로서, 도 5a 및 5b를 참조하여 설명하면, 먼저 액티브 영역과 필드 영역을 정의하기 위하여 반도체 기판(50) 상에 필드 산화막(51)을 형성한다. 이후, 전체구조 상에 터널 산화막(52) 및 플로팅 게이트용 폴리실리콘층(53)을 형성한 후 패터닝한다. 이때 소오스 콘택 지역의 액티브 영역 상에 형성된 플로팅 게이트용 폴리실리콘층(53)은 모두 제거되도록 한다. 다음에, 플로팅 게이트용 폴리실리콘층(53) 패터닝시 사용한 포토레지스트막(도시하지 않음)을 제거하지 않은 상태에서 N+ 불순물을 주입하여 플로팅 게이트용 폴리실리콘층이 제거된 액티브 영역에 확산 접합 영역(54)을 형성한다.

확산 접합 영역(54)을 형성하는 이유는 소오스 콘택이 형성되는 지역을 확산층으로 연결하기 위한 것이다. 여기에서, N+ 확산 접합 영역을 형성하기 위해 비소(As) 또는 인(P) 이온을 사용하며, 낮은 이온 주입 에너지를 이용한다. 이것은필드 산화막의 중앙 부분에도 이온주입이 이루어지기 때문에 이온주입 에너지가 크면 원자의 수직 깊이가 증가하게 되기 때문이다. 원자의 수직 깊이가 증가하면 후속 열공정 등에 의해 주입된 이온이 확산되어 필드 산화막(51)의 소자 분리 기능을 저해하게 된다. 그러므로 에너지는 최대한 낮추어 원자의 수직 깊이를 낮게 한다. 인-원자의 경우 같은 에너지에서 비소보다 수직 깊이 정도가 높으므로 더 낮은 에너지를 사용한다. 예를 들어, 플로팅 게이트용 폴리실리콘층 식각시 필드 산화막이 200Å 정도 손실된다고 하면, 비소의 경우 40KeV 미만의 에너지를 이용하고 인의 경우 30KeV 미만의 에너지를 이용하는 것이 바람직하다. 또한, 주입되는 이온의 농도는 1E15/㎠ 이상으로 하고 기울기는 0 내지 10°로 한다.

한편, 확산 접합 영역(54)을 형성하기 위한 폴리실리콘층 제거공정시 과도식각에 의한 액티브 지역의 반도체 기판이 손상되는 문제점이 발생할 수 있다. 이때 필드 산화막이 200Å정도 제거되게 되는데, 반도체 기판의 손상을 감소시키기 위해, 마스크 공정을 1회 추가하여 이전 웰 어닐링 공정 단계에서 성장된 150Å의 실리콘 산화막을 이 지역에서는 제거하지 않는다. 즉, 기존의 공정에서는 터널 산화막 형성시 프리크리닝 단계에서 반도체 기판 상에 성장된 산화막을 200Å 정도 제거하지만, 본 발명에서는 프리크리닝 단계에서 산화막을 제거하지 않는 레시피를 이용한다. 그러므로 이 지역의 버퍼 산화막의 두께는 터널 산화막의 두께와 함께 약 230Å이 되므로 폴리실리콘층을 제거할 때 과도식각 하더라도 반도체 기판의 손상을 염려하지 않아도 된다.

도 6b는 도 6a의 C-C' 부분에 대한 단면도이고, 도 6c는 도 6a의 D-D' 부분에 대한 단면도로서, 도 6a 내지 6c를 참조하여 설명하면, 전체구조 상에 유전체막(55), 콘트롤 게이트용 도전물질 및 반사 방지막(57)을 형성하고 패터닝한다. 이후, 자기정렬 식각 공정을 실시하여 터널 산화막(52), 플로팅 게이트(53), 유전체막(55), 콘트롤 게이트(56) 및 반사 방지막(57)이 적층된 구조의 스택 게이트를 형성한다. 이때, 콘트롤 게이트는 소오스 콘택이 형성되는 지역에서 우물 모양으로 형성하지 않고, 소오스 라인을 따라 일자모양이 되도록 형성한다. 이와 같이 하므로써 게이트 간의 간격을 충분히 확보할 수 있어 게이트 간의 브릿지나 소오스 콘택과 게이트와의 단선을 방지할 수 있다. 다음에, 소오스/드레인 이온주입 공정으로 소오스(S) 및 드레인(D)을 형성한다.

도 7b는 도 7a의 D1-D2 부분에 대한 단면도로서, 도 7a 및 7b를 참조하여 설명하면, 게이트 측벽에 스페이서 절연막(58)을 형성하고, 전체구조 상에 층간 절연막(59)을 형성한 다음, 소오스 콘택(60) 및 드레인 콘택(61)을 형성한다. 여기에서, 소오스 콘택(60)은 드레인 지역(D)에 형성되며, 이는 앞서 형성된 확산 접합 영역(54)에 의해 작은 저항으로 소오스 라인(SL)이 형성될 수 있도록 한다.

도 8b는 도 8a의 D1-D2 부분에 대한 단면도로서, 도 8a 및 8b에 도시된 바와 같이, 각 소오스(S) 영역 및 드레인(D) 영역을 금속 등의 도전물질로 연결하여 공통 소오스 라인(62) 및 드레인 라인(63)을 형성한다.

이와 같은 방법으로 플래쉬 메모리 소자를 제조하는 경우에는 칩 사이즈를 대폭 감소시킬 수 있는데, 예를 들어, 1Mb의 경우 소오스 콘택이 16개 셀마다 하나씩 형성되므로 1024/16 = 16개의 콘택이 필요한데, 가로축으로 0.1㎛만 축소시킬수 있어도 16 ×0.1㎛ = 1.6㎛를 줄일 수 있다.

이와 같이 하므로써 소오스 콘택이 형성되는 지역의 면적을 보통 셀 사이즈만큼 최소화시킬 수 있어 칩 사이즈 축소에 따른 네트 다이(Net die) 증가의 효과를 기대할 수 있다.

상술한 바와 같이, 본 발명은 소오스 콘택 형성 예정 영역의 액티브 영역 상에 형성된 플로팅 게이트용 폴리실리콘층을 모두 제거하고 N+ 이온주입 공정을 실시하여 확산 접합 영역을 형성한 후 드레인 지역에 소오스 콘택을 형성하므로써 소오스 콘택 지역이 차지하는 면적을 감소시킬 수 있고, 이에 딸 칩의 전체적인 사이즈를 감소시킬 수 있다.

Claims (6)

1. 액티브 영역과 필드 영역이 정의된 반도체 기판이 제공되는 단계;

   전체구조 상에 터널 산화막 및 플로팅 게이트용 폴리실리콘층을 형성하는 단계;

   상기 폴리실리콘층 및 터널 산화막을 패터닝하되, 소오스 콘택 형성 예정 영역의 상기 액티브 지역 상에 형성된 폴리실리콘층은 모두 제거하는 단계;

   상기 소오스 콘택 형성 예정 영역에 이온주입 공정을 실시하여 확산 접합 영역을 형성하는 단계;

   전체구조 상에 유전체막, 콘트롤 게이트용 도전물질 및 반사방지막을 순차적으로 형성하고 패터닝한 후 자기정렬 식각 공정으로 게이트를 형성하는 단계;

   소오스 및 드레인 이온주입 공정으로 소오스 라인 및 드레인 영역을 형성하는 단계; 및

   상기 게이트 측벽에 스페이서 절연막을 형성하고 전체구조 상에 층간 절연막을 형성한 후 소오스 콘택 및 드레인 콘택을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
2. 제 1 항에 있어서,

   상기 확산 접합 영역을 형성하기 위한 이온 주입 공정은 비소 또는 인 이온을 이용하여 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
3. 제 1 항에 있어서,

   상기 확산 접합 영역을 형성하기 위한 이온주입 공정은 비소의 경우 40KeV 미만의 에너지를 이용하고 인의 경우 30KeV 미만의 에너지를 이용하여 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
4. 제 1 항에 있어서,

   상기 확산 접합 영역을 형성하기 위한 이온주입 공정시 주입되는 이온의 농도는 1E15/㎠ 이상으로 하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
5. 제 1 항에 있어서,

   상기 확산 접합 영역을 형성하기 위한 이온주입 공정시 이온주입 기울기는 0 내지 10°로 하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
6. 제 1 항에 있어서,

   상기 소오스 콘택 형성 예정 영역의 폴리실리콘층 식각시 상기 반도체 기판 상에 성장된 산화막이 제거되지 않도록 제어하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.