KR20000044878A - 플래쉬 메모리 셀의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 소오스 라인(Source Line)을 형성하기 위한 자기 정렬 소오스 식각(Slef-Align Source Etch) 공정시 방생되는 터널 산화막의 손실을 방지하기 위하여 적층 구조의 게이트 전극을 형성한 후 게이트 전극의 측벽에 절연막 스페이서를 형성하므로써 소자의 신뢰성이 향상될 수 있도록 한 플래쉬 메모리 셀의 제조 방법이 개시된다.
Description
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히 자기 정렬 소오스(Self-Align Source) 식각 공정시 터널 산화막의 손실이 방지될 수 있도록 한 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
일반적으로 플래쉬 메모리 소자는 전기적인 프로그램 및 소거 기능을 갖는다. 이러한 플래쉬 메모리 소자의 메모리 셀은 게이트 전극이 가지는 형태에 따라 적층(Stack)형과 스프리트(Split)형으로 나누어지는데, 적층형의 게이트 전극을 갖는 종래 플래쉬 메모리 셀의 제조 방법을 설명하면 다음과 같다.
도 1a 내지 1e는 종래 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도로서, 도 3을 참조하여 설명하기로 한다.
도 1a는 실리콘 기판(1)상에 터널 산화막(2), 플로팅 게이트(3), 유전체막(4) 및 콘트롤 게이트(5)가 적층된 구조의 게이트 전극을 형성한 상태의 단면도이다.
도 1b는 상기 게이트 전극 양측부의 상기 실리콘 기판(1)에 불순물 이온을 주입하여 소오스 및 드레인 영역(6A 및 6B)을 각각 형성한 상태의 단면도이다.
도 1c는 전체 상부면에 감광막(7)을 형성한 후 상기 게이트 전극의 일부 및 상기 소오스 영역(6A)이 노출되도록 상기 감광막(7)을 패터닝한 상태의 단면도로서, 이때 소오스 라인이 형성될 부분 즉, 상기 소오스 영역(6A)의 실리콘 기판(1)과 소오스 영역(6A)간에 형성된 필드 산화막(도 3의 "A" 부분)이 노출되도록 상기 감광막(7)을 패터닝한다.
도 1d는 패터닝된 상기 감광막(7)을 마스크로 이용한 자기 정렬 소오스 식각 공정으로 노출된 부분의 상기 필드 산화막(도 3의 "A" 부분)을 식각한 상태의 단면도로서, 이때, 상기 소오스 영역(6A)의 실리콘 기판(1)도 소정 깊이 식각되는 동시에 노출된 부분(B 부분)의 상기 터널 산화막(2)도 손실된다.
도 1e는 상기 감광막(7)을 제거한 후 노출된 상기 실리콘 기판(1)에 불순물 이온을 주입하여 소오스 라인의 형성을 완료한 상태의 단면도인데, 이때 상기 소오스 및 드레인 영역(6A 및 6B)에도 상기 불순물 이온이 주입이 되며, 상기 필드 산화막이 제거된 부분(도 3의 "A" 부분)의 상기 실리콘 기판(1)에도 불순물 이온이 주입되어 상기 소오스 영역(6A)의 사이를 연결하는 소오스 라인을 이루게 된다.
상기와 같이 제조된 플래쉬 메모리 셀은 상기 소오스 영역(6A)을 통한 소거동작이 이루어진다. 그러므로 상기 소오스 영역(6A)과 게이트 전극이 일부 충첩되도록 상기 게이트 전극을 형성한 후 불순물 이온 주입 공정을 실시하여 상기 소오스 및 드레인 영역(6A 및 6B)을 형성한다. 이때 상기 소오스 영역(6A)과 게이트 전극의 중첩 정도가 소거 속도에 매우 민감한 영향을 미친다.
또한, 메모리 소자의 집적도를 증가시키기 위하여 상기 소오스 영역(6A)간의 필드 산화막(도 3의 "A" 부분)을 식각하고 불순물 이온을 주입하여 상기 소오스 영역(6A)과 소오스 라인을 이루도록 하기 위한 자기 정렬 소오스 식각 공정을 실시한다. 그런데 상기 자기 정렬 소오스 식각 공정시 상기 소오스 영역(6A)의 실리콘 기판(1)과 노출된 부분의 상기 터널 산화막(2)이 식각됨에 따라 소자의 동작시 소거 속도, 데이터 보존 특성 등이 저하되는 문제점이 발생된다.
그래서 상기 터널 산화막(2)의 손실된 부분을 복구시키기 위한 방법으로 열처리가 이용된다. 그러나 이경우 완전한 복구가 어려우며, 상기 콘트롤 게이트(5)를 이루고 있는 실리사이드(WSix)층과 폴리실리콘층간의 들뜸이 발생되고, 상기 소오스 영역(6A)에 주입된 불순물 이온의 측면 확산으로 인한 채널 길이의 감소가 초래되어 소자의 동작시 누설전류가 발생된다.
따라서 본 발명은 게이트 전극을 형성한 후 상기 게이트 전극의 양측벽에 절연막 스페이서를 형성하므로써 상기한 단점을 해소할 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 구조의 게이트 전극을 형성하는 단계와, 상기 단계로부터 상기 게이트 전극 양측부의 상기 실리콘 기판에 불순물 이온을 주입하여 소오스 및 드레인 영역을 각각 형성하는 단계와, 상기 단계로부터 상기 게이트 전극의 양측벽에 절연막 스페이서를 형성하는 단계와, 상기 단계로부터 전체 상부면에 감광막을 형성한 후 상기 소오스 영역의 실리콘 기판과 상기 소오스 영역간에 형성된 필드 산화막이 노출되도록 상기 감광막을 패터닝하는 단계와, 상기 단계로부터 패터닝된 상기 감광막을 마스크로 이용한 자기 정렬 소오스 식각 공정으로 노출된 부분의 상기 필드 산화막을 식각하는 단계와, 상기 단계로부터 상기 감광막을 제거한 후 노출된 상기 실리콘 기판에 불순물 이온을 주입하여 소오스 라인을 형성하는 단계로 이루어지는 것을 특징으로 한다.
도 1a 및 1e는 종래 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 2e는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도,
도 3는 도 1d 및 2d를 설명하기 위한 레이-아웃도.
<도면의 주요 부분에 대한 부호의 설명>
1 및 11: 실리콘 기판 2 및 12: 터널 산화막
3 및 13: 플로팅 게이트 4 및 14: 유전체막
5 및 15: 콘트롤 게이트 6A 및 16A: 소오스 영역
6B 및 16B: 드레인 영역 7 및 18: 감광막
17: 절연막 17A: 절연막 스페이서
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 2e는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도로서, 도 3을 참조하여 설명하면 다음과 같다.
도 2a는 실리콘 기판(11)상에 터널 산화막(12), 플로팅 게이트(13), 유전체막(14) 및 콘트롤 게이트(15)가 적층된 구조의 게이트 전극을 형성한 상태의 단면도이다.
도 2b는 상기 게이트 전극 양측부의 상기 실리콘 기판(11)에 불순물 이온을 주입하여 소오스 및 드레인 영역(16A 및 16B)을 각각 형성한 후 전체 상부면에 절연막(17)을 형성한 상태의 단면도로서, 상기 절연막(17)은 산화막으로 형성한다.
도 2c는 상기 절연막(17)을 스페이서 식각하여 상기 게이트 전극의 양측벽에 절연막 스페이서(17A)를 형성한 후 전체 상부면에 감광막(17)을 형성하고 상기 게이트 전극의 일부 및 상기 소오스 영역(16A)이 형성된 부분이 노출되도록 상기 감광막(17)을 패터닝한 상태의 단면도로서, 이때 소오스 라인이 형성될 부분 즉, 상기 소오스 영역(16A)의 실리콘 기판(11)과 소오스 영역(16A)간에 형성된 필드 산화막(도 3의 "A" 부분)이 노출되도록 상기 감광막(17)을 패터닝한다. 또한 상기 절연막(117) 식각공정시 상기 실리콘 기판(11)상에도 소정 두께의 상기 절연막(17)이 잔류되도록 한다.
도 2d는 패터닝된 상기 감광막(17)을 마스크로 이용한 자기 정렬 소오스 식각 공정으로 노출된 부분의 상기 필드 산화막(도 3의 "A" 부분)을 식각한 상태의 단면도로서, 이때, 상기 소오스 영역(16A)의 실리콘 기판(11)도 소정 깊이 식각된다.
도 2e는 상기 감광막(17)을 제거한 후 노출된 상기 실리콘 기판(11)에 불순물 이온을 주입하여 소오스 라인의 형성을 완료한 상태의 단면도인데, 이때 상기 소오스 및 드레인 영역(16A 및 16B)에도 상기 불순물 이온이 주입이 되며, 상기 필드 산화막이 제거된 부분(도 3의 "A" 부분)의 상기 실리콘 기판(11)에도 불순물 이온이 주입되어 상기 소오스 영역(16A)의 사이를 연결하는 소오스 라인을 이루게 된다.
상기와 같이 제조된 플래쉬 메모리 셀은 채널을 통한 소거 동작이 이루어진다. 그러므로 상기 소오스 영역(16A)과 게이트 전극이 충첩 정도가 소거 동작에 거의 영향을 미치지 않는다. 따라서 본 발명은 게이트 전극의 양측벽에 절연막 스페이서를 형성하여 자기 정렬 소오스 식각 공정시 터널 산화막의 손실이 발생되지 않도록 하였다.
상술한 바와 같이 본 발명에 의하면 소오스 라인을 형성하기 위한 자기 정렬 소오스 식각 공정시 발생되는 터널 산화막의 손실을 방지하기 위하여 적층 구조의 게이트 전극을 형성한 후 게이트 전극의 측벽에 절연막 스페이서를 형성하므로써 메모리 셀의 데이터 보존 특성이 향상되며 소자의 신뢰성이 향상된다. 또한, 독출 동작시 소오스 영역의 자체 저항치(Rs)가 감소되어 독출 전류가 증가되고, 따라서 소자의 설계시 센스 앰프의 마진(Margin)을 확보하여 낮은 전력의 공급으로 독출 동작이 가능해지도록 할 수 있다.
Claims (2)
- 플래쉬 메모리 셀의 제조 방법에 있어서,실리콘 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 구조의 게이트 전극을 형성하는 단계와,상기 단계로부터 상기 게이트 전극 양측부의 상기 실리콘 기판에 불순물 이온을 주입하여 소오스 및 드레인 영역을 각각 형성하는 단계와,상기 단계로부터 상기 게이트 전극의 양측벽에 절연막 스페이서를 형성하는 단계와,상기 단계로부터 전체 상부면에 감광막을 형성한 후 상기 소오스 영역의 실리콘 기판과 상기 소오스 영역간에 형성된 필드 산화막이 노출되도록 상기 감광막을 패터닝하는 단계와,상기 단계로부터 패터닝된 상기 감광막을 마스크로 이용한 자기 정렬 소오스 식각 공정으로 노출된 부분의 상기 필드 산화막을 식각하는 단계와,상기 단계로부터 상기 감광막을 제거한 후 노출된 상기 실리콘 기판에 불순물 이온을 주입하여 소오스 라인을 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 절연막 스페이서는 산화막으로 형성된 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
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Cited By (2)
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| KR100568001B1 (ko) * | 2004-12-28 | 2006-04-05 | 주식회사농심 | 와사비향이 유지되는 동결건조 무즙 블럭의 제조방법 |
| KR100763100B1 (ko) * | 2001-12-15 | 2007-10-04 | 주식회사 하이닉스반도체 | 플래쉬 소자의 소오스 라인 형성 방법 |
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- 1998-12-30 KR KR1019980061381A patent/KR20000044878A/ko not_active Application Discontinuation
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| KR100763100B1 (ko) * | 2001-12-15 | 2007-10-04 | 주식회사 하이닉스반도체 | 플래쉬 소자의 소오스 라인 형성 방법 |
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