KR100262002B1 - 플래쉬 메모리 제조방법 - Google Patents

Abstract

본 발명은 플래쉬 메모리의 제조방법으로서, 필드영역과 액티브영역을 구분하고 플로팅게이트와 콘트롤게이트를 적층하여 형성하는 스택게이트 형성공정을 실시하고 저 농도 이온을 주입하는 공정과; 웨이퍼 전면에 실리콘 질화막을 증착하는 공정과; 상기 실리콘 질화막 위에 산화막을 증착한 후 에치백하여 상기 실리콘질화막의 측면에 산화막 사이드월을 형성하는 공정과; 노출된 실리콘질화막을 건식각으로 제거하여 게이트 측벽에 부착된 잔류질화막을 형성하는 공정과; 폴리실리콘을 증착하고 에치백하여 질화막 상부 노출부분이 폴리실리콘으로 덮이도록 하는 공정과; 자기정렬 소오스 마스크를 사용하여 셀의 소오스가 형성될 부위를 열고 산화막 사이드월을 식각하고, 산화막 사이드월 밑에 있던 잔류질화막의 수평부분을 제거하고, 이어서 산화막을 식각하여 기판을 노출시키는 공정과; 고농도 이온을 주입하고, 열처리하여 소오스와 드레인을 형성하는 공정을 포함하여 이루어진다.

실리콘 질화막의 두께를 약 500 Å 정도로 형성하고, 산화막 사이드월은 습식 식각 공정을 사용하여 제거하며, 특히 주변 영역의 트랜지스터 제조 공정에 필요한 공정은 셀영역의 공정을 실시할 때 주변영역의 공정도 동시에 실시한다.

Description

플래쉬 메모리 제조방법

본 발명은 플래쉬 메모리 제조방법으로서, 특히 스택게이트의 측벽을 질화막으로 막은 다음 산화막 사이드월을 형성하므로써 소오스 라인의 폭을 크게 할 수 있는 제조방법에 관한 것이다.

ETOX(EPROM Tunneling Oxide) 라고 불리어지는 플래쉬 메모리를 제조방법에는 셀의 면적을 줄이기 위하여 자기정렬소오스방법이 사용되고 있다. 자기정렬소오스 SAS 방법은 미국 특허 5,120,671에 잘 설명되어 있다.

도1은 ETOX 플래쉬 메모리의 평면 배치도를 보인 것이고, 도2는 플래쉬 메모리를 제조하는 종래의 방법 중에서 플로팅게이트와 콘트롤게이트가 스택형태로 형성되는 스택게이트를 가진 플래쉬메모리의 자기정렬소오스(SAS: Self-Aligned Source)방법을 설명하기위한 공정별로 본 단면도이다.

자기정렬소오스방법이라고 불리어지는 이 방법은 플로팅게이트와 콘트롤게이트를 스택 방식으로 적층하여 형성하는데, 이 스택게이트를 식각한 후 스택게이트의 일부를 마스킹하여 필드산화막을 제거하고, 이온 주입하여 소오스를 형성하는 공정을 채택하고 있다.

도2를 참조하면서 좀더 자세히 설명한다. 도 2 내지 도5는 종래의 SAS 방법을 설명하기위한 플래쉬메모리의 일부 단면도들로서 도2 내지 5의 (a)도는 도1의 Ⅰ-Ⅰ 선 방향으로 절단한 단면도이고 (b)도는 도1의 II-II선 단면도이고, (c)도는 일반적인 주변 영역에 형성되는 트랜지스터의 단면을 해당 공정과 관련하여 보인 단면도이다.

도2에 도시된 바와 같이, LOCOS 산화공정을 실시하여 필드영역에 필드산화막(21)을 형성하여 액티브영역(22)을 필드영역과 절연되게 한다.

그리고 게이트산화막(23)을 형성하고, 그 위에 제1폴리실리콘층을 형성하고 제1폴리실리콘층을 사진식각하여 장차 형성될 콘트롤게이트와 수직인 방향으로 임시플로팅게이트를 형성하고, 층간절연막(25)을 산화막 또는 산화막/질화막/산화막( ONO )으로 형성하고 그 위에 제2폴리실리콘층을 형성하고 사진식각공정을 실시하여 콘트롤게이트(26) 및 주변영역의 게이트전극(27)을 형성한다. 이 때에 층간절연막과 임시플로팅게이트도 식각하여 각 셀당 하나씩 되도록 짤라 져서 완성된 플로팅게이트(24)를 형성한다.

이렇게 한 후 셀 및 주변부의 소오스, 드레인이 될 부위(28)에 ∼10¹⁴정도의 저 농도로 인(Phosphorous) 이온을 주입한다.

다음에는 도3에 도시된 바와 같이, 산화막 증착하고 에치백 하여 셀 액티브영역에 있는 스택게이트(24,26)의 측면과 셀 필드영역에 있는 콘트롤게이트(26) 측면 그리고 주변영역의 게이트전극(27)의 측면에 산화막 사이드월(30)을 형성한다. 이 사이드월(30)은 후속공정에서 층간절연막(25)을 보호하는 역할도 한다. 이를 위하여 사이드월은 충분한 크기를 가져야 하며 제2폴리실리콘 등의 두께 (d1)가 필드산화막의 두께(d2) 보다 두꺼워야 한다. 왜냐하면 필드산화막을 식각할 때 사이드월도 동시에 식각이 되므로 사이드월이 식각되어 층간절연막이 노출되지 말아야 하기 때문이다.

이렇게 한 다음, 도4와 같이, SAS를 위한 포토레지스트 마스크를 셀의 소오스 영역만 열도록 형성한 다음, 산화막을 필드산화막(21)을 식각하고 고농도 이온주입한다. 이 때 자기정렬 소오스 부분의 실리콘 기판도 도시된 바와 같이 조금 식각이 된다.

다음에는 셀 영역은 포토레지스트로 막고 주변 영역에만 이온 주입하여 주변 영역에 있는 트랜지스터에 소오스/드레인 형성을 위한 이온 주입을 한다. 물론 이온 주입 후에는 열처리하여 불순물 층을 형성한다.

이렇게 하여 형성된 단면 모양이 대략 도5와 같이 된다.

위에서 설명한 바와 같은 SAS 방법은 층간 절연막(25)을 보호하기 위하여 콘트롤게이트의 두께가 필드산화막(21) 보다 더 두꺼워야 한다. 따라서 스택게이트의 높이가 높아지게 되고, 디자인 룰이 작아질수록 공정이 어려워지며, 스택게이트 사이가 좁아질수록 원하는 두께이상의 산화막이 스택게이트 사이에 증착되어 사이드월의 폭도 증가되는 문제가 발생된다. 만약 사이드월의 폭이 증가된다면 식각되는 필드산화막의 폭도 줄어들게 되어 결국 소오스라인의 폭도 줄어들어서 저항이 증가된다.

즉, 종래기술에서는 콘트롤게이트의 두께가 반드시 필드산화막보다 크게 되어야 함에 따른 사이드월의 폭 증가 가능성과 이에 따른 소오스 저항 증가의 문제점이 있다.

본 발명은 이러한 종래의 문제점들을 해소하기 위한 플래쉬 메모리의 제조방법으로서, 필드영역과 액티브영역을 구분하고 플로팅게이트와 콘트롤게이트를 적층하여 형성하는 스택게이트 형성공정을 실시하고 저 농도 이온을 주입하는 공정과; 웨이퍼 전면에 실리콘 질화막을 증착하는 공정과; 상기 실리콘 질화막 위에 산화막을 증착한 후 에치백하여 상기 실리콘질화막의 측면에 산화막 사이드월을 형성하는 공정과; 노출된 실리콘질화막을 건식각으로 제거하여 게이트 측벽에 부착된 잔류질화막을 형성하는 공정과; 폴리실리콘을 증착하고 에치백하여 질화막 상부 노출부분이 폴리실리콘으로 덮이도록 하는 공정과; 자기정렬 소오스 마스크를 사용하여 셀의 소오스가 형성될 부위를 열고 산화막 사이드월을 식각하고, 산화막 사이드월 밑에 있던 잔류질화막의 수평부분을 제거하고, 이어서 산화막을 식각하여 기판을 노출시키는 공정과; 고농도 이온을 주입하고, 열처리하여 소오스와 드레인을 형성하는 공정을 포함하여 이루어진다.

실리콘 질화막의 두께를 약 500 Å 정도로 형성하고, 산화막 사이드월은 습식 식각 공정을 사용하여 제거하며, 특히 주변 영역의 트랜지스터 제조 공정에 필요한 공정은 셀 영역의 공정을 실시할 때 주변영역의 공정도 동시에 실시한다.

도 1은 일반적인 플래쉬 메모리의 레이아웃도이다.

도 2 내지 도5는 종래의 SAS 방법을 설명하기위한 플래쉬메모리의 일부 단면도들로서 도2 내지 5의 (a)도는 도1의 Ⅰ-Ⅰ 선 방향으로 절단한 단면도이고 (b)도는 도1의 II-II선 단면도이고, (c)도는 일반적인 주변 영역에 형성되는 트랜지스터의 단면을 해당 공정과 관련하여 보인 단면도이다.

도 6내지 도12는 본 발명의 방법을 설명하기위한 도면들로서, 도6 내지 12의 (a)도는 도1의 Ⅰ-Ⅰ 선 방향으로 절단한 단면도이고 (b)도는 도1의 II-II선 단면도이고, (c)도는 일반적인 주변 영역에 형성되는 트랜지스터의 단면을 해당 공정과 관련하여 보인 단면도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

필드산화막: 21, 액티브영역: 22

게이트산화막 : 23,33 층간절연막: 25, 35

게이트전극 :27,36, 37 플로팅게이트 : 24, 34

스택게이트 : 24,26;34,36 콘트롤게이트 : 26, 36

산화막 사이드월 :30

실리콘 질화막 :40 산화막 사이드월 :41,42,43

잔류질화막 : 40-1, 40-2, 40-3 잔류폴리실리콘 :44,45,46

포토레지스트 마스크 :47 소오스/드레인 :50,51

소오스콘택 : 55

도6내지 12는 본 발명의 일 실시예를 설명하기위하여 도1의 레이아웃에 도시된 바와 같은 방향으로 절단한 단면 형상들을 보인 것이다.

도6 내지 12의 (a)도는 도1의 Ⅰ-Ⅰ 선 방향으로 절단한 단면도이고 (b)도는 도1의 II-II선 단면도이고, (c)도는 일반적인 주변 영역에 형성되는 트랜지스터의 단면을 해당 공정과 관련하여 보인 단면도이다.

도3을 참조하면서 본 발명의 일 예를 자세히 설명한다.

도6에 도시된 바와 같이, LOCOS 산화공정을 실시하여 필드영역에 필드산화막(21)을 형성하여 액티브영역(22)을 필드영역과 절연되게 한다.

그리고 게이트산화막(33)을 형성하고, 그 위에 제1폴리실리콘층을 형성하고 제1폴리실리콘층을 사진식각하여 장차 형성될 콘트롤게이트와 수직인 방향으로 임시플로팅게이트를 형성하고, 층간절연막(35)을 산화막 또는 산화막/질화막/산화막( ONO )으로 형성하고 그 위에 제2폴리실리콘층을 형성하고 사진식각공정을 실시하여 콘트롤게이트(36) 및 주변영역의 게이트전극(37)을 형성한다. 이 때에 층간절연막과 임시플로팅게이트도 식각하여 각 셀당 하나씩 되도록 짤라 져서 완성된 플로팅게이트(34)를 형성한다.

이렇게 한 후 셀 및 주변부의 소오스, 드레인이 될 부위(28)에 N^-이온 주입을 한다. 일 예로서 인(Phosphorous) 이온을 ∼10¹⁴정도의 저 농도로 주입하여 소오스 드레인 용 불순물 영역(50)을 형성한다.

다음에는 도7에 도시된 바와 같이, 웨이퍼 전면에 얇은 두께(약 500 Å 정도) 실리콘 질화막(40)을 증착한다. 이 질화막 위에 산화막을 증착한 후 에치백하여 셀 액티브영역에 있는 스택게이트(34,36),셀 필드영역에 있는 콘트롤게이트(36), 그리고 주변영역의 게이트전극(37)을 덮고 있는 실리콘질화막(40)의 측면에 산화막 사이드월(41,42,43)을 형성한다.

이어서 도8와 같이, 노출된 실리콘질화막(40)을 건식각하여 제거하여 게이트 측벽에 부착된 잔류질화막(40-1, 40-2, 40-3)을 만든다. 이 때 실시하는 건식각 공정은 산화막과 식각 선택비가 높은 방식을 채택하여 산화막 사이드월이 식각되지 아니하게 하여 게이트전극(36,37)의 상면보다 높이 솟은 상태로 사이드월이 유지되게 한다.

다음에는 도9와 같이, 폴리실리콘을 증착한 후 이를 에치백하여 사이드월(41,42,43)의 상부 모서리 측면에 잔류폴리실리콘(44,45,46)이 잔류하게 한다. 그래서 잔류질화막(40-1, 40-1, 40-3)의 상부가 게이트 폴리실리콘과 잔류폴리실리콘 및 사이드월에 의하여 감싸 지게 한다.

이렇게 한 다음, 도10과 같이, SAS를 위한 포토레지스트 마스크(47)를 셀의 소오스 형성영역만 열고 나머지 부분은 막도록 형성한 다음, 사이드월(41,42,43) 산화막을 습식식각하여 제거한다. 이 때 도시된 바와 같이 필드산화막(21)도 표면 일부가 식각 되나 사이드월에 사용된 산화막이 습식 식각률이 큰 화학 증착 산화막일 경우 열 산화막으로 성장된 필드산화막은 손실이 적게 된다.

이어서 도11과 같이, 도9의 공정에서 사용된 포토레지스트 마스크(47)를 그대로 이용하여 실리콘질화막(40-1, 40-2)을 비등방석 식각 하여 수평부분을 짤라서 소오스가 될 부분의 폭을 증가시킨 후 산화막을 건식각하여 실리콘 기판을 노출시킨 후 고농도 이온 N⁺을 주입한다.

다음에는 셀 영역은 포토레지스트로 막고 주변 영역에만 마스크를 열어서 이온 주입하여 주변 영역에 있는 트랜지스터에 소오스/드레인 형성을 위한 이온 주입을 하고 열처리하여 불순물 층을 형성한다.

이렇게 하면 셀 영역과 주변 영역에 소오스/드레인(51)이 형성되는데, 이 때의 단면 모양이 대략 도12와 같이 된다.

이렇게 형성된 셀의 동작은 일반적인 ETOX 플래쉬 메모리셀의 동작과 동일하다. 즉 프로그램 시는 드레인과 콘트롤게이트에 높은 전압을 인가하여 핫일렉트론을 생성시켜 플로팅게이트에 축적되게 한다. 프로그램 상태를 소거할 경우에는 소오스에 높은 전압을 인가하고 콘트롤게이트를 0 V 로 유지하여 플로팅게이트의 전자가 방출되게 하거나, 소오스에 사용전원 전압을 인가하고 콘트롤게이트에 음의 전압을 인가하여 역시 플로팅게이트의 전자가 방출되게 하여 소거한다.

본 발명의 가장큰 효과는 SAS 공정이 식각되는 필드산화막의 폭이 넓어짐에 의해 소오스 라인의 저항이 낮아 질 수 있는 점이다. 도1에서 보인 바와 같이, 소오스콘택(55)은 수개(보통 8-16 개) 비트라인마다 만들어지게 되며, 가능한 한 소오스 콘택을 적게 하는 것이 고집적 플래쉬 제작에 중요하다. 본 고안의 공정을 사용하면 소오스 라인의 폭이 종전 공정에 비해 많이 늘어나게 되고 따라서 소오스 라인의 저항이 작아 진다.

또 주변회로에 사용되는 사이드월 스페이서의 폭을 자유롭게 조절할 수 있는 장점이 있다. 종래의 공정은 산화막으로만 사이드월을 형성하고 이것이 주변회로의 LDD 스페이서로도 사용되었다. LDD 스페이서가 충분히 형성되어야만 주변회로 소자의 신뢰성을 확보할 수 있으나, 이 스페이서가 커질 수록 필드산화막의 식각되는 부분의 폭이 작아지므로 소오스 라인의 저항이 커지는 단점이 있다. 본 고안에서는 산화막 사이드월이 충분히 커지더라도 셀 내에서는 제거가 되고 필드산화막이 식각되는 폭은 실리콘 질화막의 증착 두께에 의해서만 결정되므로 주변회로의 사이드월 스페이서의 폭을 자유로이 조절할 수가 있어 유리하다.

또한 콘트롤게이트의 두께 증가 없이 플로팅게이트와 콘트롤게이트 사이의 절연막을 보호할 수가 있다. 종래 기술에서는 산화막 사이드월만을 사용하기 때문에 콘트롤게이트의 두께가 필드산화막 두께 보다 커야만 하는 공정상의 제약이 있었다, 콘트롤게이트의 두께가 두꺼울수록 포토 및 식각 공정에서의 어려움이 있게 된다. 측면 산화막 사이드월이 층간절연막을 보호하려면 충분한 산화막 식각이 어려워진다. 본 고안에서는 층간 산화막이 질화막으로 감싸여 있으므로 산화막 식각과는 관계없이 보호 가능하다.

Claims (4)

1. 플래쉬 메모리의 제조방법에 있어서,

   필드영역과 액티브영역을 구분하고 플로팅게이트와 콘트롤게이트를 적층하여 형성하는 스택게이트 형성공정을 실시하고 저농도 이온을 주입하는 공정과;

   웨이퍼 전면에 실리콘 질화막을 증착하는 공정과;

   상기 실리콘 질화막 위에 산화막을 증착한 후 에치백하여 상기 실리콘질화막의 측면에 산화막 사이드월을 형성하는 공정과;

   노출된 실리콘질화막을 건식각으로 제거하여 게이트 측벽에 부착된 잔류질화막을 형성하는 공정과;

   폴리실리콘을 증착하고 에치백하여 질화막 상부 노출부분이 폴리실리콘으로 덮히도록 하는 공정과;

   자기정렬 소오스 마스크를 사용하여 셀의 소오스가 형성될 부위를 열고 산화막 사이드월을 식각하고, 산화막 사이드월 밑에 있던 잔류질화막의 수평부분을 제거하고, 이어서 산화막을 식각하여 기판을 노출시키는 공정과;

   고농도 이온을 주입하고, 열처리하여 소오스와 드레인을 형성하는 공정을 포함하여 이루어지는 플래쉬 메모리 제조방법.
2. 청구항 1에 있어서,

   웨이퍼 전면에 실리콘 질화막을 증착하는 공정에서 실리콘 질화막의 두께를 약 500 Å 정도로 형성하는 것이 특징인 플래쉬 메모리 제조방법
3. 청구항 1에 있어서,

   자기정렬 소오스 마스크를 사용하여 셀의 소오스가 형성될 부위를 열고 산화막 사이드월을 식각할 때 습식 식각 공정을 사용하는 것이 특징인 플래쉬메모리 제조방법.
4. 청구항 1에 있어서,

   주변 영역의 트랜지스터 제조 공정에 필요한 공정은 셀영역의 공정을 실시할 때 주변영역의 공정도 동시에 실시하는 것이 특징인 플래쉬메모리 제조방법.

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