KR100444841B1 - 플래쉬 메모리 셀의 제조 방법 - Google Patents
플래쉬 메모리 셀의 제조 방법 Download PDFInfo
- Publication number
- KR100444841B1 KR100444841B1 KR1019970077467A KR19970077467A KR100444841B1 KR 100444841 B1 KR100444841 B1 KR 100444841B1 KR 1019970077467 A KR1019970077467 A KR 1019970077467A KR 19970077467 A KR19970077467 A KR 19970077467A KR 100444841 B1 KR100444841 B1 KR 100444841B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor substrate
- gate
- region
- source
- forming
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 10
- 238000000034 method Methods 0.000 title abstract description 7
- 239000004065 semiconductor Substances 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 239000012535 impurity Substances 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 12
- 229920005591 polysilicon Polymers 0.000 abstract description 12
- 239000011800 void material Substances 0.000 abstract description 5
- 230000005641 tunneling Effects 0.000 abstract description 2
- 238000005468 ion implantation Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
종래의 일반적인 방법으로 제조된 플래쉬 메모리 셀은 플로팅 게이트가 반도체 기판에 평행하게 위치함에 따라 플로팅 게이트의 모서리와 소오스 영역이 접촉하는 면적이 작아지므로 프로그램 및 소거 동작의 효율성을 저하시킨다. 또한, 플로팅 게이트 및 콘트롤 게이트를 동시에 식각할 때 반도체 기판이 과도 식각되므로 반도체 기판에 폴리실리콘 보이드가 발생된다. 이 보이드를 통하여 셀렉트 게이트가 반도체 기판과 연결됨에 따라 소자의 신뢰성을 저하시킨다.
본 발명에서는 플로팅 게이트와 소오스 및 드레인 영역의 모서리를 완만하게 형성하여 소오스 영역의 전자가 플로팅 게이트로 주입되는 면적, 즉 터널링 면적을 증가시키고, 폴리실리콘 보이드가 형성되기 쉬운 게이트 인접 영역의 반도체 기판을 식각하므로써 원천적으로 폴리실리콘 보이드를 제거하며, 플로팅 게이트를 반도체 기판과 완만하게 형성하여 플로팅 게이트의 데이터 손실 및 이득을 감소시킨다.
Description
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히 플래쉬 메모리 셀의 플로팅 게이트를 소오스 및 드레인 영역에 완만하게 형성하여 프로그램과 소거 동작의 효율성을 높이고 플로팅 게이트 및 콘트롤 게이트를 동시에 식각하여 발생되는 폴리실리콘 보이드 문제를 해결하여 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
종래의 플래쉬 메모리 셀의 제조 방법을 도 1의 스플리트 게이트형 플래쉬 메모리 셀의 제조 방법을 예로 설명하면 다음과 같다.
반도체 기판(101) 상부에 터널 산화막(102), 플로팅 게이트(103)로 사용되는 제 1 폴리실리콘막, 유전체막(104), 콘트롤 게이트(105)로 사용되는 제 2 폴리실리콘막 및 산화막(106)을 순차적으로 형성한다. 이들의 선택된 영역을 식각하여 반도체 기판(101)을 노출시켜 플로팅 게이트(103)와 콘트롤 게이트(105)가 적층된 스택 게이트를 형성한다. 불순물 이온 주입 공정에 의해 반도체 기판(101)상의 선택된 영역에 소오스 및 드레인 영역(107a 및 107b)을 형성한 후 스택 게이트의 일측벽 및 산화막(106) 상부에서 드레인 영역(107b)이 형성된 반도체 기판(101)이 덮히도록 스페이서 절연막(108)을 형성한다. 저농도의 불순물 이온 주입 공정을 실시하여 스페이서 절연막(108)과 소오스 영역(107a) 사이의 반도체 기판(101)상에 저농도 불순물 주입 영역(109)를 형성한다. 소오스 영역(107a)와 저농도 불순물 영역(109)가 형성된 반도체 기판(101) 상부에 셀렉트 게이트 산화막(110)을 형성하고 전체 구조 상부에 제 3 폴리실리콘막을 증착한 후 패터닝하여 셀렉트 게이트(111)를 형성한다.
그런데 이와 같은 방법으로 제조된 플래쉬 메모리 셀은 플로팅 게이트가 반도체 기판에 평행하게 위치함에 따라 플로팅 게이트의 모서리와 소오스 영역이 접촉하는 면적이 작아지므로 프로그램 및 소거 동작의 효율성을 저하시킨다. 또한, 플로팅 게이트 및 콘트롤 게이트를 동시에 식각할 때 반도체 기판이 과도 식각되므로 반도체 기판에 폴리실리콘 보이드가 발생된다. 이 보이드를 통하여 셀렉트 게이트가 반도체 기판과 연결됨에 따라 소자의 신뢰성을 저하시킨다.
따라서, 본 발명은 프로그램 및 소거 동작의 효율성을 향상시키고 폴리실리콘 보이드의 발생을 억제하여 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판의 선택된 영역을 소정의 깊이로 식각하는 단계와, 상기 식각된 반도체 기판 상부에 터널 산화막, 플로팅 게이트, 유전체막, 콘트롤 게이트 및 산화막을 순차적으로 형성하여 스택 게이트를 형성하는 단계와, 상기 스택 게이트 측부의 반도체 기판의 선택된 영역에 소오스 및 드레인 영역을 형성하는 단계와, 상기 소오스 및 드레인 영역이 형성된 반도체 기판을 소정의 깊이로 식각하는 단계와, 상기 스택 게이트 구조의 일측벽 및 산화막의 일부분에서 드레인 영역이 형성된 반도체 기판까지 스페이서 절연막을 형성하는 단계와, 상기 스택 게이트 구조의 일측벽에 형성된 스페이서 절연막과 상기 소오스 영역 사이의 반도체 기판 상에 저농도 불순물 영역을 형성하는 단계와, 상기 소오스 영역 및 저농도 불순물 영역이 형성된 반도체 기판 상부에 셀렉트 게이트 산화막을 형성한 후 전체 구조 상부에 셀렉트 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 스플리트 게이트형 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.
도 2(a) 및 도 2(b)는 본 발명에 따른 스플리트 게이트형 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
101, 201 : 반도체 기판 102, 202 : 터널 산화막
103, 203 : 플로팅 게이트 104, 204 : 유전체막
105, 205 : 콘트롤 게이트 106, 206 : 산화막
107a, 207a : 소오스 영역 107b, 207b : 드레인 영역
108, 208 : 스페이서 절연막 109, 209 : 저농도 불순물 영역
110, 210 : 셀렉트 게이트 산화막 111, 211 : 셀렉트 게이트
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다
도 2(a) 및 도 2(b)는 본 발명에 따른 스플리트 게이트형 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(201)의 선택된 영역을 식각한다. 반도체 기판(201)은 습식 식각에 의해 식각하거나 필드 산화막을 성장시킨 후 제거하는 방법으로 식각한다. 식각된 영역을 포함한 반도체 기판(201) 상부에 터널 산화막(202), 플로팅 게이트(203)으로 사용되는 제 1 폴리실리콘막, 유전체막(204), 콘트롤 게이트(205)로 사용되는 제 2 폴리실리콘막 및 산화막(206)을 순차적으로 형성한다. 이들은 순차적으로 식각하여 반도체 기판(201)을 노출시켜 스택 게이트를 형성한다. 스택 게이트는 식각된 반도체 기판(201) 상부에 굴곡있게 형성한다. 반도체 기판(201)에 고농도 불순물 이온 주입 공정을 실시하여 스택 게이트의 일측부에 드레인 영역(207b)을 형성하고, 스택 게이트의 다른 일측부에서 일정 간격 이격된 영역에 소오스 영역(207a)을 형성한다.
도 2(b)를 참조하면, 소오스 및 드레인 영역(207a 및 207b)이 형성된 반도체 기판(201)을 일정 영역을 식각한다. 스택 게이트의 일측벽 및 산화막(206)의 일부분에서 드레인 영역(207b)이 형성된 반도체 기판(201)까지 스페이서 절연막(208)을 형성한다. 스택 게이트의 일측벽에 형성된 스페이서 절연막(208)과 소오스 영역(207a) 사이의 반도체 기판(201) 상에 저농도 불순물 이온 주입 공정에 의해 저농도 불순물 영역(209)을 형성한다. 소오스 영역(207a) 및 저농도 불순물 영역(209)이 형성된 반도체 기판(201) 상부에 셀렉트 게이트 산화막(210)을 형성하고 전체 구조 상부에 제 3 폴리실리콘막을 증착한 후 패터닝하여 셀렉트 게이트(211)를 형성한다.
이와 같이 형성된 플래쉬 메모리 셀은 플로팅 게이트와 소오스 및 드레인 영역의 모서리가 완만하게 형성되어 소오스 영역의 전자가 플로팅 게이트로 주입되는 면적, 즉 터널링 면적을 증가시킬 수 있다. 그리고, 폴리실리콘 보이드가 형성되기 쉬운 게이트 인접 영역의 반도체 기판을 식각하므로써 원천적으로 폴리실리콘 보이드를 제거할 수 있다. 또한, 플로팅 게이트가 반도체 기판과 완만하게 형성되어 플로팅 게이트의 데이터 손실 및 이득을 감소시킨다.
상술한 바와 같이 본 발명에 의하면 프로그램 및 소거 동작의 효율성을 높일 수 있으며, 신뢰성 시험, 특히 고온 고전압 시험을 실시할 때 플로팅 게이트의 돌출 부분에서의 데이터 손실을 획기적으로 감소시킬 수 있다. 또한 폴리실리콘 보이드 문제를 반도체 기판을 식각하므로써 근본적으로 해결할 수 있다. 따라서, 소자의 신뢰성 및 특성을 개선시켜 생산성을 향상시킬 수 있다.
Claims (1)
- 반도체 기판의 선택된 영역을 소정의 깊이로 식각하는 단계와,상기 식각된 반도체 기판 상부에 터널 산화막, 플로팅 게이트, 유전체막, 콘트롤 게이트 및 산화막을 순차적으로 형성하여 스택 게이트를 형성하는 단계와,상기 스택 게이트 측부의 반도체 기판의 선택된 영역에 소오스 및 드레인 영역을 형성하는 단계와,상기 소오스 및 드레인 영역이 형성된 반도체 기판을 소정의 깊이로 식각하는 단계와,상기 스택 게이트 구조의 일측벽 및 산화막의 일부분에서 드레인 영역이 형성된 반도체 기판까지 스페이서 절연막을 형성하는 단계와,상기 스택 게이트 구조의 일측벽에 형성된 스페이서 절연막과 상기 소오스 영역 사이의 반도체 기판 상에 저농도 불순물 영역을 형성하는 단계와,상기 소오스 영역 및 저농도 불순물 영역이 형성된 반도체 기판 상부에 셀렉트 게이트 산화막을 형성한 후 전체 구조 상부에 셀렉트 게이트를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970077467A KR100444841B1 (ko) | 1997-12-29 | 1997-12-29 | 플래쉬 메모리 셀의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970077467A KR100444841B1 (ko) | 1997-12-29 | 1997-12-29 | 플래쉬 메모리 셀의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990057416A KR19990057416A (ko) | 1999-07-15 |
| KR100444841B1 true KR100444841B1 (ko) | 2004-10-14 |
Family
ID=37362274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970077467A KR100444841B1 (ko) | 1997-12-29 | 1997-12-29 | 플래쉬 메모리 셀의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100444841B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8541827B2 (en) | 2001-11-16 | 2013-09-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283468A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | 不揮発性メモリ装置の製造方法 |
| KR930017190A (ko) * | 1992-01-09 | 1993-08-30 | 김광호 | 반도체 기억장치 및 그의 제조방법 |
| JPH07122657A (ja) * | 1993-10-25 | 1995-05-12 | Yamaha Corp | 半導体メモリとその製法 |
| KR960036089A (ko) * | 1995-03-14 | 1996-10-28 | 김주용 | 플래쉬 이이피롬 셀 및 그 제조방법 |
| JPH09321154A (ja) * | 1996-06-03 | 1997-12-12 | Ricoh Co Ltd | 半導体記憶装置及びその製造方法 |
-
1997
- 1997-12-29 KR KR1019970077467A patent/KR100444841B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283468A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | 不揮発性メモリ装置の製造方法 |
| KR930017190A (ko) * | 1992-01-09 | 1993-08-30 | 김광호 | 반도체 기억장치 및 그의 제조방법 |
| JPH07122657A (ja) * | 1993-10-25 | 1995-05-12 | Yamaha Corp | 半導体メモリとその製法 |
| KR960036089A (ko) * | 1995-03-14 | 1996-10-28 | 김주용 | 플래쉬 이이피롬 셀 및 그 제조방법 |
| JPH09321154A (ja) * | 1996-06-03 | 1997-12-12 | Ricoh Co Ltd | 半導体記憶装置及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8541827B2 (en) | 2001-11-16 | 2013-09-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990057416A (ko) | 1999-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7081651B2 (en) | Non-volatile memory device with protruding charge storage layer and method of fabricating the same | |
| US6468864B1 (en) | Method of fabricating silicon nitride read only memory | |
| KR20020068926A (ko) | 스플릿 게이트형 플래쉬 메모리소자 | |
| US6180980B1 (en) | Trench non-volatile memory cell | |
| KR100510541B1 (ko) | 고전압 트랜지스터 및 그 제조 방법 | |
| US11894447B2 (en) | Method for manufacturing a semiconductor device with reduced variation of the impurity concentration near the surface of the semiconductor film | |
| US7948022B2 (en) | Flash memory device and method for manufacturing the same | |
| KR100654359B1 (ko) | 비휘발성 메모리 소자 제조 방법 | |
| KR100444841B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| CN114334986A (zh) | 半导体结构及其形成方法 | |
| KR100642383B1 (ko) | 개선된 소거효율을 갖는 플래시 메모리소자 및 그 제조방법 | |
| KR20080069481A (ko) | 매몰형 스플릿 게이트를 구비한 불휘발성 메모리소자 및 그제조방법 | |
| JP3253846B2 (ja) | 半導体装置およびその製造方法 | |
| US6365449B1 (en) | Process for making a non-volatile memory cell with a polysilicon spacer defined select gate | |
| KR100339420B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
| KR100444612B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
| KR100262002B1 (ko) | 플래쉬 메모리 제조방법 | |
| KR20000044872A (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR100423576B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100242382B1 (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| KR100303916B1 (ko) | 플레쉬 메모리 셀의 제조방법 | |
| KR970018611A (ko) | 비휘발성 메모리 셀 및 그 제조방법 | |
| KR100862145B1 (ko) | 플래쉬 메모리 소자 및 그 제조방법 | |
| KR19990060817A (ko) | 플래쉬 메모리 셀 제조 방법 | |
| KR19990057083A (ko) | 플래쉬 메모리 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100726 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |