KR100510541B1 - 고전압 트랜지스터 및 그 제조 방법 - Google Patents

고전압 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

비대칭 구조를 가지는 게이트 전극의 양 측에서 고농도 접합 영역에 샐리사이드 공정을 적용하여 금속 실리사이드층을 형성한 고전압 트랜지스터 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 고전압 트랜지스터에서는 고농도 소스 영역 및 고농도 드레인 영역 형성을 위한 이온 주입 공정이 게이트 전극 측벽에 형성된 절연 스페이서에 의하여 자기정렬 방식으로 이루어진다. 고농도 소스 영역은 채널 영역으로부터 제1 거리 만큼 이격되어 형성되어 있다. 고농도 드레인 영역은 채널 영역으로부터 제1 거리보다 큰 제2 거리 만큼 이격되어 형성되어 있다. 비대칭 구조를 가지는 게이트 전극은 게이트 저부와 게이트 상부로 구성된다. 게이트 상부는 게이트 저부와 일체로 형성되고 게이트 저부의 위에서 소정 길이 만큼 돌출되어 저농도 드레인 영역 위로 연장되어 있다. 고농도 소스 영역 및 고농도 드레인 영역 위에는 각각 제1 금속 실리사이드층 및 제2 금속 실리사이드층이 형성되어 있다. 제1 금속 실리사이드층 및 제2 금속 실리사이드층은 웨이퍼상에서 전면적으로 행해지는 샐리사이드 공정에 의하여 형성된다.

Description

고전압 트랜지스터 및 그 제조 방법{High voltage transistor and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 고전압에서 동작하는 비휘발성 메모리 소자인 플래쉬 메모리 소자 또는 EEPROM (electrically erasable and programmable read only memory) 소자의 주변 회로를 구성하는 고전압 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 집적회로가 고전압을 사용하는 외부 시스템을 직접 제어하는 경우 집적회로 내부에 외부 시스템의 고전압이 직접 걸리는 고전압 제어용 소자가 필요하게 되며, 또한 높은 브레이크다운 전압 (Breakdown voltage)이 필요한 회로에서도 고전압용의 특수한 소자를 필요로 한다. 예를 들면, EEPROM 소자의 셀은 동작시 F-N (Fowler-Nordheim) 터널링을 이용하기 때문에 프로그램 동작 또는 소거 동작시 고전압이 요구되며, 이와 같이 동작시 고전압이 요구되는 소자들은 주변 회로에 고전압 트랜지스터를 사용하는 것이 필수적이다.
비휘발성 메모리 셀의 동작을 수행하는 데 필요한 주변 회로를 구성하는 고전압 트랜지스터의 성능을 향상시키기 위한 다양한 기술이 제안되었다. (예를 들면, 미합중국 특허 제5,917,218호 및 제6,071,775호 참조)
고전압이 직접 인가되는 외부 시스템의 구동 트랜지스터가 상기 외부 시스템을 원활히 구동할 수 있게 작동하기 위해서는, 고전압 트랜지스터의 드레인과 반도체 기판과의 사이의 브레이크다운 전압이 상기 드레인에 인가되는 고전압보다 커야 한다. 고전압이 인가되는 드레인의 브레이크다운 전압을 결정하는 가장 중요한 파라미터는 게이트 전극과 고농도 접합과의 사이의 이격 거리이다.
종래 기술의 일 예에서는 고전압 트랜지스터에서 브레이크다운 전압을 높이기 위하여 드레인 영역에 MIDDD (mask islanded double diffused drain) 구조를 채용하여 고내압 접합 구조를 구현하였다.
도 1은 MIDDD 구조를 채용한 종래 기술의 일 예에 따른 고전압 트랜지스터(10)를 보여주는 요부 단면도이다. 도 1에는 NMOS를 구성하는 고전압 트랜지스터(10)의 구조가 예시되어 있다.
도 1을 참조하면, P형 실리콘 기판(12)에 형성된 드레인 영역(16)은 저농도 드레인 영역(16a) 및 고농도 드레인 영역(16b)으로 구성되는 이중 구조로 형성되어 있다. 이 구조에 있어서, 게이트 전극(20)과 고농도 드레인 영역(16b)과의 사이에 충분한 이격 거리(X1)를 확보하기 위하여 포토레지스트 패턴을 이용하여 고농도 이온 주입을 행한다.
종래 기술에서와 같이 게이트 전극(20)과 고농도 드레인 영역(16b)과의 사이의 이격 거리(X1)를 확보하기 위하여 고농도 이온 주입시 포토레지스트 패턴을 이용하는 경우, 상기 포토레지스트 패턴 형성을 위한 포토리소그래피 공정에서는 상기 이격 거리(X1) 및 상기 고농도 드레인 영역(16b)과 콘택(30)과의 오버랩(overlap)을 위한 미스얼라인 마진 (misalign margin)(X2)을 고려하여야 한다. 따라서, 미스얼라인 마진(X2)을 고려한 디자인룰(design rule)에 해당되는 사이즈 만큼의 치수를 크게 한 레이아웃이 필요하며, 이는 고전압 트랜지스터의 면적을 증가시키는 요인으로 작용한다.
한편, 로직 트랜지스터에서는 고속 동작을 위하여 콘택 영역에 샐리사이드 (self-aligned silicide) 공정을 적용하는 것이 일반적이다. 주변 회로 영역의 고전압 트랜지스터에 대하여도 샐리사이드 공정을 적용하면 고전압 트랜지스터의 퍼포먼스(performance)를 향상시킬 수 있다는 이점이 있으나, 도 1에 예시된 종래 기술에서와 같이 주변 회로 영역에서 포토레지스트 패턴을 이용하여 게이트 전극(20)과 고농도 드레인 영역(16b)과의 사이의 이격 거리(X1)를 확보하는 경우, 고속의 로직 트랜지스터 구현을 위한 샐리사이드 공정을 웨이퍼상에 전면적으로 적용하는 것이 불가능하다. 그 이유는 도 1에 도시한 바와 같은 고전압 트랜지스터(10)에서 샐리사이드 공정을 적용하면 상기 저농도 드레인 영역(16a)의 표면까지 실리사이드화되어 상기 저농도 드레인 영역(16a)에 직접 바이어스(bias)되는 형태로 되므로 브레이트다운 전압이 크게 저하되기 때문이다.
본 발명의 목적은 상기한 종래 기술에서의 문제점들을 해결하고자 하는 것으로, 게이트 전극과 고농도 드레인 영역과의 사이에 충분한 이격 거리를 확보하면서 미스얼라인 마진을 고려할 필요가 없는 레이아웃을 가능하게 하여 트랜지스터의 면적을 줄일 수 있는 고전압 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 주변 회로를 구성하는 고전압 트랜지스터의 퍼포먼스를 향상시킬 수 있도록 샐리사이드 공정을 적용하는 것이 가능한 고전압 트랜지스터의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 고전압 트랜지스터는 반도체 기판에 형성된 채널 영역과, 상기 채널 영역 위에 형성된 게이트 절연막을 포함한다. 상기 채널 영역을 사이에 두고 상기 반도체 기판에 각각 저농도 소스 영역 및 저농도 드레인 영역이 형성되어 있다. 고농도 소스 영역이 상기 채널 영역으로부터 제1 거리 만큼 이격되어 형성되어 있다. 또한, 고농도 드레인 영역이 상기 채널 영역으로부터 상기 제1 거리보다 큰 제2 거리 만큼 이격되어 형성되어 있다. 게이트 전극은 게이트 저부와 게이트 상부로 구성된다. 상기 게이트 저부는 상기 채널 영역 위에서 상기 게이트 절연막과 접해 있고, 상기 게이트 상부는 상기 게이트 저부와 일체로 형성되고 상기 게이트 저부의 위에서 상기 게이트 저부로부터 소정 길이 만큼 돌출되어 상기 저농도 드레인 영역 위로 연장되어 있다. 상기 고농도 소스 영역 및 고농도 드레인 영역 위에는 각각 제1 금속 실리사이드층 및 제2 금속 실리사이드층이 형성되어 있다.
또한, 본 발명에 따른 고전압 트랜지스터는 상기 게이트 저부 및 게이트 상부의 측벽을 구성하고 상기 고농도 소스 영역에 인접한 제1 게이트 측벽과, 상기 게이트 저부 및 게이트 상부의 측벽을 구성하고 상기 고농도 드레인 영역에 인접한 제2 게이트 측벽을 가진다. 상기 제1 게이트 측벽 및 제2 게이트 측벽은 상기 채널 영역을 중심으로 상호 비대칭 구조를 가진다.
또한, 본 발명에 따른 고전압 트랜지스터는 상기 제1 게이트 측벽을 덮는 제1 절연 스페이서와, 상기 제2 게이트 측벽을 덮는 제2 절연 스페이서를 더 포함한다. 상기 제1 및 제2 절연 스페이서는 상기 채널 영역을 중심으로 상호 비대칭 구조를 가진다. 상기 제2 절연 스페이서는 상기 게이트 상부의 아래에서 상기 게이트 저부까지 연장되어 있는 연장부를 포함한다. 상기 제1 절연 스페이서는 상기 게이트 저부와 상기 제1 금속 실리사이드층과의 사이에서 제1 폭 만큼 연장되어 있는 제1 저면을 가진다. 상기 제2 절연 스페이서는 상기 게이트 저부와 상기 제2 금속 실리사이드층과의 사이에서 제1 폭 보다 큰 제2 폭 만큼 연장되어 있는 제2 저면을 가진다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 고전압 트랜지스터의 제조 방법에서는 제1 도전형인 반도체 기판상의 제1 영역을 덮는 마스크 패턴을 형성한다. 상기 마스크 패턴 주위에 노출되어 있는 상기 반도체 기판의 표면에 게이트 절연막을 형성한다. 상기 게이트 절연막 상면으로부터 및 마스크 패턴의 상면까지 비대칭적으로 연장되는 게이트 전극을 형성한다. 상기 제1 영역이 노출되도록 상기 마스크 패턴을 제거한다. 상기 게이트 전극의 양측에 저농도 소스 영역 및 저농도 드레인 영역이 형성되도록 상기 반도체 기판에 제1 도전형과 반대인 제2 도전형의 저농도 불순물 이온 주입을 행한다. 상기 게이트 전극의 양 측벽에 상호 비대칭 구조를 가지는 제1 절연 스페이서 및 제2 절연 스페이서를 각각 형성한다. 상기 게이트 전극과 상기 제1 절연 스페이서 및 제2 절연 스페이서를 이온 주입 마스크로 하여 고농도 불순물 이온 주입을 행하여 고농도 소스 영역 및 고농도 드레인 영역을 형성한다. 상기 고농도 소스 영역 및 고농도 드레인 영역에 금속 실리사이드층을 형성한다.
상기 게이트 전극을 형성하기 위하여, 먼저 상기 게이트 절연막 및 상기 마스크 패턴 위에 전면적으로 연장되는 도전층을 형성한다. 그 후, 상기 게이트 절연막과 상기 마스크 패턴과의 경계 부분에 상기 도전층이 남아 있도록 상기 도전층을 패터닝한다.
상기 마스크 패턴을 제거하는 단계에서는 상기 제1 영역이 노출됨과 동시에 상기 제1 영역 근방에서 상기 게이트 전극의 리세스된 측벽이 노출되고, 상기 제2 절연 스페이서는 상기 제1 영역 위에서 상기 리세스된 측벽을 덮는다.
바람직하게는, 성기 저농도 불순물 이온 주입 단계는 상기 게이트 전극을 이온 주입 마스크로 하여 경사 이온 주입 방법에 의하여 행해진다.
상기 제1 절연 스페이서는 상기 저농도 소스 영역을 제1 폭 만큼 덮도록 형성되고, 상기 제2 절연 스페이서는 상기 저농도 드레인 영역을 상기 제1 폭 보다 큰 제2 폭 만큼 덮도록 형성된다.
상기 금속 실리사이드층을 형성하는 단계에서는 샐리사이드 공정을 이용한다.
본 발명에 의하면, 주변 회로 영역에서도 메모리 셀 영역과 동시에 전면적으로 샐리사이드 공정을 행할 수 있으므로 고전압 트랜지스터의 퍼포먼스를 향상시킬 수 있다. 고전압 트랜지스터의 게이트 전극을 비대칭 구조로 형성함으로써 게이트 전극과 드레인 영역의 고농도 접합과의 사이에 충분한 이격 거리를 확보할 수 있어 높은 브레이트다운 전압을 유지할 수 있다. 그리고, 소스 영역 및 드레인 영역 형성시 절연 스페이서를 이용한 자기정렬 방식으로 고농도 이온 주입 공정을 행하므로 종래 기술에서와 같이 포토리소그래피 공정에서의 미스얼라인 마진을 고려할 필요가 없으며, 따라서 종래 기술에 비하여 축소된 레이아웃을 얻을 수 있고, 소스 영역의 면적을 최소화하여 트랜지스터의 면적을 줄일 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 2 내지 도 8은 본 발명의 바람직한 실시예에 따른 고전압 트랜지스터의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
본 실시예에서는 매트릭스 어레이 형상으로 배열된 복수의 메모리 셀을 포함하는 비휘발성 메모리 소자의 메모리 셀 영역과, 주변 회로 영역을 포함하는 반도체 기판중 상기 주변 회로 영역에 형성되는 고전압 트랜지스터의 제조 방법에 대하여 설명한다. 또한, 본 실시예에서는 P형의 반도체 기판상에 NMOS를 형성하는 공정에 대하여 예시한다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 상기 NMOS가 반도체 기판에 형성되어 있는 P형 웰 위에 형성될 수도 있고, N형 웰 위에 PMOS를 형성하는 경우에도 동일하게 적용될 수 있다.
도 2를 참조하면, P형의 반도체 기판(100)에 소자 분리 영역(도시 생략)을 형성하여 활성 영역을 정의하고 복수의 웰(도시 생략)을 형성한 후, 상기 반도체 기판(100)상에 남아 있는 패드 산화막(102) 위에 마스크층을 전면 증착한다. 상기 마스크층은 약 1000 ∼ 5000Å의 범위에서 선택되는 두께를 가지도록 형성된다. 예를 들면 상기 마스크층은 약 2000Å의 두께로 형성된다. 상기 마스크층은 실리콘 질화막으로 형성하는 것이 바람직하다. 그 후, 마스크층을 패터닝하여, 후속 공정에서 상기 반도체 기판(100)에 드레인 영역이 형성될 제1 영역(100a)을 덮는 마스크 패턴(104)을 형성한다.
그 후, 상기 마스크 패턴(104) 주위에서 상기 반도체 기판(100)의 표면이 노출되도록 상기 제1 영역(100a)을 제외한 반도체 기판(100)의 위에 남아 있는 상기 패드 산화막(102)을 제거하고, 상기 마스크 패턴(104) 주위에 노출되어 있는 상기 반도체 기판(100)의 표면에 열산화 공정에 의하여 게이트 절연막(106)을 형성한다. 상기 게이트 절연막(106)은 고전압 트랜지스터 소자 구성에 적합하도록 비교적 두껍게 형성한다. 예를 들면, 상기 게이트 절연막(106)은 약 250 ∼ 300Å의 두께로 형성될 수 있다.
도 3을 참조하면, 상기 게이트 절연막(106) 및 상기 마스크 패턴(104) 위에 전면적으로 연장되는 도전층(110)을 약 1000 ∼ 2000Å의 두께로 형성한다. 상기 도전층(110)은 도핑된 폴리실리콘으로 구성된다.
도 4를 참조하면, 상기 게이트 절연막(106)과 상기 마스크 패턴(104)과의 경계 부분에 상기 도전층(110)이 남아 있도록 상기 도전층(110)을 패터닝하여 게이트 전극(110a)을 형성한다. 상기 게이트 전극(110a)은 상기 게이트 절연막(106) 위에서 상기 게이트 절연막(106)과 접해 있는 게이트 저부(112)와, 상기 게이트 저부(112)와 일체로 형성되고 상기 게이트 저부(112) 위에서 상기 게이트 저부(112)로부터 상기 제1 영역(100a) 쪽으로 소정 길이(L) 만큼 돌출되어 상기 제1 영역(100a) 위로 연장되어 있는 게이트 상부(114)를 포함한다. 상기 게이트 전극(110a)은 상기 게이트 절연막(106)의 상면으로부터 상기 마스크 패턴(104)의 상면까지 비대칭적으로 연장되는 형상을 가진다. 또한, 상기 게이트 전극(110a)은 상호 비대칭 구조를 가지는 제1 게이트 측벽(116) 및 제2 게이트 측벽(118)을 가진다.
도 5를 참조하면, 상기 제1 영역(100a)이 노출되도록 상기 마스크 패턴(104)을 제거한다. 예를 들면, 상기 마스크 패턴(104)을 제거하기 위하여 인산 용액을 사용하는 습식 식각 공정을 행할 수 있다. 상기 마스크 패턴(104)의 제거시 상기 게이트 전극(110a)의 주위에서 상기 반도체 기판(100)의 상면에 남아 있는 산화막들도 함께 제거한다. 상기 마스크 패턴(104)이 제거됨으로써 상기 제1 영역(100a)이 노출됨과 동시에 상기 제1 영역(100a) 근방에서 리세스되어 있는 제2 게이트 측벽(118)이 노출된다.
그 후, 상기 게이트 전극(110a)을 이온 주입 마스크로 하여 상기 게이트 전극(110a)의 양측에 N-형의 불순물 이온(120)을 주입하고 열처리하여 상기 반도체 기판(100)에 저농도 소스 영역(122) 및 저농도 드레인 영역(124)을 형성한다. 이 때, 상기 게이트 상부(114)의 돌출된 부분 아래에 위치되는 제1 영역(100a)까지 이온 주입이 원활하게 이루어지도록 하기 위하여 경사 이온 주입 방법을 이용한다.
도 6을 참조하면, 상기 게이트 전극(110a)의 제1 게이트 측벽(116) 및 제2 겡트 측벽(118) 위에 각각 상호 비대칭 구조를 가지는 제1 절연 스페이서(132) 및 제2 절연 스페이서(134)를 형성한다. 상기 제1 절연 스페이서(132) 및 제2 절연 스페이서(134)를 형성하기 위하여 도 5의 결과물 전면에 실리콘 질화막을 형성하고 다시 에치백하는 방법을 이용한다. 여기서, 상기 제2 절연 스페이서(134)는 상기 제1 영역(100a) 위에서 리세스되어 있는 상기 제2 게이트 측벽(118)을 덮도록 형성된다.
상기 게이트 전극(110a)과, 상기 제1 절연 스페이서(132) 및 제2 절연 스페이서(134)가 각각 비대칭 구조를 가짐으로써 상기 제1 절연 스페이서(132)는 상기 저농도 소스 영역(122)을 제1 폭(W1) 만큼 덮도록 형성되고, 상기 제2 절연 스페이서(134)는 상기 저농도 드레인 영역(124)을 상기 제1 폭(W1) 보다 큰 제2 폭(W2) 만큼 덮도록 형성된다. 여기서, 상기 제2 폭(W2)은 상기 제1 폭(W1)의 값에 상기 제1 영역(100a) 쪽으로 돌출된 소정 길이(L)(도 4 참조) 값을 더한 값 (즉, W1 + L) 이상이 된다.
도 7을 참조하면, 상기 게이트 전극(110a)과 상기 제1 절연 스페이서(132) 및 제2 절연 스페이서(134)를 이온 주입 마스크로 하여 N+형의 불순물 이온(140)을 주입하여 고농도 소스 영역(142) 및 고농도 드레인 영역(144)을 형성한다. 그 결과, 드레인 영역에서는 상기 게이트 전극(110a)과 상기 고농도 드레인 영역(144)과의 사이에 충분한 이격 거리(Y1)가 확보된 이중 확산 드레인(double diffused drain) 구조가 얻어진다.
상기 저농도 소스 영역과 저농도 드레인 영역과의 사이에서 한정되는 채널 영역(100b)을 사이에 두고 각각 형성된 상기 고농도 소스 영역(142) 및 고농도 드레인 영역(144)에 있어서, 상기 채널 영역(100b)과 고농도 드레인 영역(144)과의 사이의 거리는 상기 채널 영역(100b)과 고농도 소스 영역(142)과의 거리보다 더 크다.
도 8을 참조하면, 통상의 샐리사이드 공정에 의하여 상기 고농도 소스 영역(142)의 표면 및 고농도 드레인 영역(144)의 표면과, 상기 게이트 전극(110a)의 상면에 각각 제1, 제2 및 제3 금속 실리사이드층(152, 154, 156)을 형성한다. 상기 제1, 제2 및 제3 금속 실리사이드층(152, 154, 156)은 동시에 동일한 물질로 형성되는 것으로서, 예를 들면 코발트 실리사이드층 또는 티타늄 실리사이드층으로 구성될 수 있다.
도 8의 구조에 있어서, 상기 채널 영역(100b)을 사이에 두고 상기 반도체 기판(100)에는 상기 저농도 소스 영역(122) 및 고농도 소스 영역(142)으로 구성되는 소스 영역과, 상기 저농도 드레인 영역(124) 및 고농도 드레인 영역(144)으로 구성되는 드레인 영역이 형성되어 있으며, 상기 소스 영역에 인접한 제1 게이트 측벽(116)과, 상기 드레인 영역에 인접한 제2 게이트 측벽(118)은 상기 채널 영역(100b)을 중심으로 상호 비대칭 구조를 가진다. 또한, 상기 제1 절연 스페이서(132) 및 제2 절연 스페이서(134)도 상기 채널 영역(100b)을 중심으로 상호 비대칭 구조를 가진다.
상기 제2 절연 스페이서(134)는 상기 게이트 상부(114)의 아래에서 상기 게이트 저부(112)까지 연장되어 있는 연장부(134a)를 포함한다.
또한, 상기 제1 절연 스페이서(132)는 그 저면이 상기 게이트 저부(112)와 상기 제1 금속 실리사이드층(152)과의 사이에서 제1 폭(W1) 만큼 연장되어 있고, 상기 제2 절연 스페이서(134)는 그 저면이 상기 게이트 저부(112)와 상기 제2 금속 실리사이드층(154)과의 사이에서 제1 폭(W1) 보다 큰 제2 폭(W2) 만큼 연장되어 있다.
상기와 같은 구조에서, 상기 게이트 전극(110a)을 비대칭 구조로 형성함으로써 상기 게이트 전극(110a)과 고농도 드레인 영역(144)과의 사이에 상기 제2 폭(W2) 만큼의 충분한 이격 거리가 확보되어 높은 브레이트다운 전압을 유지할 수 있다. 또한, 상기 제1 절연 스페이서(132) 및 제2 절연 스페이서(134)에 의하여 고농도 이온 주입 공정이 자기정렬 방식으로 행해지므로 종래 기술에서와 같이 포토리소그래피 공정에서의 미스얼라인 마진을 고려할 필요가 없으며, 따라서 종래 기술에 비하여 미스얼라인 마진을 고려한 디자인 룰에 해당하는 사이즈 만큼 축소된 레이아웃을 얻을 수 있다. 그리고, 소스 영역 및 드레인 영역을 상기 게이트 전극(110a)을 중심으로 상호 비대칭 구조로 형성함으로써 소스 영역의 면적을 최소화하여 트랜지스터의 면적을 줄일 수 있다. 또한, 상기 제1, 제2 및 제3 금속 실리사이드층(152, 154, 156)의 형성을 위한 샐리사이드 공정을 로직 트랜지스터 형성시 적용되는 샐리사이드 공정과 동시에 행하는 것이 가능하다. 즉, EEPROM 소자의 메모리 셀 영역과 주변 회로 영역을 포함하여 웨이퍼상에서 전면적으로 샐리사이드 공정을 적용할 수 있다.
본 발명에 의하면, 주변 회로 영역에서도 메모리 셀 영역과 동시에 전면적으로 샐리사이드 공정을 행할 수 있으므로 주변 회로 영역에 형성되는 고전압 트랜지스터의 커런트 특성 즉 퍼포먼스를 향상시킬 수 있다. 또한, 고전압 트랜지스터의 게이트 전극을 비대칭 구조로 형성함으로써 게이트 전극과 드레인 영역의 고농도 접합과의 사이에 충분한 이격 거리를 확보할 수 있어 높은 브레이트다운 전압을 유지할 수 있다. 특히, 소스 영역 및 드레인 영역을 형성하는 데 있어서 게이트 전극의 양 측벽에 절연 스페이서를 형성한 후 상기 절연 스페이서를 이용한 자기정렬 방식으로 고농도 이온 주입 공정을 행하므로 종래 기술에서와 같이 포토리소그래피 공정에서의 미스얼라인 마진을 고려할 필요가 없으며, 따라서 종래 기술에 비하여 미스얼라인 마진을 고려한 디자인 룰에 해당하는 사이즈 만큼 축소된 레이아웃을 얻을 수 있다. 또한, 소스 영역 및 드레인 영역을 게이트 전극을 중심으로 상호 비대칭 구조로 형성함으로써 소스 영역의 면적을 최소화하여 트랜지스터의 면적을 줄일 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1은 종래 기술에 따른 고전압 트랜지스터의 요부 단면도이다.
도 2 내지 도 8은 본 발명의 바람직한 실시예에 따른 고전압 트랜지스터의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판, 100a: 제1 영역, 100b: 채널 영역, 102: 패드 산화막, 104: 마스크 패턴, 106: 게이트 절연막, 110: 도전층, 110a: 게이트 전극, 112: 게이트 저부, 114: 게이트 상부, 116: 제1 게이트 측벽, 118: 제2 게이트 측벽, 120: 불순물 이온, 122: 저농도 소스 영역, 124: 저농도 드레인 영역, 132: 제1 절연 스페이서, 134: 제2 절연 스페이서, 140: 불순물 이온, 142: 고농도 소스 영역, 144: 고농도 드레인 영역, 152: 제1 금속 실리사이드층, 154: 제2 금속 실리사이드층, 156: 제3 금속 실리사이드층.

Claims (20)

  1. 반도체 기판에 형성된 채널 영역과,
    상기 반도체 기판의 채널 영역 위에 형성된 게이트 절연막과,
    상기 채널 영역을 사이에 두고 상기 반도체 기판에 각각 형성된 저농도 소스 영역 및 저농도 드레인 영역과,
    상기 채널 영역 위에서 상기 게이트 절연막과 접해 있는 게이트 저부와, 상기 게이트 저부와 일체로 형성되고 상기 게이트 저부의 위에서 상기 게이트 저부로부터 소정 길이(L) 만큼 수평 방향으로 돌출되어 상기 저농도 드레인 영역 위로 연장되어 있는 게이트 상부를 가지는 게이트 전극과,
    상기 채널 영역으로부터 제1 거리 만큼 이격되어 형성된 고농도 소스 영역과,
    상기 채널 영역으로부터 상기 제1 거리보다 적어도 상기 소정 길이(L) 만큼 더 큰 제2 거리 만큼 이격되어 형성된 고농도 드레인 영역과,
    상기 고농도 소스 영역 위에 형성되어 있는 제1 금속 실리사이드층과,
    상기 고농도 드레인 영역 위에 형성되어 있는 제2 금속 실리사이드층을 포함하는 것을 특징으로 하는 고전압 트랜지스터.
  2. 제1항에 있어서,
    상기 게이트 전극의 게이트 저부 및 게이트 상부는 각각 도핑된 폴리실리콘으로 이루어지는 것을 특징으로 하는 고전압 트랜지스터.
  3. 제1항에 있어서,
    상기 게이트 저부 및 게이트 상부의 측벽을 구성하고 상기 고농도 소스 영역에 인접한 제1 게이트 측벽과, 상기 게이트 저부 및 게이트 상부의 측벽을 구성하고 상기 고농도 드레인 영역에 인접한 제2 게이트 측벽을 가지고,
    상기 제1 게이트 측벽 및 제2 게이트 측벽은 상기 채널 영역을 중심으로 상호 비대칭 구조를 가지는 것을 특징으로 하는 고전압 트랜지스터.
  4. 제1항에 있어서,
    상기 게이트 저부 및 게이트 상부의 측벽을 구성하고 상기 고농도 소스 영역에 인접한 제1 게이트 측벽과, 상기 게이트 저부 및 게이트 상부의 측벽을 구성하고 상기 고농도 드레인 영역에 인접한 제2 게이트 측벽을 가지고,
    상기 제1 게이트 측벽을 덮는 제1 절연 스페이서와, 상기 제2 게이트 측벽을 덮는 제2 절연 스페이서를 더 포함하는 것을 특징으로 하는 고전압 트랜지스터.
  5. 제4항에 있어서,
    상기 제1 및 제2 절연 스페이서는 실리콘 질화막으로 이루어지는 것을 특징으로 하는 고전압 트랜지스터.
  6. 제4항에 있어서,
    상기 제1 및 제2 절연 스페이서는 상기 채널 영역을 중심으로 상호 비대칭 구조를 가지는 것을 특징으로 하는 고전압 트랜지스터.
  7. 제4항에 있어서,
    상기 제2 절연 스페이서는 상기 게이트 상부의 아래에서 상기 게이트 저부까지 연장되어 있는 연장부를 포함하는 것을 특징으로 하는 고전압 트랜지스터.
  8. 제4항에 있어서,
    상기 제1 절연 스페이서는 상기 게이트 저부와 상기 제1 금속 실리사이드층과의 사이에서 제1 폭 만큼 연장되어 있는 제1 저면을 가지고,
    상기 제2 절연 스페이서는 상기 게이트 저부와 상기 제2 금속 실리사이드층과의 사이에서 제1 폭 보다 적어도 상기 소정 길이(L) 만큼 더 큰 제2 폭 만큼 연장되어 있는 제2 저면을 가지는 것을 특징으로 하는 고전압 트랜지스터.
  9. 제1항에 있어서,
    상기 게이트 전극의 상면에 형성되어 있는 제3 금속 실리사이드층을 더 포함하는 것을 특징으로 하는 고전압 트랜지스터.
  10. 제9항에 있어서,
    상기 제1, 제2 및 제3 금속 실리사이드층은 각각 동일한 물질로 구성된 것을 특징으로 하는 고전압 트랜지스터.
  11. 제1 도전형인 반도체 기판상의 제1 영역을 덮는 마스크 패턴을 형성하는 단계와,
    상기 마스크 패턴 주위에 노출되어 있는 상기 반도체 기판의 표면에 게이트 절연막을 형성하는 단계와,
    상기 게이트 절연막 상면으로부터 마스크 패턴의 상면까지 비대칭적으로 연장되고 상기 마스크 패턴의 상면을 소정 길이(L) 만큼 덮도록 형성되는 게이트 전극을 형성하는 단계와,
    상기 제1 영역에서 상기 반도체 기판이 노출되도록 상기 마스크 패턴을 제거하는 단계와,
    상기 게이트 전극의 양측에 저농도 소스 영역 및 저농도 드레인 영역이 형성되도록 상기 반도체 기판에 제1 도전형과 반대인 제2 도전형의 저농도 불순물 이온 주입을 행하는 단계와,
    상기 게이트 전극의 양 측벽에 상기 게이트 전극을 중심으로 상호 비대칭 구조를 가지는 제1 절연 스페이서 및 제2 절연 스페이서를 각각 형성하는 단계와,
    상기 게이트 전극과 상기 제1 절연 스페이서 및 제2 절연 스페이서를 이온 주입 마스크로 하여 고농도 불순물 이온 주입을 행하여 고농도 소스 영역 및 고농도 드레인 영역을 형성하는 단계와,
    상기 고농도 소스 영역 및 고농도 드레인 영역에 금속 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 트랜지스터의 제조 방법.
  12. 제11항에 있어서,
    상기 마스크 패턴은 실리콘 질화막으로 이루어지는 것을 특징으로 하는 고전압 트랜지스터의 제조 방법.
  13. 제11항에 있어서,
    상기 게이트 절연막은 열산화 공정에 의하여 형성되는 것을 특징으로 하는 고전압 트랜지스터의 제조 방법.
  14. 제11항에 있어서,
    상기 게이트 전극을 형성하는 단계는
    상기 게이트 절연막 및 상기 마스크 패턴 위에 전면적으로 연장되는 도전층을 형성하는 단계와,
    상기 게이트 절연막과 상기 마스크 패턴과의 경계 부분에 상기 도전층이 남아 있도록 상기 도전층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 고전압 트랜지스터의 제조 방법.
  15. 제14항에 있어서,
    상기 도전층은 도핑된 폴리실리콘으로 구성되는 것을 특징으로 하는 고전압 트랜지스터의 제조 방법.
  16. 제11항에 있어서,
    상기 마스크 패턴을 제거하는 단계에서는 상기 제1 영역이 노출됨과 동시에 상기 제1 영역 근방에서 상기 게이트 전극의 리세스된 측벽이 노출되고,
    상기 제2 절연 스페이서는 상기 제1 영역 위에서 상기 리세스된 측벽을 덮는 것을 특징으로 하는 고전압 트랜지스터의 제조 방법.
  17. 제11항에 있어서,
    성기 저농도 불순물 이온 주입 단계는 상기 게이트 전극을 이온 주입 마스크로 하여 경사 이온 주입 방법에 의하여 행해지는 것을 특징으로 하는 고전압 트랜지스터의 제조 방법.
  18. 제11항에 있어서,
    상기 제1 절연 스페이서는 상기 저농도 소스 영역을 제1 폭 만큼 덮도록 형성되고, 상기 제2 절연 스페이서는 상기 저농도 드레인 영역을 상기 제1 폭 보다 적어도 상기 소정 길이(L) 만큼 더 큰 제2 폭 만큼 덮도록 형성되는 것을 특징으로 하는 고전압 트랜지스터의 제조 방법.
  19. 제11항에 있어서,
    상기 저농도 소스 영역과 저농도 드레인 영역과의 사이에 채널 영역이 한정되고,
    상기 고농도 소스 영역은 상기 채널 영역으로부터 제1 거리 만큼 이격되어 형성되고, 상기 고농도 드레인 영역은 상기 채널 영역으로부터 상기 제1 거리 보다 적어도 상기 소정 길이(L) 만큼 더 큰 제2 거리 만큼 이격되어 형성되는 것을 특징으로 하는 고전압 트랜지스터의 제조 방법.
  20. 제11항에 있어서,
    상기 금속 실리사이드층을 형성하는 단계에서는 샐리사이드 공정을 이용하는 것을 특징으로 하는 고전압 트랜지스터의 제조 방법.
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