KR100190020B1 - 고전압 트랜지스터 및 그의 제조방법 - Google Patents
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Abstract
불휘발성 메모리장치에서의 고전압 트랜지스터의 구조 및 제조방법에 관한 것으로, 제 1도전형의 반도체 기판, 상기 반도체 기판내에 형성된 제 2도전형의 제 1웰영역, 상기 반도체 기판 내에 형성된 제 1도전형의 제 2웰영역, 상기 제 1 및 제 2웰을 황성영역과 비활성영역으로 구분하는 소자분리산호막, 상기 활성영역의 일부에 형성된 제 1산화막, 상기 제 1산화막 상에 형성된 제 1전극, 상기 활성영역의 나머지 부분에 형성된 제 2산화막, 상기 제 2산화막 상에 형성된 제 2전극, 상기 소자분리산화막 하부에 형성되고 각각의 웰영역과 동일한 도전형을 가지는 제 1불순물영역, 상기 활성영역에 형성되고 상기 제 1전극 및 제 2전극과 중첩되고, 상기 제 1불순물영역의 도전형과 반대의 도전형 및 제 1농도를 가지는 제 2불순물영역, 상기 제 2불순물영역과 상기 제2불순물영역과 상기 소자분리산화막 사이에 형성되고, 상기 제 2불순물영역과 동일한 도전형 및 상기 제 1농도보다 높은 제 2농도를 가지는 제 3불순물영역 및 상기 제 2게이트전극 하부에 형성된 제 3불순물영역과 상기 제 1 불순물영역 사이에 형성되고 상기 제 3불순물영역의 도전형을 가지는 제 1농도의 제 4불순물영역을 구비한다.
Description
제1a도 및 제1b도는 종래 방법에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도를 나타낸다.
제2a도 및 제2b도는 본 발명에 따른 반도체 장치의 단면도를 나타낸다.
제3a도 내지 제3i도는 제2a도에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도를 나타낸다.
제4a도 및 제4i도는 제2b도에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도를 나타낸다.
본 발명은 반도체 장치의 구조 및 그의 제조 방법에 관한 것으로, 특히, 불휘발성 메모리 장치에서의 고전압 트랜지스터의 구조 및 제조방법에 관한 것이다.
메모리 소자를 기억 유지라는 점에서 분류하면 불휘발성 메모리(non-volatile memory)와 휘발성 메모리(volatile memory)로 나누어진다. 이러한 불휘발성 메모리 소자 중의 대표적인 것으로, 한 개의 트랜지스터로 한 개의 셀을 구성하는 단순한 스택-게이트(stack-gate)형의 셀과, 상기 셀을 구동하는 주변 트랜지스터를 구비하는 플래쉬 메모리 소자를 들 수 있다. 상기한 플래쉬 메모리 소자에서 데이터를 저장하는 메모리셀은, 반도체기판 상에 터널산화막을 개재하여 형성된 부유게이트(floating gate)와, 상기 부유게이트상이 ONO(Oxide/Nitride/Oxide)막을 개재하여 형성된 제어게이트(control gate)로 구성된다.
단순한 스택-게이트형 플래쉬 메모리셀의 동작은 소거(erase), 프로그램 및 판독(read)의 세 가지 동작으로 이루어진다. 구체적으로, 프로그램 동작은, 드레인에는 6~7V의 전압을, 게이트에는 약 12V의 높은 전압을 인가하여 채널 핫-전자 주입(channel hot electron injection)에 의해 부유게이트를 전자로 충전시킴으로써 이루어진다. 소거 동작은, 게이트를 접지시키고(Vg=0V) 소오스에 높은 전압(예컨대, Vs=12V)을 인가하여 소오스 측면으로 F-N 터널링(Fowler-Nordneim tunneling)을 일으켜 부유게이트의 전자들을 방전(discharge)시킴으로써 이루어진다. 소거 및 프로그램 동작에 의한 ON, OFF 상태를 감지하여 데이터를 판독한다.
이와 같은 메모리셀의 동작을 수행하는데 필요한 주변 트랜지스터는 일반적으로, 저전압 PMOS 트랜지스터와 고전압 및 저전압 NMOS 트랜지스터로 구성된다.
제1a도 및 제1b도는 종래의 불휘발성 반도체 메모리 장치에 있어서 주변 트랜지스터를 구성하는 고전압 NMOS 트랜지스터, 저전압 NMOS 트랜지스터 및 저전압 PMOS 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.(IEEE'92, CUSTOM INTEGRATED CIRCUITS CONFERENCE 9.5.1~9.5.4 참조)
제1a도 및 제1b도를 참조하면, P형 반도체기판(30)에 통상의 웰(well) 형성공정을 수행하여 N웰(10) 및 P웰(20)을 형성한다. 상기 N웰(10) 상에는 저전압 PMOS 트랜지스터가, P웰(20) 상에는 저전압 NMOS 트랜지스터가, P웰(20)을 제외한 P형 반도체기판(30) 상에는 고전압 NMOS 트랜지스터가 각각 형성될 것이다. 이어서, 상기 결과물 전면에 패드 산화막(40) 및 질화막(50)을 차례로 형성한 후, 사진식각 공정으로 상기 막질들을 패터닝함으로써 활성 영역을 정의한다. 다음에, 상기 결과물상에 P웰(20)을 개구시키는 포토레지스트 패턴(60)을 형성한 후, 이를 마스크로 사용하여 N-채널 스토퍼(N-channel stopper)용 P형 불순물(80), 예컨대 보론 이온을 주입한다. 이어서, 상기 포토레지스트 패턴(60)을 제거한 후, 결과물 상에 고전압 NMOS 트랜지스터가 형성될 P형 반도체기판(30)을 개구시킨는 포토레지스트 패턴(70)을 형성한다. 계속해서, 상기 포토레지스트 패턴(70)을 마스크로 사용하여 N-채널 스토퍼용 P형 불순물(90), 예컨대 보론 이온을 주입한다. 이때, 상기 포토레지스트 패턴(70)은 활성 영역을 정의하는 질화막(50)과 소정 거리(d)를 두고 형성되게 한다. 따라서, 후속 공정에서 고전압 NMOS 트랜지스터의 소오스/드레인 영역인 N+층을 N-층이 완전히 감싸는 소위, 이중확산 드레인(Double Diffused Drain : 이하 DDD라 한다) 구조로써 형성할 때, N+/N-접합(junction)에서 N-접합과 N-채널 스토퍼층 사이의 간격이 이격된다. 이로 인해 트랜지스터의 접합파괴전압(breakdown voltage)이 증가되기 때문에, 상술한 방법은 고전압을 사용하는 주변 회로의 설계시에 많이 사용되고 있다.
한편, 상기한 스택-게이트형 메모리셀에서는 소거동작시 소오스에 12V 정도의 높은 전압이 인가되기 때문에, 기생적인 정공으로 인하여 소오스 누설전류가 증가하게 된다. 즉, 이러한 소거동작은 스택-게이트형 메모리셀을 서브-마이크론급 이하로 축소시키는 것을 어렵게 했다.
따라서, 스택-게이트형 메모리셀을 포함하는 불휘발성 메모리장치의 집적도를 증가시키기 위하여, 소거동작시 게이트에 네거티브(negative)전압을 인가함으로써 소오스의 F-N 소거 또는 벌크(bulk)의 F-N 소거방식을 사용하는 방법이 미합중국 특허공보 제5,235,544호 및 '91 VLSI Technology pp. 77~78(A 3.42㎛2Flash Memory Cell Technology Conformable to a Sector Erase)에 개시되어 있다. 이와 같이 네거티브 게이트 바이어스를 가하게 되면, 소오스에 낮은 전압을 인가할 수 있어서 핫-정공 발생에 의한 누설전류의 증가를 방지할 수 있다.
네거티브 게이트 바이어스를 수행하기 위해서는, 기존의 저전압 PMOS 트랜지스터, 고전압 NMOS 트랜지스터 및 저전압 NMOS 트랜지스터외에 고전압 PMOS 트랜지스터를 추가로 형성하여 주변 트랜지스터를 구성하여야 한다.
상기 제1a도 및 제1b도를 참조하여 설명한 종래의 고전압 NMOS 트랜지스터 제조방법을 고전압 PMOS 트랜지스터의 형성시에 응용할 수 있다. 즉, 고전압 PMOS 트랜지스터가 형성될 영역에 P-채널 스토퍼층을 형성하기 위한 이온주입을 실시할 때, 상술한 종래방법과 동일한 개념으로 포토레지스트 패턴을 형성하여 PMOS 트랜지스터의 파괴전압을 증가시킬 수 있다. 그러나, 이 경우 포토마스크가 추가되어야 한다. 또한, 고전압 PMOS 트랜지스터의 소오스/드레인 영역을 고전압 NMOS 트랜지스터와 동일한 DDD 구조로써 형성할 경우, P-층을 형성하기 위한 포토마스크가 또 추가되게 된다. 이는 고전압 NMOS 및 PMOS 트랜지스터의 파괴전압을 증가시키기 위해, 저전압 트랜지스터와 고전압 트랜지스터의 구조를 다르게 형성하기 때문이다.
따라서, 본 발명의 목적은 소오스/드레인영역의 구조가 동일한 고전압 트랜지스터 및 저전압 트랜지스터를 가지는 반도체 장치를 제공함에 있다.
본 발명의 타의 목적은 포토마스크를 추가하지 않으면서 신뢰성있는 고전압 PMOS 트랜지스터와 고전압 NMOS 트랜지스터를 동시에 구현할 수 있는 제조방법을 제공함에 있다.
본 발명의 제 1목적을 달성하기 위한 제 1도전형의 반도체 기판, 상기 반도체 기판 내에 형성된 제 2도전형의 제 웰영역, 상기 반도체 기판 내에 형성된 제 1도전형의 제 2웰영역, 상기 제 1 및 제 2웰을 활성영역과 비활성영역으로 구분하는 소자분리산화막, 상기 활성영역의 일부에 형성된 제 1산화막, 상기 제 1산화막 상에 형성된 제 1전극, 상기 활성영역의 나머지 부분에 형성된 제 2산화막, 상기 제 2산화막 상에 형성된 제 2전극, 상기 소자분리산화막 하부에 형성되고 각각의 웰 영역과 동일한 도전형을 가지는 제 1불순물영역, 상기 활성영역에 형성되고 상기 제 1전극 및 제 2전극과 중첩되고, 상기 제 1불순물영역의도전형과 반대의 도전형 및 제 1농도를 가지는 제 2불순물영역, 상기 제 2불순물영역과 상기 소자분리산화막 사이에 형성되고, 상기 제 2불순물영역과 동일한 도전형 및 상기 제 1농도보다 높은 제 2농도를 가지는 제 3불순물영역 및 상기 제 2게이트전극 하부에 형성된 제 3불순물영역과 상기 제 1불순물영역 사이에 형성되고 상기 제 3불순물영역의 도전형을 가지는 제 1농도의 제 4불순물영역을 구비한다.
또한, 상기 제 1웰 내에 제 2도전형의 제 3웰을 형성할 수 있다.
본 발명의 목적을 달성하기 위한 반도체 장치의 제조방법은, 제 1도전형의 반도체 기판에 제 1도전형의 제 1웰영역과 제 2도전형의 제 2웰영역을 형성하는 단계, 상기 반도체 기판 전면에 소정의 산화막을 형성하는 단계, 활성영역과 비활성영역을 구분하는 소자분리 산화막이 형성될 기판상면에 다수의 제 1마스크패턴을 형성하여 제 2도전형의 불순물을 이온주입하여, 제 2도전형의 제 1불순물영역을 형성하는 단계, 제 2패턴을 이용하여, 제 1도전형의 불순물울 기판 전면에 이온주입하여, 상기 제 1불순물영역과 일부중첩되는 제 1도전형의 제 2불순물영역을 형성하는 단계를 구비한다.
제 2패턴은, 상기 제 1웰 및 제 2웰 중의 어느 하나에 형성된 상기 다수의 제 1패턴의 제 1서브패턴과 상기 제 1서브패턴에 인접하는 기판의 일부를 덮으며, 상기 다수의 제 1패턴의 제 2서브패턴으로부터 상기 제 1웰 및 제 2웰 중의 나머지 웰로 소정거리 이격되어 형성된다.
이하 본 발명을 첨부된 도면을 참조로 설명한다.
제2a도 및 제 2b도는 본 발명에 따른 반도체 장치를 나타내는 것으로, 저전압 NMOS 트랜지스터, 저전압 PMOS 트랜지스터, 고전압 NMOS 트랜지스터 및 고전압 PMOS 트랜지스터가 포함된다.
제2a도에서, P형의 반도체 기판(130) 내에 N형 웰(110)과 P형 웰(120)이 형성되어 있다. 상기 N형 웰(110) 내에는 포켓 P형 웰(140)이 형성되어 있다. N웰(120) 상에는 저전압 및 고전압 PMOS 트랜지스터가 형성된다. 상기 P웰(120)에는 저전압 NMOS 트랜지스터가 형성되며, 상기 포켓 P웰(140)에는 고전압 NMOS 트랜지스터가 형성된다. 모든 트랜지스터의 소오스 및 드레인은 DD 구조이며, 소자분리 산화막 하부에는 그 트랜지스터가 형성된 웰 영역과 같은 도전형의 불순물 영역이 형성되어 있다. 저전압 트랜지스터의 소오스 및 드레인 영역은 소자분리 산화막 하부에 위치하는 상기 소오스 및 드레인 영역과 반대 도전형의 불순물 영역에 직접 접촉하고 있으나, 고전압 트랜지스터의 소오스 및 드레인 영역은 소자분리 산화막 하부의 에지에 형성된 상기 소오스 및 드레인 영역과 동일 도전형의 불순물 영역과 접한다.
제2b도에서, 반도체 기판(530)내에 N웰(510)과 P웰(520)이 형성되고, 상기 N웰(510)에는 고전압 및 저전압 PMOS 트랜지스터가 형성되고, P웰(520)에는 고전압 및 저전압 NMOS 트랜지스터가 형성되어, 제2a도와 달리 N웰 내에 포켓 P웰이 형성되지 않는다.
제3a도 내지 제3i도는 제2a도의 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
제3a도에서, P형 반도체기판(130) 내에 N웰(110)과 P웰(120)을 형성하고, 상기 N웰(110) 내에 포켓 P웰(140)을 형성한다. 상기 N웰(110)상에는 저전압 및 고전압 PMOS 트랜지스터가 형성된다. 상기 P웰(120)에는 저전압 NMOS 트랜지스터가 형성되며, 상기 포켓 P웰(140)에는 고전압 NMOS 트랜지스터가 형성된다. 다음, 기판 전면에 패드산화막(150)과 비결정질 실리콘(160)이 순차적으로 형성된다. 상기 비결정질 실리콘(160) 위에는 산화방지막으로 사용되는 질화막(170)을 도포하고, 사진식각공정을 이용하여 패터닝하여 트랜지스터의 필드 산화막이 형성될 부분의 기판이 노출되고, 트랜지스터의 활성영역이 될 기판 상에는 제 1 내지 제 4질화막 패턴(170, 172, 174, 176)이 형성된다. 여기서 패드산화막은 300Å으로, 비결정질 실리콘은 1,000Å으로, 질화막은 1,500Å이다.
제3b도에서, 기판 전면에 N형 불순물을 주입하여 제 1불순물 영역(180)을 형성한다. N형의 제 1불순물 영역(180)에 의해 N웰(110)에 형성되는 저전압 및 고전압 PMOS 트랜지스터의 소자분리특성이 강화될뿐만 아니라, 추후에 형성될 포켓 P웰(140)에 형성되는 고전압 NMOS 트랜지스터의 N+소오스 및 드레인 영역의 정션을 강화시킨다. 본 발명에서는 N형 불순물로 인을 사용하였으며, 130Kev 및 2E13/㎠의 조건을 사용하였다.
제3c도에서, 기판 전면에 소정의 포토 레지스트패턴을 마스크로 이용하여 P형의 불순물을 주입하여 P형의 제 2불순물 영역(200)을 형성한다. 포토 레지스트패턴은, N웰(110)에서, 저전압 PMOS 트랜지스터의 활성영역을 한정하는 제 1질화막 패턴(170)과 상기 제 1질화막 패턴(170)에서 소정 거리 이격된 기판을 덮는 제 1포토 레지스트패턴(190)과, 고전압 PMOS 트랜지스터를 한정하는 제 2질화막 패턴(172)으로부터 상기 포켓 P웰(140)으로 일정거리 이격되어 형성된 제 2포토 레지스트 패턴9192) 및 포켓 P웰(140)에서 고전압 NMOS 트랜지스터의 활성영역을 한정하는 제 3질화막 패턴(174)과 상기 제 3질화막 패턴(174)으로부터 양방향으로 소정 거리 이격된 기판을 덮는 제 3포토 레지스트 패턴(194)으로 구성된다. 상기 제 1 내지 제 3패턴에 의해 노출된 기판에 제 2불순물 영역(200)이 형성된다. 본 발명에서는 P형의 불순물로 보론을 사용하였으며, 제 1불순물 영역 형성용 불순물의 농도보다 제 2불순물 영역 형성용 불순물의 농도가 높아야 하므로, 50Kev 및 7E13/㎠의 조건을 사용하였다.
제3d도에서, 제 1 내지 제 3포토 레지스트 패턴을 제거한 후, LOCOS 공정을 실시하여 소자분리 산화막(210, 212, 214, 216, 218)을 형성한다. 저전압 PMOS 트랜지스터에 인접하는 소자분리 산화막(210, 212) 하부에는 N-의 불순물영역(180)이 형성되나, 동일 N웰(110) 내에 형성되는 고전압 PMOS 트랜지스터에 인접하는 소자분리 산화막 하부(212, 214)에는 p-형의 불순물영역(200)과 상기 P-형의 불순물영역에 접하는 N-형의 불순물영역(180)이 형성되어 있다. 같은 구조가 고전압 및 저전압 NMOS 트랜지스터에도 적용된다. 소자분리 산화막 하부(212, 214)의 에지에 형성된 p-형의 불순물영역(200)과 타 소자분리 산화막 하부(214, 216)의 에지에 형성되는 n-형의 불순물영역(180)은 후의 고전압 PMOS 트랜지스터의 소오스 및 드레인 영역의 N+ 또는 P+형의 소오스 및 드레인 영역과 함께 트랜지스터의 파괴전압을 증가시킨다.
제3e도에서, 트랜지스터의 문턱전압을 조정하기 위해 불순물을 이온주입한다. 다음, 기판 전면에 제 1게이트산화막(230)을 형성한다. 상기 제 1게이트산화막(230)의 두ㄲ는 200Å이다.
제3f도에서, 사진식각공정을 이용하여, 고전압 NMOS 및 PMOS 트랜지스터를 덮는 포토 레지스트 패턴(도시되지 않음)을 형성한다. 상기 포토 레지스트 패턴을 마스크로 이용하여 저전압 NMOS 및 PMOS 트랜지스터의 제 1게이트산화막(230)을 습식식각으로 제거한다. 다음, 상기 마스크를 제거한 뒤 기판 전면에 걸쳐 산화막을 성장시켜, 제 2게이트산화막을 형성한다. 이때 제 2게이트산화막의 두께는 120Å이 되므로, 저전압 트랜지스터의 게이트산화막(250)은 120Å가 되고 고전압 트랜지스터의 전체 게이트산화막(240)은 약 300Å이상이 된다. 여기서 저전압 트랜지스터의 게이트산화막(250)이 얇아 반도체 디바이스의 구동속도를 증가시킬 수 있으며, 고전압 트랜지스터의 전체 게이트산화막(240)은 저전압 트랜지스터의 게이트산화막보다 두꺼워, 고전압 트랜지스터는 고전압 트랜지스터의 게이트에 인가되는 15v 정도의 고전압에 대해서도 충분한 내압특성을 갖게 된다.
제3g도에서, 고전압 PMOS 및 NMOS 트랜지스터 및 저전압 PMOS 및 NMOS 트랜지스터의 게이트 전극(260)이 형성된다.
제3h도에서 NMOS 트랜지스터를 덮으며 PMOS 트랜지스터를 노출시키는 포토 레지스트 패턴(도시되지 않음)을 마스크로 이용하여 P형의 불순물 이온을 주입하여 PMOS 트랜지스터의 제 1의 소오스 및 드레인 영역(270)을 형성한다. 소오스 및 드레인 영역을 형성한 후 사용한 포토 레지스트 패턴을 제거하고, PMOS 트랜지스터를 덮으며 NMOS 트랜지스터를 노출시키는 다른 포토 레지스트 패턴(도시되지 않음)을 마스크로 이용하여 N형의 불순물 이온을 주입하여 NMOS 트랜지스터의 제 1의 소오스 및 드레인 영역(280)을 형성한다.
제3i도에서, 고전압 PMOS 및 NMOS 트랜지스터 및 저전압 PMOS 및 NMOS 트랜지스터의 게이트 전극(260)의 측벽에 스페이서(310)를 형성한다. 다음, 제 3h도에서와 같이, NMOS 트랜지스터를 덮으며 PMOS 트랜지스터를 노출시키는 포토 레지스트 패턴을 마스크로 이용하여 P형의 불순물 이온을 주입하여 PMOS 트랜지스터의 제 2의 소오스 및 드레인 영역을 형성한다. 이때 상기 스페이서에 의해 제 2의 소오스 및 드레인 영역은 제 1의 소오스 및 드레인 영역과 중첩된 소오스 및 드레인 영역(290)을 갖게되어, LDD 구조의 트랜지스터를 형성한다. 다음, 전술한 포토레지스트 패턴을 제거한 후, 동일한 방법으로 N형의 불순물을 이온주입하여 LDD 구조를 가진 NMOS 트랜지스터를 형성한다.
제4a도 내지 제4i도는 제2b도의 반도체 장치의 제조방법을 나타내는 단계를 나타낸다.
제4a도에서, P형 반도체기판(530) 내에 N웰(510)과 P웰(520)을 형성한다. 상기 N웰(510)상에는 저전압 및 고전압 PMOS 트랜지스터가 형성된다. 상기 P웰(520)에는 저전압 및 고전압 NMOS 트랜지스터가 형성된다. 이후의 공정은 제3a도와 같이 기판 전면에 패드산화막(550)과 비결정질 실리콘(560) 및 질화막(570)이 순차적으로 형성된다. 다음 사진식각 공정을 이용하여 트랜지스터의 활성영역을 한정하는 제 1 내지 제 4질화막 패턴(570, 572, 574, 576)이 형성된다.
제4b도에서, 기판 전면에 N형 불순물을 주입하여 제 1불순물 영역(580)을 형성한다.
제 4c도에서, 기판 전면에 P형의 불순물을 주입하여 P형의 제 2불순물 영역(600)을 형성한다. 이때 사용되는 포토 레지스트패턴은, N웰(110)에서, 저전압 PMOS 트랜지스터의 활성영역을 한정하는 제 1질화막 패턴(570)과 상기 제 1 질화막 패턴(570)에서 소정 거리 이격된 기판을 덮는 제 1포토 레지스트 패턴(590)과, 고전압 PMOS 트랜지스터를 한정하는 제 2질화막 패턴(572)으로부터 상기 P웰(520)으로 일정거리 이격되어 형성된 제 2포토 레지스트 패턴(592) 및 P웰(520)에서 고전압 NMOS 트랜지스터의 활성영역을 한정하는 제 4질화막 패턴(576)과 상기 제 4질화막 패턴(576)으로부터 양방향으로 소정 거리 이격된 기판을 덮는 제 3포토 레지스트 패턴(596)으로 구성된다. 상기 제 1, 2 및 제 4포토 레지스트 패턴에 의해 노출된 기판에 제 2불순물 영역(600)이 형성된다.
제4d도에서, 제 1 내지 제 3포토 레지스트 패턴을 제거한 후, LOCOS 공정을 실시하여 소자분리 산화막(610, 612, 614, 616, 618)을 형성한다. 저전압 PMOS 트랜지스터에 인접하는 소자분리 산화막(610, 612) 하부에는 N- 불순물영역(580)이 형성되나, 동일 N웰(510) 내에 형성되는 고전압 PMOS 트랜지스터에 인접하는 소자분리 산화막 하부(512, 514)에는 p-형의 불순물영역(600)과 상기 P-형의 불순물영역에 접하는 N-형의 불순물영역(580)이 형성되어 있다. 같은 구조가 고전압 및 저전압 NMOS 트랜지스터에도 적용된다.
제4e도 내지 제4i도의 공정은 제3e도 내지 제3i도의 공정과 동일하다.
제3a도 내지 제3i도 및 제4a도 및 제4i도 이후의 콘택형성과 금속배선공정은 종래의 공정과 동일하다.
본 발명에서는 저전압 및 고전압 NMOS 트랜지스터와 PMOS 트랜지스터의 형성 단계 중에서, 질화막 패턴을 이용한 이온주입과 포토 레지스트 패턴을 이용한 이온주입을 실시하여, 트랜지스터의 소자분리특성을 강화하였을 뿐만 아니라, 고전압 트랜지스터의 파괴전압을 증가시킬 수 있다. 또한, 종래에는 저전압 트랜지스터는 LDD구조, 고전압 트랜지스터는 DDD(double diffused drain/source)를 가지므로, 고전압 트랜지스터를 형성하기 위해 포토 레지스트 단계가 추가되었으나, 본 발명에서는 고전압 트랜지스터도 LDD를 가지므로, 고전압 트랜지스터는 저전압 트랜지스터와 동일 단계로 형성될 수 있어, 고전압 트랜지스터 형성을 위한 포토 레지스트 단계가 추가되지 않는다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당해 기술 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (13)
- 제 1도전형의 반도체 기판, 상기 반도체 기판 내에 형성된 제 2도전형의 제 1웰영역, 상기 반도체 기판 내에 형성된 제 1도전형의 제 2웰영역, 상기 제 1 및 제 2웰을 활성영역과 비활성영역으로 구분하는 소자분리산화막, 상기 활성영역의 일부에 형성된 제 1산화막, 상기 제 1산화막 상에 형성된 제 1전극, 상기 활성영역의 나머지 부분에 형성된 제 2산화막, 상기 제 2산화막 상에 형성된 제 2전극, 상기 소자분리산화막 하부에 형성되고 각각의 웰 영역과 동일한 도전형을 가지는 제 1불순물영역, 상기 활성영역에 형성되고 상기 제 1전극 및 제 2전극과 중첩되고, 상기 제 1불순물영역의 도전형과 반대의 도전형 및 제 1농도를 가지는 제 2불순물영역, 상기 제 2불순물영역과 상기 소자분리산화막 사이에 형성되고, 상기 제 2불순물영역과 동일한 도전형 및 상기 제 1농도보다 높은 제 2농도를 가지는 제 3불순물영역 및 상기 제 2게이트전극 하부에 형성된 제 3불순물영역과 상기 제 1불순물영역 사이에 형성되고 상기 제 3불순물영역의 도전형을 가지는 제 1농도의 제 4불순물영역을 구비함을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 제 1산화막의 두께는 상기 제 2산화막의 두께보다 얇음을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 제 1불순물영역의 농도는 상기 제 1불순물영역이 형성된 웰 영역의 불순물의 농도보다 높은 것을 특징으로 하는 반도체 장치.
- 제 1도전형의 반도체 기판, 상기 반도체 기판 내에 형성된 제 2도전형의 제 1웰영역, 상기 반도체 기판 내에 형성된 제 1도전형의 제 2웰영역, 상기 제 1웰영역 내에 형성된 제 1도전형의 제 3웰영역, 상기 제 1 내지 제 3웰영역을 활성영역과 비활성영역으로 구분하는 소자분리산화막, 상기 활성영역의 일부에 형성된 제 1산화막, 상기 제 1산화막 상에 형성된 제 1전극, 상기 활성영역의 나머지 부분에 형성된 제 2산화막, 상기 제 2산화막 상에 형성된 제 2전극, 상기 소자분리산화막 하부에 형성되고 각각의 웰 영역과 동일한 도전형을 가지는 제 1불순물영역, 상기 활성영역에 형성되고 상기 제 1전극 및 제 2전극과 중첩되고, 상기 제 1불순물영역의 도전형과 반대의 도전형 및 제 1농도를 가지는 제 2불순물영역, 상기 제 2불순물영역과 상기 소자분리산화막 사이에 형성되고 상기 제 2불순물영역과 동일한 도전형 및 상기 제 1농도보다 높은 제 2농도를 가지는 제 3불순물영역 및 상기 제 2게이트전극 하부에 형성된 제 3불순물영역과 상기 제 1불순물영역 사이에 형성되고, 상기 제 3불순물영역과 상기 제 1불순물영역 사이에 형성되고, 상기 제 3불순물영역의 도전형을 가지는 제 1농도의 제 4불순물영역을 구비함을 특징으로 하는 반도체 장치.
- 제4항에 있어서, 상기 제 1산화막의 두께는 상기 제 2산화막의 두께보다 얇음을 특징으로 하는 반도체 장치.
- 제 1도전형의 반도체 기판에 제 1도전형의 제 1웰영역과 제 2도전형의 제 2웰영역을 형성하는 단계, 상기 반도체 기판 전면에 소정의 산화막을 형성하는 단계, 활성역역과 비활성영역을 구분하는 소자분리 산화막이 형성될 기판 상면에 다수의 제 1마스크패턴을 형성하여 제 2도전형의 불순물을 이온주입하여, 제 2도전형의 제 1불순물영역을 형성하는 단계, 제 2패턴을 이용하여, 제 1도전형의 불순물을 기판 전면에 이온주입하여, 상기 제 1불순물영역과 일부중첩되는 제 1도전형의 제 2불순물영역을 형성하는 단계를 구비함을 특징으로 하는 반도체 장치의 제조방법..
- 제6항에 있어서, 상기 제 2패턴은 상기 제 1웰 및 제 2웰 중의 어느 하나에 형성된 상기 다수의 제 1패턴의 제 1서브패턴과 상기 제 1서브패턴에 인접하는 기판의 일부를 덮으며, 상기 다수의 제 1패턴의 제 2서브패턴으로부터 상기 제 1웰 및 제 2웰 중의 나머지 웰로 소정거리 이격되어 형성됨을 특징으로 하는 반도체 장치의 제조방법.
- 제6항에 있어서, 상기 제 2불순물영역 형성단계 이후에 상기 제 1 및 제 2패턴을 제거하고 열산화공정을 실시하여 소자분리산화막을 형성하는 단계, 상기 활성영역 전면에 제 1두께의 제 1산화막과 제 2두께의 제 2산화막을 형성하는 단계, 상기 제 1 및 제 2산화막 상의 일부에 전극층을 형성하는 단계, 상기 전극층을 마스크로 이용하여 웰 영역과 반대 도전형의 불순물을 이온주입하여 제 3불순물영역을 형성하는 단계, 상기 전극의 측벽에 스페이서를 형성하는 단계, 상기 전극과 스페이서를 마스크로 이용하여 웰 영역과 반대 도전형의 불순물을 이온주입하여, 상기 제 3불순물영역과 일부 중첩되는 제 4불순물영역을 형성하는 단계로 구성됨을 특징으로 하는 반도체 장치의 제조방법.
- 제8항에 있어서, 상기 제 1산화막의 두께는 상기 제 2산화막의 두께보다 얇음을 특징으로 하는 반도체 장치의 제조방법.
- 제9항에 있어서, 상기 제 1 및 제 2산화막의 형성단계는, 상기 활성영역 전면에 상기 제 1산화막을 형성하는 단계, 상기 제 1불순물 영역에 의해 한정되는 활성영역 상의 제 1산화막을 제거하는 단계, 결과물 상의 활성영역 상에 제 3산화막을 도포하여, 제 1산화막 및 제 3산화막으로 구성된 상기 제 2산화막을 형성하는 단계로 구성됨을 특징으로 하는 반도체 장치의 제조방법.
- 제10항에 있어서, 상기 제 1산화막의 제거는 습식식각에 의해 제거됨을 특징으로 하는 반도체 장치의 제조방법.
- 제 1도전형의 반도체 기판에 제 1도전형의 제 1웰영역과 제 2도전형의 제 2웰영역 및 상기 제 1웰영역 내에 제 2도전형의 제 3웰을 형성하는 단계, 상기 반도체 기판 전면에 소정의 산화막을 형성하는 단계, 활성영역과 비활성영역을 구분하는 소자분리 산화막이 형성될 기판상면에 다수의 제 1마스크패턴을 형성하여 제 2도전형의 불순물을 이온주입하여, 제 2도전형의 제 1불순물영역을 형성하는 단계, 제 2패턴을 이용하여, 제 1도전형의 불순물을 기판 전면에 이온주입하여, 상기 제 1불순물영역과 일부중첩되는 제 1도전형의 제 2불순물영역을 형성하는 단계를 구비함을 특징으로 하는 반도체 장치의 제조방법.
- 제12항에 있어서, 상기 제 2패턴은 제 1웰에 형성된 상기 다수의 제 1패턴의 제 1서브패턴과 상기 제 1서브패턴에 인저하는 기판의 일부를 덮으며, 상기 다수의 제 1패턴의 제 2서브패턴과 상기 제 3웰에 형성된 상기 제 1패턴의 제 3서브패턴 사이의 기판의 일부를 덮으며, 상기 제 3웰에 형성된 상기 제 1패턴의 제 3서브패턴과 상기 제 3서브패턴에 인접하는 기판의 일부를 덮음을 특징으로 하는 반도체 장치의 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100652071B1 (ko) * | 2000-12-29 | 2006-11-30 | 매그나칩 반도체 유한회사 | 반도체 소자 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5917218A (en) | 1999-06-29 |
| KR970063731A (ko) | 1997-09-12 |
| JPH09232546A (ja) | 1997-09-05 |
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