JP4663836B2 - 不揮発性メモリ素子及びその製造方法 - Google Patents
不揮発性メモリ素子及びその製造方法 Download PDFInfo
- Publication number
- JP4663836B2 JP4663836B2 JP31938099A JP31938099A JP4663836B2 JP 4663836 B2 JP4663836 B2 JP 4663836B2 JP 31938099 A JP31938099 A JP 31938099A JP 31938099 A JP31938099 A JP 31938099A JP 4663836 B2 JP4663836 B2 JP 4663836B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- doped source
- source region
- semiconductor substrate
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 239000000758 substrate Substances 0.000 claims description 73
- 239000004065 semiconductor Substances 0.000 claims description 71
- 239000012535 impurity Substances 0.000 claims description 58
- 230000002093 peripheral effect Effects 0.000 claims description 26
- 239000000969 carrier Substances 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims description 9
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 239000007943 implant Substances 0.000 claims description 4
- 230000005641 tunneling Effects 0.000 claims description 4
- 230000005684 electric field Effects 0.000 description 10
- 239000010410 layer Substances 0.000 description 10
- 230000010354 integration Effects 0.000 description 9
- 230000001681 protective effect Effects 0.000 description 7
- 239000002784 hot electron Substances 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000002955 isolation Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- -1 tungsten silicide Chemical compound 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリ素子及びその製造方法に関し、詳しくは低濃度ドーピングされたソース領域を有するフラッシュメモリ素子及びその製造方法に関する。
【０００２】
＜従来の技術＞
不揮発性メモリセル配列の一般的な構造が１９８５年ＩＤＥＭ ＰＰ６１６−６１９の“Ａ ＳＩＮＧＬＥ ＴＲＡＮＳＩＳＴＥＲ ＥＰＲＯＭ ＣＥＬＬ ＡＮＤ ＩＴＳ ＩＭＰＬＥＭＥＮＴＡＴＩＯＮ ＩＮ Ａ ５１２Ｋ ＣＭＯＳ ＥＥＰＲＯＭ”に記述されている。図１は従来の不揮発性メモリ素子のＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）型ＮＯＲフラッシュ（Ｆｌａｓｈ）メモリセルを示した断面図である。図１を参照すれば、半導体基板３００の上部に第１絶縁膜３３０、浮遊ゲート３４０、第２絶縁膜３５０及び制御ゲート３６０が順次に形成されている。そして、半導体基板３００表面の一定領域にドレーン領域３１０及びソース領域３２０、３２２が形成されている。ソース領域は高濃度不純物領域３２０及びこれを取り囲む低濃度不純物領域３２２より成っており、低濃度不純物領域３２２及び高濃度不純物領域３２０の一部領域は浮遊ゲート３４０の一部と重ねられている。又、ドレーン領域３１０は不純物が高濃度でドーピングされており、ドレーン領域３１０の一部領域は浮遊ゲート３４０の一部領域と重ねられている。第１絶縁膜３３０は電子がトンネリングできるトンネル酸化膜が使用される。
【０００３】
次に、ＥＰＲＯＭ型ＮＯＲフラッシュメモリセルの動作を説明する。ＥＰＲＯＭ型ＮＯＲフラッシュメモリセルの動作には書き込み動作、消去動作及び読み出し動作がある。セルを書き込みするためにドレーン領域３１０に連結されるビットラインと制御ゲートに連結されるワードラインとに高電圧を印加すると、ドレーン接合でホット電子が発生する。ホット電子が第１絶縁膜３３０を通過して浮遊ゲート３４０内へ注入されてホット電子が浮遊ゲート３４０内に蓄積される。従って、素子のスレッショルド電圧が増加され、その結果素子が書き込みされる。書き込みされた素子を消去（ｅｒａｓｅ）するために浮遊ゲート３４０内に蓄積された電子を除去しなければならない。ソース領域に高電圧が印加されると浮遊ゲート３４０内に蓄積された電子はＦ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｉｍ ｔｕｎｎｅｌｉｎｇ）方式を用いてソース領域で消去される。
【０００４】
従って、不揮発性メモリ素子の書き込み動作はドレーン領域３１０での電子注入により成る。この際、浮遊ゲート３４０内へ注入される電子の一部が第１絶縁膜３３０に捕獲（ｔｒａｐ）される。このように捕獲された電子により第１絶縁膜の特性が劣化される。又、素子の消去動作はソース領域で成る。この際、トンネリングされる電子が浮遊ゲート３４０とソース領域３２２、３２０との間に形成される第１絶縁膜３３０に捕獲されて素子の特性を劣化させる問題点がある。
【０００５】
最近、不揮発性メモリ素子の高集積化のためセルのサイズが縮小されている。しかし、ドレーン領域は浮遊ゲートの下にホットキャリヤ発生のための空乏領域が形成されなければならないのでドレーン領域と浮遊ゲートとは重ねられなければならない。又、消去動作時の印加電圧を低めるために、キャリヤが浮遊ゲートから高濃度ドーピングされたソース領域へ直接トンネリングしなければならない。キャリヤが直接トンネリングできるようにするために高濃度ドーピングされたソース領域は浮遊ゲートと一部重ねられなければならない。又、高濃度ドーピングされたソース領域で消去動作時の印加電圧により降伏現象が発生することを防止するために、低濃度ドーピングされたソース領域が高濃度ドーピングされたソース領域をくるむ構造にならなければならない。従って、ソース領域及びドレーン領域と重ねられる領域だけではなく、浮遊ゲートの下のソース領域とドレーン領域との間にメモリ素子で動作できる有効チャンネル長さを確保しなければならないので、不揮発性メモリ素子の集積度が減少する問題点がある。
【０００６】
図２は高濃度ドーピングされたソース領域３２０と浮遊ゲート３４０が重ねられたメモリセルを示した断面図である。参照符号３２４は消去動作のためソース領域に電圧を印加した時低濃度ドーピングされたソース領域３２２と半導体基板３００の接合領域に形成される空乏領域を示す。この際、浮遊ゲート３４０に蓄積された電子が矢印で表示されたソース領域へトンネリングされる。従って、高濃度ドーピングされたソース領域３２０と浮遊ゲート３４０が重ねられたメモリセルはソース領域に低い電圧を印加して電子がトンネリングできる。もし、高濃度ドーピングされたソース領域３２０が浮遊ゲート３４０と重ねられなければ、浮遊ゲート３４０に蓄積された電子が空乏領域を通過して高濃度ドーピングされたソース領域３２０へトンネリングされる。従って、高濃度ドーピングされたソース領域３２０と浮遊ゲート３４０とが重ねられないメモリセルは電子をトンネリングするために高濃度ドーピングされたソース領域３２０に高い電圧を印加しなければならない。従って、消去動作時の印加電圧を低めるために高濃度でドーピングされたソース領域３２０と浮遊ゲート３４０は重ねられることが望ましい。従って、ソース領域でＦ−Ｎトンネリング方式を用いてゲート内に蓄積された電子を消去するメモリセルは高濃度ドーピングされたソース領域とドレーン領域とが浮遊ゲートと重ねられなければならないので不揮発性メモリ素子の集積度を向上させることが難しくなる問題点がある。
【０００７】
米国特許番号４,６５２,８９７には低濃度ドーピングされたソース領域（Lightly Doped Source）を有するＥＰＲＯＭが開示されている。図３及び図４を参照して米国特許番号４,６５２,８９７に開示された素子の構造を説明する。図３を参照すれば、半導体基板３００上に第１絶縁膜５１０、浮遊ゲート３４０、第２絶縁膜３５０及び制御ゲート３６０が順次に積層されている。そして、半導体基板３００の表面にドレーン領域３１０、低濃度ドーピングされたソース領域５０２及び高濃度ドーピングされたソース領域５００が形成されている。この際、低濃度ドーピングされたソース領域の不純物濃度は１×１０16〜１×１０17atoms/cm3であり、その長さ（図３のＷ１）はゲート方向へ０.３〜０.４μmである。ドレーン領域３１０及び低濃度ドーピングされたソース領域５０２が浮遊ゲート３４０と各々重ねられている。第１絶縁膜５１０はゲート酸化膜である。図４はメモリセルの書き込み時セル内の電界強度b１及び電位a１を示したグラフである。図４を参照すれば、抵抗が高い低濃度ドーピングされたソース領域５０２で電界強度b１が増加することが分かる。従って、図３に開示されたメモリセルは低濃度ドーピングされたソース領域５０２に発生したホットキャリヤが浮遊ゲート３４０内へ注入されることにより、メモリセルが書き込みされる。又、図３に開示されたメモリセルは電気的消去が不可能であり、紫外線に露光して浮遊ゲート３４０内に蓄積された電子を消去する。
【０００８】
図５は浮遊ゲート３４０内に蓄積された電子をソース領域で電気的に消去できるメモリセルを示した断面図である。図５を参照すれば、図３の第１絶縁膜の代わりにゲート酸化膜５１２及び薄いトンネル酸化膜５１４が形成されている。従って、書き込み動作は図３に開示されたメモリセルと同一なのが、消去動作はソース領域で電気的に成る。即ち、浮遊ゲート３４０内に蓄積された電子を消去するために高濃度ドーピングされたソース領域５００に高い電圧を印加すれば、電子がトンネル酸化膜５１４をトンネリングして消去される。
【０００９】
＜発明が解決しようとする課題＞
しかし、図５に開示されたメモリセルは高濃度ドーピングされたソース領域５００と浮遊ゲート３４０が重ねられない。従って、浮遊ゲート３４０内に蓄積された電子をトンネリングさせるために、低濃度ドーピングされたソース領域５０２の抵抗及び空乏領域を考慮した相当高い電圧が高濃度ドーピングされたソース領域５００に印加されなければならない。従って、このようなメモリセルは使用上に不便な問題点がある。又、消去動作時低濃度ドーピングされたソース領域５０２に高い電界が印加されるので、低濃度ドーピングされたソース領域５０２で多くのホットキャリヤが発生して、これによりトンネル酸化膜５１４と低濃度ドーピングされたソース領域５０２との間にトラップが増加される。従って、メモリセルの抵抗が増加され、その結果メモリセルの特性が変わる問題点がある。
【００１０】
本発明の目的は浮遊ゲート内に蓄積された電子を半導体基板で電気的に消去させることにより第１絶縁膜内に捕獲された電子により第１絶縁膜の特性が劣化されることを防止し、高濃度ドーピングされたソース領域の深さを縮めてメモリセルの集積度を向上させ得る不揮発性メモリ素子及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するための本発明の不揮発性メモリ素子は、第１導電型の半導体基板と、半導体基板上に順次に形成されている第１絶縁膜、浮遊ゲート、第２絶縁膜及び制御ゲートと、半導体基板の表面に形成されて浮遊ゲートの側壁と離隔されて形成されている第２導電型の高濃度ドーピングされたソース領域と、半導体基板の表面に形成されており、高濃度ドーピングされたソース領域と連結されて浮遊ゲートと重ねられており、不純物濃度が高濃度ドーピングされたソース領域の不純物濃度より低い第２導電型の低濃度ドーピングされたソース領域と、半導体基板の表面に形成されており、浮遊ゲートと重ねられて高濃度ドーピングされたソース領域よりさらに深く形成されており、不純物濃度が高濃度ドーピングされたソース領域と同一な第２導電型のドレーン領域とを備える。
【００１２】
この際、第１絶縁膜はトンネル酸化膜であることが望ましく、７０〜１００Åの厚さを有することが望ましい。又、低濃度ドーピングされたソース領域は５×１０17〜５×１０18ａｔｏｍｓ／ｃｍ3の不純物濃度を有するのが望ましい。又、低濃度ドーピングされたソース領域は高濃度ドーピングされたソース領域の角部からゲート方向へ０．２μｍ以下の長さを有するのが望ましい。又、前記不揮発性メモリ素子の書き込み動作は、ドレーン領域と制御ゲートとに電圧が印加されると、ドレーン領域の空乏領域にホットキャリヤが発生され、発生されたホットキャリヤの一部がドレーン領域と浮遊ゲートとの重畳領域で浮遊ゲート内へ注入されて浮遊ゲート内に蓄積されることにより成ることが望ましい。又、前記不揮発性メモリ素子の消去動作は、半導体基板に電圧が印加されると、書き込み動作により浮遊ゲート内に蓄積されたホットキャリヤが浮遊ゲートから半導体基板へトンネリングされることにより成ることが望ましい。
【００１３】
前記目的を達成するために半導体基板上にセル領域と周辺回路領域とを備える不揮発性メモリ素子は、セル領域の半導体基板上に順次に形成されている第１絶縁膜、浮遊ゲート、第２絶縁膜及び制御ゲートと、セル領域の半導体基板の表面に形成されており、浮遊ゲートの側壁と離隔されて形成されている第２導電型の高濃度ドーピングされたソース領域と、セル領域の半導体基板の表面に形成されており、高濃度ドーピングされたソース領域と連結されて浮遊ゲートと重ねられており、不純物濃度が高濃度ドーピングされたソース領域の不純物濃度より低い第２導電型の低濃度ドーピングされたソース領域と、セル領域の半導体基板の表面に形成されており、浮遊ゲートと重ねられて不純物濃度が高濃度ドーピングされたソース領域と同一な第２導電型のドレーン領域と、周辺回路領域に形成されており、低濃度ドーピングされたドレーン構造を有するＭＯＳトランジスタとを備える。この際、セル領域の低濃度ドーピングされたソース領域の不純物濃度は周辺回路領域のＭＯＳトランジスタの低濃度ドーピングされたドレーン領域の不純物濃度より高いことが望ましい。又、セル領域のドレーン領域の深さは周辺回路領域のＭＯＳトランジスタのドレーン領域とソース領域との深さ及びセル領域の高濃度ドーピングされたソース領域の深さよりさらに深いことが望ましい。
【００１４】
前記本発明の他の目的を達成するための不揮発性メモリ素子の製造方法は、半導体基板上のセル領域に第１絶縁膜、浮遊ゲート、第２絶縁膜及び制御ゲートが積層された積層ゲートを形成する段階と、不純物をイオン注入した後拡散して積層ゲートの一部と重ねられるドレーン領域を形成する段階と、ドレーン領域の不純物濃度より低濃度で不純物をイオン注入して積層ゲートの一部と重ねられる低濃度ドーピングされたソース領域を形成する段階と、積層ゲートの側面にスペーサを形成する段階と、ドレーン領域上に感光膜パターンを形成する段階と、積層ゲート、スペーサ及び感光膜パターンをマスクとして低濃度ドーピングされたソース領域にイオン注入して低濃度ドーピングされたソース領域と連結されて積層ゲートとは重ねられなく、ドレーン領域より低い深さを有する高濃度ドーピングされたソース領域を形成する段階とを備える。
【００１５】
この際、ドレーン領域を形成する段階は２×１０15〜６×１０15ions/cm2のドーズでイオン注入するのが望ましい。又、低濃度ドーピングされたソース領域を形成する段階は、感光膜パターンを形成する段階と、感光膜パターンをマスクとして不純物をイオン注入する段階と、感光膜パターンを除去した後半導体基板の全面に不純物をイオン注入する段階より成ることが望ましい。この際、感光膜パターンをマスクとして不純物をイオン注入する段階は３×１０13〜６×１０13ions/cm2のドーズでイオン注入し、半導体基板の全面に不純物をイオン注入する段階は１×１０13〜３×１０13ions/cm2のドーズでイオン注入するのが望ましい。又。半導体基板の全面に不純物をイオン注入する段階と同時に半導体基板上の周辺回路領域にＭＯＳトランジスタの低濃度ドーピングされたドレーン領域を形成するのが望ましい。又、高濃度ドーピングされたソース領域を形成する段階は２×１０15〜６×１０15ions/cm2の濃度でイオン注入するのが望ましい。さらに望ましくは６×１０15ions/cm2の濃度でイオン注入する。又、低濃度ドーピングされたソース領域を形成する段階と同時に半導体基板上の周辺回路領域にＭＯＳトランジスタの低濃度ドーピングされたドレーン領域を形成することが望ましい。又、高濃度ドーピングされたソース領域を形成する段階と同時に半導体基板上の周辺回路領域にＭＯＳトランジスタの高濃度ドーピングされたドレーン領域を形成するのが望ましい。又、半導体基板上の周辺回路領域にあるＭＯＳトランジスタの低濃度ドーピングされたドレーン領域はセル領域の低濃度ドーピングされたソース領域より不純物濃度を低く形成するのが望ましい。又、セル領域のドレーン領域はセル領域の高濃度ドーピングされたソース領域及び半導体基板上の周辺回路領域の高濃度ドーピングされたドレーン領域よりさらに深く形成するのが望ましい。又、前記不揮発性メモリ素子はフラッシュメモリ素子であることが望ましい。
【００１６】
本発明によると、高濃度ドーピングされたソース領域の深さを縮めて浮遊ゲートと高濃度でドーピングされたソース領域が重ねられないことにより、メモリセルの集積度を向上させ得る。そして、メモリセルの消去動作時浮遊ゲート内に蓄積された電子を半導体基板へトンネリングさせることにより、低濃度ドーピングされたソース領域と浮遊ゲートとの間に形成される第１絶縁膜内に電子が捕獲されることを減少させられ、その結果メモリ素子の動作特性を安定的に得られる。
【００１７】
【発明の実施の形態】
以下、添付した図面を参照して本発明に係る望ましい実施例を詳細に説明する。尚、本発明は詳述する実施例に限らずに、ただ本実施例は本発明の開示が完全になるようにし、通常の知識を持つ者に発明の範疇を完全に知らせるために提供されることであって、本発明の技術思想及び範囲内で当分野の通常の知識を持つ者により各種変形及び改良が可能なのは明白である。又、図面で層や領域の厚さは説明を明確のため誇張されたことである。図面で同一な参照符号は同一な構成要素を示す。又、ある層が他の層又は基板の“上部”にあると記載された場合、前記ある層が前記他の層又は基板の上部に直接接触しながら存在することもでき、その間に他の第３層が介在されることもできる。
【００１８】
＜不揮発性メモリ素子の実施例＞
図６は本発明による不揮発性メモリ素子を示した断面図である。以下、図６を参照して本発明に係る不揮発性メモリ素子の構成を説明する。ｐ型の半導体基板３００上に第１絶縁膜７００、浮遊ゲート３４０、第２絶縁膜３５０及び制御ゲート３６０が順次に形成されている。第１絶縁膜７００、浮遊ゲート３４０、第２絶縁膜３５０及び制御ゲート３６０の側壁には側壁スペーサ９７０が形成されている。そして、ドレーン領域３１０、低濃度ドーピングされたソース領域６０２及び高濃度ドーピングされたソース領域６００が半導体基板３００の表面に形成されている。第１絶縁膜７００はキャリヤがトンネリングできるトンネル酸化膜であることが望ましく、７０〜１００Åの厚さを有するのが望ましい。第２絶縁膜はＯＮＯ（酸化膜／窒化膜／酸化膜）構造であることが望ましい。低濃度ドーピングされたソース領域６０２は５×１０17〜５×１０18ａｔｏｍｓ／ｃｍ3の不純物濃度を有するのが望ましく、図６でＷ２として表示された低濃度ドーピングされたソース領域の長さはゲート方向へ０．２μｍ以下であることが望ましい。従って、本発明の低濃度ドーピングされたソース領域６０２の長さ（図６のＷ２）は従来の低濃度ドーピングされたソース領域の長さ（図３のＷ１）より短く、本発明の低濃度ドーピングされたソース領域６０２の不純物濃度は従来の低濃度ドーピングされたソース領域５０２の不純物濃度より高い。又、従来に比べて低濃度ドーピングされたソース領域６０２の長さが短くて不純物濃度が高いので、低濃度ドーピングされたソース領域６０２と高濃度ドーピングされたソース領域６００との抵抗変化及び電位変化が高濃度ドーピングされたソース領域のみで形成されたメモリセルの場合に似ている。
【００１９】
高濃度ドーピングされたソース領域６００は低濃度ドーピングされたソース領域６０２より不純物濃度が高くならなければならなく、ドレーン領域３１０は高濃度ドーピングされたソース領域６００と同一な不純物濃度を有するのが望ましい。高濃度ドーピングされたソース領域６００は浮遊ゲート３４０の側壁と離隔されて形成されている。だが、低濃度ドーピングされたソース領域６０２は高濃度ドーピングされたソース領域６００に連結されており、低濃度ドーピングされたソース領域６０２の一部が浮遊ゲート３４０と重ねられている。そして、ドレーン領域３１０の一部も浮遊ゲート３４０と重ねられている。高濃度ドーピングされたソース領域６００の深さ（図６のｄ２）はドレーン領域３１０の深さ（図６のｄ１）より浅く形成されている。高濃度ドーピングされたソース領域６００を浅く形成することにより、側面拡散を縮められる。従って、本発明に係るメモリセルはメモリセルの動作には影響を及ばずソース領域が占める面積を縮小させることにより、メモリセルの集積度が向上できる。本発明に係る不揮発性メモリ素子はフラッシュメモリ素子であることが望ましい。
【００２０】
次いで、本発明に係る不揮発性メモリセルの動作を説明する。メモリセルを書き込みするために、ドレーン領域３１０と連結されたビットライン６−７ボルトを、制御ゲート３６０と連結されたワードラインに１０−１２ボルトを、高濃度ドーピングされたソース領域６００及び半導体基板３００に０ボルトを各々印加する。その結果、浮遊ゲート３４０下の半導体基板３００の表面にチャンネルが形成され、形成されたチャンネルを通じてドレーン領域３１０から高濃度ドーピングされたソース領域６００へ電流が流れる。この際、ドレーン領域３１０の空乏領域で高いエネルギーを有するホット電子が発生される。発生されたホット電子の一部がドレーン領域３１０と浮遊ゲート３４０との重畳領域で第１絶縁膜７００を通過して浮遊ゲート３４０内へ注入される。浮遊ゲート３４０内へ注入されたホット電子は浮遊ゲート３４０内に蓄積されることにより、メモリセルのスレッショルド電圧が増加されてメモリセルが書き込みされる。図７は本発明に係る不揮発性メモリ素子に書き込みするために電圧が印加された時の電位a２及び電界強度b２を各々示す。図７を参照すれば、ドレーン領域３１０の空乏領域に高い電界が形成されることが分かる。図７に示されたグラフと図４に示された従来のメモリ素子に関するグラフを比較すると、従来のメモリ素子はソース領域に高い電界が形成される反面、本発明に係るメモリセルはドレーン領域に高い電界が形成される。これは低濃度ドーピングされたソース領域６０２が従来のメモリセルでの低濃度ドーピングされたソース領域（図３の５０２参照）より高濃度でドーピングされてその長さも短く、その結果低濃度ドーピングされたソース領域６０２の抵抗が従来の場合より減少したからである。又、低濃度ドーピングされたソース領域６０２の抵抗と高濃度ドーピングされたソース領域６００の抵抗差が従来の場合より小さいので、低濃度ドーピングされたソース領域６０２及び高濃度ドーピングされたソース領域６００での電位が急激に変わらない。従って、低濃度ドーピングされたソース領域６０２及び高濃度ドーピングされたソース領域６００でのホットキャリヤ発生が減少される。その結果、本発明に係る不揮発性メモリ素子はメモリ素子の特性が劣化されることが防止できる。
【００２１】
不揮発性メモリセルの浮遊ゲート３４０内に蓄積された電子を消去するために、半導体基板３００に正電圧を印加して制御ゲート３６０に負や零の電圧を印加する。従って、浮遊ゲート３４０内に蓄積された電子は第１絶縁膜７００をＦ−Ｎトンネリングして半導体基板３００で消去される。このような消去動作は従来の低濃度ドーピングされたソース領域（図３の５０２参照）を有するメモリセルでの消去動作とは比較される。即ち、本発明に係るメモリセルの消去動作は電子が半導体基板３００へトンネリングされるので、高濃度ドーピングされたソース領域６００が浮遊ゲート３４０と重ねられなくても良い。従って、従来（図１の参照符号３２０参考）の不揮発性メモリ素子とは違って、本発明は浮遊ゲート３４０下の半導体基板３００の表面に高濃度ドーピングされたソース領域６００が形成されないので、浮遊ゲート３４０の長さが縮小できる。その結果、メモリセルの集積度を向上させ得る。又、電子が高濃度ドーピングされたソース領域６００へトンネリングされないので、低濃度ドーピングされたソース領域６０２と浮遊ゲート３４０との間に形成されている第１絶縁膜７００内に電子の捕獲される現象が減少される。又、書き込み動作時にドレーン領域３１０と浮遊ゲート３４０との第１絶縁膜７００内に捕獲された電子が消去動作時に形成される電界により第１絶縁膜７００から抜け出る効果を得られる。本発明に係る不揮発性メモリセルは浮遊ゲート３４０内に蓄積された電子を半導体基板３００で消去することにより、従来のソース領域で電子を消去するメモリセルよりメモリセルの動作を安定的に具現できる。又、低濃度ドーピングされたソース領域６０２及び高濃度ドーピングされたソース領域６００をドレーン領域３１０の深さより浅く形成することにより、低濃度ドーピングされたソース領域６０２及び高濃度ドーピングされたソース領域６００の面積を縮小してメモリセルの集積度を向上させ得る。
【００２２】
＜不揮発性メモリセルの製造方法の一実施例＞
図８から図１３に不揮発性メモリセルの製造方法を順次に示す。図８を参照すれば、半導体基板９００上に局部酸化工程（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）等を用いて素子分離領域９１０を形成する。素子分離領域９１０が形成された半導体基板９００の全面に第１絶縁膜９１２を形成する。この際、第１絶縁膜９１２は電子がトンネリングできるトンネル酸化膜であることが望ましく、７０〜１００Åの厚さで形成するのが望ましい。第１絶縁膜９１２が形成された半導体基板９００上に多結晶シリコンを蒸着した後不純物、例えばＰＯＣ１３をドーピングしてパターニングして浮遊ゲート膜９２０を形成する。その後、浮遊ゲート９２０上にＯＮＯ（酸化膜／窒化膜／酸化膜）構造を有する第２絶縁膜９２２を形成する。第２絶縁膜９２２は１４０〜２００Åの厚さを有することが望ましい。この際、浮遊ゲート９２０及び第２絶縁膜９２２はメモリセル領域（図８のａ領域）に形成し、周辺回路領域（図８のｂ領域）には形成しない。その後、周辺回路領域にゲート絶縁膜９２４を形成する。
【００２３】
図９を参照すれば、周辺回路領域にゲート絶縁膜９２４が形成された半導体基板９００の全面に多結晶シリコンを蒸着した後不純物、例えばＰＯＣｌ3をドーピングして制御ゲート膜９３０を形成する。その後、制御ゲート膜９３０の抵抗を減少させるために制御ゲート膜９３０上にタングステンシリサイド、チタンシリサイド又はタンタルシリサイド等のシリサイド（図示せず）を形成するのが望ましい。その後、制御ゲート膜９３０及びシリサイドをイオン注入等の後続工程から保護する保護膜９３２を形成するのが望ましい。保護膜９３２は酸化膜、窒化膜又は酸化膜と窒化膜との積層構造等で形成され、約２０００Åの厚さで形成するのが望ましい。
【００２４】
図１０を参照すれば、浮遊ゲート膜９２０、第２絶縁膜９２２、制御ゲート膜９３０及び保護膜９３２をパターニングし、メモリセル領域aには浮遊ゲート９２０'、第２絶縁膜パターン９２２'、制御ゲート９３０'及び保護膜パターン９３２'より成る積層ゲート構造を形成する。又、周辺回路領域bには制御ゲート９３０'及び保護膜パターン９３２'より成るＭＯＳトランジスタ用ゲートを形成する。
【００２５】
図１１を参照すれば、メモリセル領域aのドレーン領域９５０を限定してn型の不純物、例えば砒素（As）又は燐（P）をイオン注入する。この際、不純物のイオン注入ドーズは２×１０15〜６×１０15ions/cm2であることが望ましい。不純物をイオン注入した後１００〜３００Å厚さの酸化膜（図示せず）を半導体基板９００の全面に成長させた後、熱処理工程を実施して注入された不純物を拡散する。
【００２６】
図１２を参照すれば、メモリセルのソース領域を限定してn型の不純物をイオン注入する。この際、不純物のイオン注入ドーズは３×１０13〜６×１０13ions/cm2であることが望ましい。その後、半導体基板９００の全面にn型の不純物を１×１０13〜３×１０13ions/cm2のドーズでイオン注入し、周辺回路領域bに低濃度ドーピングされたソース及びドレーン領域９６２を形成し、メモリセル領域aに形成された低濃度ドーピングされたソース領域９６０の不純物濃度を増加させる。従って、メモリセル領域に形成された低濃度ドーピングされたソース領域９６０の不純物濃度は周辺回路領域に形成されたＭＯＳトランジスタの低濃度ドーピングされたソース及びドレーン領域９６２の不純物濃度より高い。
【００２７】
図１３を参照すれば、半導体基板９００の全面に酸化膜又は窒化膜を１０００〜１５００Å蒸着した後、乾式蝕刻してスペーサ９７０を形成する。その後、メモリセル領域にあるドレーン領域９５０を感光膜で塗布した後、保護膜９３２、スペーサ９７０及び感光膜をマスクとしてn型の不純物を２×１０15〜６×１０1 5ions/cm2のドーズでイオン注入する。その結果、メモリセル領域に高濃度ドーピングされたソース領域９７２を形成し、周辺回路領域に高濃度ドーピングされたソース及びドレーン領域９７４を形成する。この際、メモリセル領域の高濃度ドーピングされたソース領域９７２及び周辺回路領域の高濃度ドーピングされたソース及びドレーン領域９７４はメモリセル領域のドレーン領域９５０より浅く形成するのが望ましい。
【００２８】
前述したように、本発明の製造方法により形成された不揮発性メモリ素子は高濃度ドーピングされたソース領域の深さを縮めて浮遊ゲートと高濃度ドーピングされたソース領域とが重ねられないことにより、メモリセルの集積度を向上させ得る。そして、メモリセルの消去動作時浮遊ゲート内に蓄積された電子を半導体基板へトンネリングさせることにより、低濃度でドーピングされたソース領域と浮遊ゲートとの間に形成される第１絶縁膜に電子が捕獲されることを減少させることにより素子の動作特性を安定的に得られる。
【図面の簡単な説明】
【図１】従来の不揮発性メモリ素子のセルを示した断面図である。
【図２】従来の不揮発性メモリ素子で消去動作時浮遊ゲートに蓄積された電子が消去される地点を示した断面図である。
【図３】従来の他の不揮発性メモリ素子を示した断面図である。
【図４】図３に示された不揮発性メモリ素子でメモリセルの書き込み時セル内の電界強度及び電位を示したグラフである。
【図５】さらに他の従来の不揮発性メモリ素子を示した断面図である。
【図６】本発明に係る不揮発性メモリ素子を示した断面図である。
【図７】図６に示された不揮発性メモリ素子でメモリセルの書き込み時セル内の電界強度及び電位を示したグラフである。
【図８】図６に示された不揮発性メモリ素子の製造方法を示した断面図である。
【図９】図６に示された不揮発性メモリ素子の製造方法を示した断面図である。
【図１０】図６に示された不揮発性メモリ素子の製造方法を示した断面図である。
【図１１】図６に示された不揮発性メモリ素子の製造方法を示した断面図である。
【図１２】図６に示された不揮発性メモリ素子の製造方法を示した断面図である。
【図１３】図６に示された不揮発性メモリ素子の製造方法を示した断面図である。
【符号の説明】
３００,９００ 半導体基板
３１０,９５０ ドレーン領域
３２０,３２２,５００,５０２,６００,６０２,９６０,９７２ ソース領域
３３０,５１０,７００,９１２ 第１絶縁膜
３４０,９２０' 浮遊ゲート
３５０,９２２ 第２絶縁膜
３６０,９３０' 制御ゲート
５１２ ゲート酸化膜
５１４ トンネル酸化膜
９１０ 素子分離領域
９２０ 浮遊ゲート膜
９２２' 第２絶縁膜パターン
９２４ ゲート絶縁膜
９３０ 制御ゲート膜
９３２ 保護膜
９３２' 保護膜パターン
９６２,９７４ ソース及びドレーン領域
９７０ 側壁スペーサ
a メモリセル領域
a１,a２ 電位
b 周辺回路領域
b１,b２ 電界強度
【発明の属する技術分野】
本発明は不揮発性メモリ素子及びその製造方法に関し、詳しくは低濃度ドーピングされたソース領域を有するフラッシュメモリ素子及びその製造方法に関する。
【０００２】
＜従来の技術＞
不揮発性メモリセル配列の一般的な構造が１９８５年ＩＤＥＭ ＰＰ６１６−６１９の“Ａ ＳＩＮＧＬＥ ＴＲＡＮＳＩＳＴＥＲ ＥＰＲＯＭ ＣＥＬＬ ＡＮＤ ＩＴＳ ＩＭＰＬＥＭＥＮＴＡＴＩＯＮ ＩＮ Ａ ５１２Ｋ ＣＭＯＳ ＥＥＰＲＯＭ”に記述されている。図１は従来の不揮発性メモリ素子のＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）型ＮＯＲフラッシュ（Ｆｌａｓｈ）メモリセルを示した断面図である。図１を参照すれば、半導体基板３００の上部に第１絶縁膜３３０、浮遊ゲート３４０、第２絶縁膜３５０及び制御ゲート３６０が順次に形成されている。そして、半導体基板３００表面の一定領域にドレーン領域３１０及びソース領域３２０、３２２が形成されている。ソース領域は高濃度不純物領域３２０及びこれを取り囲む低濃度不純物領域３２２より成っており、低濃度不純物領域３２２及び高濃度不純物領域３２０の一部領域は浮遊ゲート３４０の一部と重ねられている。又、ドレーン領域３１０は不純物が高濃度でドーピングされており、ドレーン領域３１０の一部領域は浮遊ゲート３４０の一部領域と重ねられている。第１絶縁膜３３０は電子がトンネリングできるトンネル酸化膜が使用される。
【０００３】
次に、ＥＰＲＯＭ型ＮＯＲフラッシュメモリセルの動作を説明する。ＥＰＲＯＭ型ＮＯＲフラッシュメモリセルの動作には書き込み動作、消去動作及び読み出し動作がある。セルを書き込みするためにドレーン領域３１０に連結されるビットラインと制御ゲートに連結されるワードラインとに高電圧を印加すると、ドレーン接合でホット電子が発生する。ホット電子が第１絶縁膜３３０を通過して浮遊ゲート３４０内へ注入されてホット電子が浮遊ゲート３４０内に蓄積される。従って、素子のスレッショルド電圧が増加され、その結果素子が書き込みされる。書き込みされた素子を消去（ｅｒａｓｅ）するために浮遊ゲート３４０内に蓄積された電子を除去しなければならない。ソース領域に高電圧が印加されると浮遊ゲート３４０内に蓄積された電子はＦ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｉｍ ｔｕｎｎｅｌｉｎｇ）方式を用いてソース領域で消去される。
【０００４】
従って、不揮発性メモリ素子の書き込み動作はドレーン領域３１０での電子注入により成る。この際、浮遊ゲート３４０内へ注入される電子の一部が第１絶縁膜３３０に捕獲（ｔｒａｐ）される。このように捕獲された電子により第１絶縁膜の特性が劣化される。又、素子の消去動作はソース領域で成る。この際、トンネリングされる電子が浮遊ゲート３４０とソース領域３２２、３２０との間に形成される第１絶縁膜３３０に捕獲されて素子の特性を劣化させる問題点がある。
【０００５】
最近、不揮発性メモリ素子の高集積化のためセルのサイズが縮小されている。しかし、ドレーン領域は浮遊ゲートの下にホットキャリヤ発生のための空乏領域が形成されなければならないのでドレーン領域と浮遊ゲートとは重ねられなければならない。又、消去動作時の印加電圧を低めるために、キャリヤが浮遊ゲートから高濃度ドーピングされたソース領域へ直接トンネリングしなければならない。キャリヤが直接トンネリングできるようにするために高濃度ドーピングされたソース領域は浮遊ゲートと一部重ねられなければならない。又、高濃度ドーピングされたソース領域で消去動作時の印加電圧により降伏現象が発生することを防止するために、低濃度ドーピングされたソース領域が高濃度ドーピングされたソース領域をくるむ構造にならなければならない。従って、ソース領域及びドレーン領域と重ねられる領域だけではなく、浮遊ゲートの下のソース領域とドレーン領域との間にメモリ素子で動作できる有効チャンネル長さを確保しなければならないので、不揮発性メモリ素子の集積度が減少する問題点がある。
【０００６】
図２は高濃度ドーピングされたソース領域３２０と浮遊ゲート３４０が重ねられたメモリセルを示した断面図である。参照符号３２４は消去動作のためソース領域に電圧を印加した時低濃度ドーピングされたソース領域３２２と半導体基板３００の接合領域に形成される空乏領域を示す。この際、浮遊ゲート３４０に蓄積された電子が矢印で表示されたソース領域へトンネリングされる。従って、高濃度ドーピングされたソース領域３２０と浮遊ゲート３４０が重ねられたメモリセルはソース領域に低い電圧を印加して電子がトンネリングできる。もし、高濃度ドーピングされたソース領域３２０が浮遊ゲート３４０と重ねられなければ、浮遊ゲート３４０に蓄積された電子が空乏領域を通過して高濃度ドーピングされたソース領域３２０へトンネリングされる。従って、高濃度ドーピングされたソース領域３２０と浮遊ゲート３４０とが重ねられないメモリセルは電子をトンネリングするために高濃度ドーピングされたソース領域３２０に高い電圧を印加しなければならない。従って、消去動作時の印加電圧を低めるために高濃度でドーピングされたソース領域３２０と浮遊ゲート３４０は重ねられることが望ましい。従って、ソース領域でＦ−Ｎトンネリング方式を用いてゲート内に蓄積された電子を消去するメモリセルは高濃度ドーピングされたソース領域とドレーン領域とが浮遊ゲートと重ねられなければならないので不揮発性メモリ素子の集積度を向上させることが難しくなる問題点がある。
【０００７】
米国特許番号４,６５２,８９７には低濃度ドーピングされたソース領域（Lightly Doped Source）を有するＥＰＲＯＭが開示されている。図３及び図４を参照して米国特許番号４,６５２,８９７に開示された素子の構造を説明する。図３を参照すれば、半導体基板３００上に第１絶縁膜５１０、浮遊ゲート３４０、第２絶縁膜３５０及び制御ゲート３６０が順次に積層されている。そして、半導体基板３００の表面にドレーン領域３１０、低濃度ドーピングされたソース領域５０２及び高濃度ドーピングされたソース領域５００が形成されている。この際、低濃度ドーピングされたソース領域の不純物濃度は１×１０16〜１×１０17atoms/cm3であり、その長さ（図３のＷ１）はゲート方向へ０.３〜０.４μmである。ドレーン領域３１０及び低濃度ドーピングされたソース領域５０２が浮遊ゲート３４０と各々重ねられている。第１絶縁膜５１０はゲート酸化膜である。図４はメモリセルの書き込み時セル内の電界強度b１及び電位a１を示したグラフである。図４を参照すれば、抵抗が高い低濃度ドーピングされたソース領域５０２で電界強度b１が増加することが分かる。従って、図３に開示されたメモリセルは低濃度ドーピングされたソース領域５０２に発生したホットキャリヤが浮遊ゲート３４０内へ注入されることにより、メモリセルが書き込みされる。又、図３に開示されたメモリセルは電気的消去が不可能であり、紫外線に露光して浮遊ゲート３４０内に蓄積された電子を消去する。
【０００８】
図５は浮遊ゲート３４０内に蓄積された電子をソース領域で電気的に消去できるメモリセルを示した断面図である。図５を参照すれば、図３の第１絶縁膜の代わりにゲート酸化膜５１２及び薄いトンネル酸化膜５１４が形成されている。従って、書き込み動作は図３に開示されたメモリセルと同一なのが、消去動作はソース領域で電気的に成る。即ち、浮遊ゲート３４０内に蓄積された電子を消去するために高濃度ドーピングされたソース領域５００に高い電圧を印加すれば、電子がトンネル酸化膜５１４をトンネリングして消去される。
【０００９】
＜発明が解決しようとする課題＞
しかし、図５に開示されたメモリセルは高濃度ドーピングされたソース領域５００と浮遊ゲート３４０が重ねられない。従って、浮遊ゲート３４０内に蓄積された電子をトンネリングさせるために、低濃度ドーピングされたソース領域５０２の抵抗及び空乏領域を考慮した相当高い電圧が高濃度ドーピングされたソース領域５００に印加されなければならない。従って、このようなメモリセルは使用上に不便な問題点がある。又、消去動作時低濃度ドーピングされたソース領域５０２に高い電界が印加されるので、低濃度ドーピングされたソース領域５０２で多くのホットキャリヤが発生して、これによりトンネル酸化膜５１４と低濃度ドーピングされたソース領域５０２との間にトラップが増加される。従って、メモリセルの抵抗が増加され、その結果メモリセルの特性が変わる問題点がある。
【００１０】
本発明の目的は浮遊ゲート内に蓄積された電子を半導体基板で電気的に消去させることにより第１絶縁膜内に捕獲された電子により第１絶縁膜の特性が劣化されることを防止し、高濃度ドーピングされたソース領域の深さを縮めてメモリセルの集積度を向上させ得る不揮発性メモリ素子及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するための本発明の不揮発性メモリ素子は、第１導電型の半導体基板と、半導体基板上に順次に形成されている第１絶縁膜、浮遊ゲート、第２絶縁膜及び制御ゲートと、半導体基板の表面に形成されて浮遊ゲートの側壁と離隔されて形成されている第２導電型の高濃度ドーピングされたソース領域と、半導体基板の表面に形成されており、高濃度ドーピングされたソース領域と連結されて浮遊ゲートと重ねられており、不純物濃度が高濃度ドーピングされたソース領域の不純物濃度より低い第２導電型の低濃度ドーピングされたソース領域と、半導体基板の表面に形成されており、浮遊ゲートと重ねられて高濃度ドーピングされたソース領域よりさらに深く形成されており、不純物濃度が高濃度ドーピングされたソース領域と同一な第２導電型のドレーン領域とを備える。
【００１２】
この際、第１絶縁膜はトンネル酸化膜であることが望ましく、７０〜１００Åの厚さを有することが望ましい。又、低濃度ドーピングされたソース領域は５×１０17〜５×１０18ａｔｏｍｓ／ｃｍ3の不純物濃度を有するのが望ましい。又、低濃度ドーピングされたソース領域は高濃度ドーピングされたソース領域の角部からゲート方向へ０．２μｍ以下の長さを有するのが望ましい。又、前記不揮発性メモリ素子の書き込み動作は、ドレーン領域と制御ゲートとに電圧が印加されると、ドレーン領域の空乏領域にホットキャリヤが発生され、発生されたホットキャリヤの一部がドレーン領域と浮遊ゲートとの重畳領域で浮遊ゲート内へ注入されて浮遊ゲート内に蓄積されることにより成ることが望ましい。又、前記不揮発性メモリ素子の消去動作は、半導体基板に電圧が印加されると、書き込み動作により浮遊ゲート内に蓄積されたホットキャリヤが浮遊ゲートから半導体基板へトンネリングされることにより成ることが望ましい。
【００１３】
前記目的を達成するために半導体基板上にセル領域と周辺回路領域とを備える不揮発性メモリ素子は、セル領域の半導体基板上に順次に形成されている第１絶縁膜、浮遊ゲート、第２絶縁膜及び制御ゲートと、セル領域の半導体基板の表面に形成されており、浮遊ゲートの側壁と離隔されて形成されている第２導電型の高濃度ドーピングされたソース領域と、セル領域の半導体基板の表面に形成されており、高濃度ドーピングされたソース領域と連結されて浮遊ゲートと重ねられており、不純物濃度が高濃度ドーピングされたソース領域の不純物濃度より低い第２導電型の低濃度ドーピングされたソース領域と、セル領域の半導体基板の表面に形成されており、浮遊ゲートと重ねられて不純物濃度が高濃度ドーピングされたソース領域と同一な第２導電型のドレーン領域と、周辺回路領域に形成されており、低濃度ドーピングされたドレーン構造を有するＭＯＳトランジスタとを備える。この際、セル領域の低濃度ドーピングされたソース領域の不純物濃度は周辺回路領域のＭＯＳトランジスタの低濃度ドーピングされたドレーン領域の不純物濃度より高いことが望ましい。又、セル領域のドレーン領域の深さは周辺回路領域のＭＯＳトランジスタのドレーン領域とソース領域との深さ及びセル領域の高濃度ドーピングされたソース領域の深さよりさらに深いことが望ましい。
【００１４】
前記本発明の他の目的を達成するための不揮発性メモリ素子の製造方法は、半導体基板上のセル領域に第１絶縁膜、浮遊ゲート、第２絶縁膜及び制御ゲートが積層された積層ゲートを形成する段階と、不純物をイオン注入した後拡散して積層ゲートの一部と重ねられるドレーン領域を形成する段階と、ドレーン領域の不純物濃度より低濃度で不純物をイオン注入して積層ゲートの一部と重ねられる低濃度ドーピングされたソース領域を形成する段階と、積層ゲートの側面にスペーサを形成する段階と、ドレーン領域上に感光膜パターンを形成する段階と、積層ゲート、スペーサ及び感光膜パターンをマスクとして低濃度ドーピングされたソース領域にイオン注入して低濃度ドーピングされたソース領域と連結されて積層ゲートとは重ねられなく、ドレーン領域より低い深さを有する高濃度ドーピングされたソース領域を形成する段階とを備える。
【００１５】
この際、ドレーン領域を形成する段階は２×１０15〜６×１０15ions/cm2のドーズでイオン注入するのが望ましい。又、低濃度ドーピングされたソース領域を形成する段階は、感光膜パターンを形成する段階と、感光膜パターンをマスクとして不純物をイオン注入する段階と、感光膜パターンを除去した後半導体基板の全面に不純物をイオン注入する段階より成ることが望ましい。この際、感光膜パターンをマスクとして不純物をイオン注入する段階は３×１０13〜６×１０13ions/cm2のドーズでイオン注入し、半導体基板の全面に不純物をイオン注入する段階は１×１０13〜３×１０13ions/cm2のドーズでイオン注入するのが望ましい。又。半導体基板の全面に不純物をイオン注入する段階と同時に半導体基板上の周辺回路領域にＭＯＳトランジスタの低濃度ドーピングされたドレーン領域を形成するのが望ましい。又、高濃度ドーピングされたソース領域を形成する段階は２×１０15〜６×１０15ions/cm2の濃度でイオン注入するのが望ましい。さらに望ましくは６×１０15ions/cm2の濃度でイオン注入する。又、低濃度ドーピングされたソース領域を形成する段階と同時に半導体基板上の周辺回路領域にＭＯＳトランジスタの低濃度ドーピングされたドレーン領域を形成することが望ましい。又、高濃度ドーピングされたソース領域を形成する段階と同時に半導体基板上の周辺回路領域にＭＯＳトランジスタの高濃度ドーピングされたドレーン領域を形成するのが望ましい。又、半導体基板上の周辺回路領域にあるＭＯＳトランジスタの低濃度ドーピングされたドレーン領域はセル領域の低濃度ドーピングされたソース領域より不純物濃度を低く形成するのが望ましい。又、セル領域のドレーン領域はセル領域の高濃度ドーピングされたソース領域及び半導体基板上の周辺回路領域の高濃度ドーピングされたドレーン領域よりさらに深く形成するのが望ましい。又、前記不揮発性メモリ素子はフラッシュメモリ素子であることが望ましい。
【００１６】
本発明によると、高濃度ドーピングされたソース領域の深さを縮めて浮遊ゲートと高濃度でドーピングされたソース領域が重ねられないことにより、メモリセルの集積度を向上させ得る。そして、メモリセルの消去動作時浮遊ゲート内に蓄積された電子を半導体基板へトンネリングさせることにより、低濃度ドーピングされたソース領域と浮遊ゲートとの間に形成される第１絶縁膜内に電子が捕獲されることを減少させられ、その結果メモリ素子の動作特性を安定的に得られる。
【００１７】
【発明の実施の形態】
以下、添付した図面を参照して本発明に係る望ましい実施例を詳細に説明する。尚、本発明は詳述する実施例に限らずに、ただ本実施例は本発明の開示が完全になるようにし、通常の知識を持つ者に発明の範疇を完全に知らせるために提供されることであって、本発明の技術思想及び範囲内で当分野の通常の知識を持つ者により各種変形及び改良が可能なのは明白である。又、図面で層や領域の厚さは説明を明確のため誇張されたことである。図面で同一な参照符号は同一な構成要素を示す。又、ある層が他の層又は基板の“上部”にあると記載された場合、前記ある層が前記他の層又は基板の上部に直接接触しながら存在することもでき、その間に他の第３層が介在されることもできる。
【００１８】
＜不揮発性メモリ素子の実施例＞
図６は本発明による不揮発性メモリ素子を示した断面図である。以下、図６を参照して本発明に係る不揮発性メモリ素子の構成を説明する。ｐ型の半導体基板３００上に第１絶縁膜７００、浮遊ゲート３４０、第２絶縁膜３５０及び制御ゲート３６０が順次に形成されている。第１絶縁膜７００、浮遊ゲート３４０、第２絶縁膜３５０及び制御ゲート３６０の側壁には側壁スペーサ９７０が形成されている。そして、ドレーン領域３１０、低濃度ドーピングされたソース領域６０２及び高濃度ドーピングされたソース領域６００が半導体基板３００の表面に形成されている。第１絶縁膜７００はキャリヤがトンネリングできるトンネル酸化膜であることが望ましく、７０〜１００Åの厚さを有するのが望ましい。第２絶縁膜はＯＮＯ（酸化膜／窒化膜／酸化膜）構造であることが望ましい。低濃度ドーピングされたソース領域６０２は５×１０17〜５×１０18ａｔｏｍｓ／ｃｍ3の不純物濃度を有するのが望ましく、図６でＷ２として表示された低濃度ドーピングされたソース領域の長さはゲート方向へ０．２μｍ以下であることが望ましい。従って、本発明の低濃度ドーピングされたソース領域６０２の長さ（図６のＷ２）は従来の低濃度ドーピングされたソース領域の長さ（図３のＷ１）より短く、本発明の低濃度ドーピングされたソース領域６０２の不純物濃度は従来の低濃度ドーピングされたソース領域５０２の不純物濃度より高い。又、従来に比べて低濃度ドーピングされたソース領域６０２の長さが短くて不純物濃度が高いので、低濃度ドーピングされたソース領域６０２と高濃度ドーピングされたソース領域６００との抵抗変化及び電位変化が高濃度ドーピングされたソース領域のみで形成されたメモリセルの場合に似ている。
【００１９】
高濃度ドーピングされたソース領域６００は低濃度ドーピングされたソース領域６０２より不純物濃度が高くならなければならなく、ドレーン領域３１０は高濃度ドーピングされたソース領域６００と同一な不純物濃度を有するのが望ましい。高濃度ドーピングされたソース領域６００は浮遊ゲート３４０の側壁と離隔されて形成されている。だが、低濃度ドーピングされたソース領域６０２は高濃度ドーピングされたソース領域６００に連結されており、低濃度ドーピングされたソース領域６０２の一部が浮遊ゲート３４０と重ねられている。そして、ドレーン領域３１０の一部も浮遊ゲート３４０と重ねられている。高濃度ドーピングされたソース領域６００の深さ（図６のｄ２）はドレーン領域３１０の深さ（図６のｄ１）より浅く形成されている。高濃度ドーピングされたソース領域６００を浅く形成することにより、側面拡散を縮められる。従って、本発明に係るメモリセルはメモリセルの動作には影響を及ばずソース領域が占める面積を縮小させることにより、メモリセルの集積度が向上できる。本発明に係る不揮発性メモリ素子はフラッシュメモリ素子であることが望ましい。
【００２０】
次いで、本発明に係る不揮発性メモリセルの動作を説明する。メモリセルを書き込みするために、ドレーン領域３１０と連結されたビットライン６−７ボルトを、制御ゲート３６０と連結されたワードラインに１０−１２ボルトを、高濃度ドーピングされたソース領域６００及び半導体基板３００に０ボルトを各々印加する。その結果、浮遊ゲート３４０下の半導体基板３００の表面にチャンネルが形成され、形成されたチャンネルを通じてドレーン領域３１０から高濃度ドーピングされたソース領域６００へ電流が流れる。この際、ドレーン領域３１０の空乏領域で高いエネルギーを有するホット電子が発生される。発生されたホット電子の一部がドレーン領域３１０と浮遊ゲート３４０との重畳領域で第１絶縁膜７００を通過して浮遊ゲート３４０内へ注入される。浮遊ゲート３４０内へ注入されたホット電子は浮遊ゲート３４０内に蓄積されることにより、メモリセルのスレッショルド電圧が増加されてメモリセルが書き込みされる。図７は本発明に係る不揮発性メモリ素子に書き込みするために電圧が印加された時の電位a２及び電界強度b２を各々示す。図７を参照すれば、ドレーン領域３１０の空乏領域に高い電界が形成されることが分かる。図７に示されたグラフと図４に示された従来のメモリ素子に関するグラフを比較すると、従来のメモリ素子はソース領域に高い電界が形成される反面、本発明に係るメモリセルはドレーン領域に高い電界が形成される。これは低濃度ドーピングされたソース領域６０２が従来のメモリセルでの低濃度ドーピングされたソース領域（図３の５０２参照）より高濃度でドーピングされてその長さも短く、その結果低濃度ドーピングされたソース領域６０２の抵抗が従来の場合より減少したからである。又、低濃度ドーピングされたソース領域６０２の抵抗と高濃度ドーピングされたソース領域６００の抵抗差が従来の場合より小さいので、低濃度ドーピングされたソース領域６０２及び高濃度ドーピングされたソース領域６００での電位が急激に変わらない。従って、低濃度ドーピングされたソース領域６０２及び高濃度ドーピングされたソース領域６００でのホットキャリヤ発生が減少される。その結果、本発明に係る不揮発性メモリ素子はメモリ素子の特性が劣化されることが防止できる。
【００２１】
不揮発性メモリセルの浮遊ゲート３４０内に蓄積された電子を消去するために、半導体基板３００に正電圧を印加して制御ゲート３６０に負や零の電圧を印加する。従って、浮遊ゲート３４０内に蓄積された電子は第１絶縁膜７００をＦ−Ｎトンネリングして半導体基板３００で消去される。このような消去動作は従来の低濃度ドーピングされたソース領域（図３の５０２参照）を有するメモリセルでの消去動作とは比較される。即ち、本発明に係るメモリセルの消去動作は電子が半導体基板３００へトンネリングされるので、高濃度ドーピングされたソース領域６００が浮遊ゲート３４０と重ねられなくても良い。従って、従来（図１の参照符号３２０参考）の不揮発性メモリ素子とは違って、本発明は浮遊ゲート３４０下の半導体基板３００の表面に高濃度ドーピングされたソース領域６００が形成されないので、浮遊ゲート３４０の長さが縮小できる。その結果、メモリセルの集積度を向上させ得る。又、電子が高濃度ドーピングされたソース領域６００へトンネリングされないので、低濃度ドーピングされたソース領域６０２と浮遊ゲート３４０との間に形成されている第１絶縁膜７００内に電子の捕獲される現象が減少される。又、書き込み動作時にドレーン領域３１０と浮遊ゲート３４０との第１絶縁膜７００内に捕獲された電子が消去動作時に形成される電界により第１絶縁膜７００から抜け出る効果を得られる。本発明に係る不揮発性メモリセルは浮遊ゲート３４０内に蓄積された電子を半導体基板３００で消去することにより、従来のソース領域で電子を消去するメモリセルよりメモリセルの動作を安定的に具現できる。又、低濃度ドーピングされたソース領域６０２及び高濃度ドーピングされたソース領域６００をドレーン領域３１０の深さより浅く形成することにより、低濃度ドーピングされたソース領域６０２及び高濃度ドーピングされたソース領域６００の面積を縮小してメモリセルの集積度を向上させ得る。
【００２２】
＜不揮発性メモリセルの製造方法の一実施例＞
図８から図１３に不揮発性メモリセルの製造方法を順次に示す。図８を参照すれば、半導体基板９００上に局部酸化工程（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）等を用いて素子分離領域９１０を形成する。素子分離領域９１０が形成された半導体基板９００の全面に第１絶縁膜９１２を形成する。この際、第１絶縁膜９１２は電子がトンネリングできるトンネル酸化膜であることが望ましく、７０〜１００Åの厚さで形成するのが望ましい。第１絶縁膜９１２が形成された半導体基板９００上に多結晶シリコンを蒸着した後不純物、例えばＰＯＣ１３をドーピングしてパターニングして浮遊ゲート膜９２０を形成する。その後、浮遊ゲート９２０上にＯＮＯ（酸化膜／窒化膜／酸化膜）構造を有する第２絶縁膜９２２を形成する。第２絶縁膜９２２は１４０〜２００Åの厚さを有することが望ましい。この際、浮遊ゲート９２０及び第２絶縁膜９２２はメモリセル領域（図８のａ領域）に形成し、周辺回路領域（図８のｂ領域）には形成しない。その後、周辺回路領域にゲート絶縁膜９２４を形成する。
【００２３】
図９を参照すれば、周辺回路領域にゲート絶縁膜９２４が形成された半導体基板９００の全面に多結晶シリコンを蒸着した後不純物、例えばＰＯＣｌ3をドーピングして制御ゲート膜９３０を形成する。その後、制御ゲート膜９３０の抵抗を減少させるために制御ゲート膜９３０上にタングステンシリサイド、チタンシリサイド又はタンタルシリサイド等のシリサイド（図示せず）を形成するのが望ましい。その後、制御ゲート膜９３０及びシリサイドをイオン注入等の後続工程から保護する保護膜９３２を形成するのが望ましい。保護膜９３２は酸化膜、窒化膜又は酸化膜と窒化膜との積層構造等で形成され、約２０００Åの厚さで形成するのが望ましい。
【００２４】
図１０を参照すれば、浮遊ゲート膜９２０、第２絶縁膜９２２、制御ゲート膜９３０及び保護膜９３２をパターニングし、メモリセル領域aには浮遊ゲート９２０'、第２絶縁膜パターン９２２'、制御ゲート９３０'及び保護膜パターン９３２'より成る積層ゲート構造を形成する。又、周辺回路領域bには制御ゲート９３０'及び保護膜パターン９３２'より成るＭＯＳトランジスタ用ゲートを形成する。
【００２５】
図１１を参照すれば、メモリセル領域aのドレーン領域９５０を限定してn型の不純物、例えば砒素（As）又は燐（P）をイオン注入する。この際、不純物のイオン注入ドーズは２×１０15〜６×１０15ions/cm2であることが望ましい。不純物をイオン注入した後１００〜３００Å厚さの酸化膜（図示せず）を半導体基板９００の全面に成長させた後、熱処理工程を実施して注入された不純物を拡散する。
【００２６】
図１２を参照すれば、メモリセルのソース領域を限定してn型の不純物をイオン注入する。この際、不純物のイオン注入ドーズは３×１０13〜６×１０13ions/cm2であることが望ましい。その後、半導体基板９００の全面にn型の不純物を１×１０13〜３×１０13ions/cm2のドーズでイオン注入し、周辺回路領域bに低濃度ドーピングされたソース及びドレーン領域９６２を形成し、メモリセル領域aに形成された低濃度ドーピングされたソース領域９６０の不純物濃度を増加させる。従って、メモリセル領域に形成された低濃度ドーピングされたソース領域９６０の不純物濃度は周辺回路領域に形成されたＭＯＳトランジスタの低濃度ドーピングされたソース及びドレーン領域９６２の不純物濃度より高い。
【００２７】
図１３を参照すれば、半導体基板９００の全面に酸化膜又は窒化膜を１０００〜１５００Å蒸着した後、乾式蝕刻してスペーサ９７０を形成する。その後、メモリセル領域にあるドレーン領域９５０を感光膜で塗布した後、保護膜９３２、スペーサ９７０及び感光膜をマスクとしてn型の不純物を２×１０15〜６×１０1 5ions/cm2のドーズでイオン注入する。その結果、メモリセル領域に高濃度ドーピングされたソース領域９７２を形成し、周辺回路領域に高濃度ドーピングされたソース及びドレーン領域９７４を形成する。この際、メモリセル領域の高濃度ドーピングされたソース領域９７２及び周辺回路領域の高濃度ドーピングされたソース及びドレーン領域９７４はメモリセル領域のドレーン領域９５０より浅く形成するのが望ましい。
【００２８】
前述したように、本発明の製造方法により形成された不揮発性メモリ素子は高濃度ドーピングされたソース領域の深さを縮めて浮遊ゲートと高濃度ドーピングされたソース領域とが重ねられないことにより、メモリセルの集積度を向上させ得る。そして、メモリセルの消去動作時浮遊ゲート内に蓄積された電子を半導体基板へトンネリングさせることにより、低濃度でドーピングされたソース領域と浮遊ゲートとの間に形成される第１絶縁膜に電子が捕獲されることを減少させることにより素子の動作特性を安定的に得られる。
【図面の簡単な説明】
【図１】従来の不揮発性メモリ素子のセルを示した断面図である。
【図２】従来の不揮発性メモリ素子で消去動作時浮遊ゲートに蓄積された電子が消去される地点を示した断面図である。
【図３】従来の他の不揮発性メモリ素子を示した断面図である。
【図４】図３に示された不揮発性メモリ素子でメモリセルの書き込み時セル内の電界強度及び電位を示したグラフである。
【図５】さらに他の従来の不揮発性メモリ素子を示した断面図である。
【図６】本発明に係る不揮発性メモリ素子を示した断面図である。
【図７】図６に示された不揮発性メモリ素子でメモリセルの書き込み時セル内の電界強度及び電位を示したグラフである。
【図８】図６に示された不揮発性メモリ素子の製造方法を示した断面図である。
【図９】図６に示された不揮発性メモリ素子の製造方法を示した断面図である。
【図１０】図６に示された不揮発性メモリ素子の製造方法を示した断面図である。
【図１１】図６に示された不揮発性メモリ素子の製造方法を示した断面図である。
【図１２】図６に示された不揮発性メモリ素子の製造方法を示した断面図である。
【図１３】図６に示された不揮発性メモリ素子の製造方法を示した断面図である。
【符号の説明】
３００,９００ 半導体基板
３１０,９５０ ドレーン領域
３２０,３２２,５００,５０２,６００,６０２,９６０,９７２ ソース領域
３３０,５１０,７００,９１２ 第１絶縁膜
３４０,９２０' 浮遊ゲート
３５０,９２２ 第２絶縁膜
３６０,９３０' 制御ゲート
５１２ ゲート酸化膜
５１４ トンネル酸化膜
９１０ 素子分離領域
９２０ 浮遊ゲート膜
９２２' 第２絶縁膜パターン
９２４ ゲート絶縁膜
９３０ 制御ゲート膜
９３２ 保護膜
９３２' 保護膜パターン
９６２,９７４ ソース及びドレーン領域
９７０ 側壁スペーサ
a メモリセル領域
a１,a２ 電位
b 周辺回路領域
b１,b２ 電界強度
Claims (14)
- 第１導電型の半導体基板と、前記半導体基板上に順次に形成されている第１絶縁膜、浮遊ゲート、第２絶縁膜及び制御ゲートと、
前記半導体基板の表面に前記浮遊ゲートの側壁と離隔されて形成されている第２導電型の高濃度ドーピングされたソース領域と、
前記半導体基板の表面に前記高濃度ドーピングされたソース領域と連結されて前記浮遊ゲートと重ねられて形成されており、不純物濃度が前記高濃度ドーピングされたソース領域の不純物濃度より低い第２導電型の低濃度ドーピングされたソース領域と、
前記半導体基板の表面に前記浮遊ゲートと重ねられ前記高濃度ドーピングされたソース領域より深く形成されており、不純物濃度が前記高濃度ドーピングされたソース領域と同一な第２導電型のドレーン領域とを備え、
前記ドレーン領域と前記制御ゲートとに電圧が印加されると、前記ドレーン領域の空乏領域にホットキャリヤが発生し、このホットキャリヤの一部が前記ドレーン領域と前記浮遊ゲートの重畳領域とから前記浮遊ゲート内へ注入されて前記浮遊ゲート内に蓄積されることによりデータが書き込まれ、
前記半導体基板に電圧が印加されると、前記浮遊ゲート内に蓄積された前記 ホットキャリヤが前記浮遊ゲートから前記半導体基板にトンネリングされることによりデータが消去されることを特徴とする不揮発性メモリ素子。 - 前記低濃度ドーピングされたソース領域は５×１０17〜５×１０18ａｔｏｍｓ／ｃｍ3の不純物濃度を有することを特徴とする請求項１に記載の不揮発性メモリ素子。
- 前記低濃度ドーピングされたソース領域は前記高濃度ドーピングされたソース領域の角部から浮遊ゲート方向へ０．２μｍ以下の長さを有することを特徴とする請求項１に記載の不揮発性メモリ素子。
- 第１導電型の半導体基板上にセル領域と周辺回路領域とを備える不揮発性メモリ素子において、
前記セル領域の前記半導体基板上に順次に形成されている第１絶縁膜、浮遊ゲート、第２絶縁膜及び制御ゲートと、
前記セル領域の半導体基板の表面に前記浮遊ゲートの側壁から離隔されて形成されている第２導電型の高濃度ドーピングされたソース領域と、
前記セル領域の半導体基板の表面に前記高濃度ドーピングされたソース領域と連結されて前記浮遊ゲートと重ねられて形成されており、不純物濃度が前記高濃度ドーピングされたソース領域の不純物濃度より低い第２導電型の低濃度ドーピングされたソース領域と、
前記セル領域の半導体基板の表面に前記浮遊ゲートと重ねられ前記高濃度ドーピングされたソース領域より深く形成されており、不純物濃度が前記高濃度ドーピングされたソース領域と同一な第２導電型のドレーン領域と、前記周辺回路領域に形成されており、低濃度ドーピングされたドレーン構造を有するＭＯＳトランジスタとを備え、
前記セル領域の前記低濃度ドーピングされたソース領域の不純物濃度は前記周辺回路領域のＭＯＳトランジスタの低濃度ドーピングされたドレーン領域の不純物濃度より高く、
前記ドレーン領域と前記制御ゲートとに電圧が印加されると、前記ドレーン領域の空乏領域にホットキャリヤが発生し、このホットキャリヤの一部が前記ドレーン領域と前記浮遊ゲートの重畳領域とから前記浮遊ゲート内へ注入されて前記浮遊ゲート内に蓄積されることによりデータが書き込まれ、
前記半導体基板に電圧が印加されると、前記浮遊ゲート内に蓄積された前記ホットキャリヤが前記浮遊ゲートから前記半導体基板にトンネリングされることによりデータが消去されることを特徴とする不揮発性メモリ素子。 - 請求項４に記載の不揮発性メモリ素子の製造方法であって、
セル領域と周辺回路領域とを備える半導体基板上の前記セル領域に第１絶縁膜、浮遊ゲート、第２絶縁膜及び制御ゲートが積層された積層ゲートを形成する段階と、
不純物をイオン注入した後拡散して前記積層ゲートの一部と重ねられるドレーン領域とを形成する段階と、
前記ドレーン領域の不純物濃度より低濃度で不純物をイオン注入して前記積層ゲートの一部と重ねられる低濃度ドーピングされたソース領域を形成する段階と、
前記積層ゲートの側面にスペーサを形成する段階と、
前記ドレーン領域上に感光膜パターンを形成する段階と、
前記積層ゲート、前記スペーサ及び前記感光膜パターンをマスクとして前記低濃度ドーピングされたソース領域にイオン注入して前記低濃度ドーピングされたソース領域と連結され、前記積層ゲートとは重ねられずに、前記ドレーン領域より低い深さを有する高濃度ドーピングされたソース領域を形成する段階とを備え、
前記ドレーン領域と前記制御ゲートとに電圧が印加されると、前記ドレーン領域の空乏領域にホットキャリヤが発生し、このホットキャリヤの一部が前記 ドレーン領域と前記浮遊ゲートの重畳領域とから前記浮遊ゲート内へ注入されて前記浮遊ゲート内に蓄積されることによりデータが書き込まれ、
前記半導体基板に電圧が印加されると、前記浮遊ゲート内に蓄積された前記 ホットキャリヤが前記浮遊ゲートから前記半導体基板にトンネリングされることによりデータが消去されることを特徴とする不揮発性メモリ素子の製造方法。 - 前記ドレーン領域を形成する段階は２×１０15〜６×１０15ｉｏｎｓ／ｃｍ2のドーズでイオン注入することを特徴とする請求項５に記載の不揮発性メモリ素子の製造方法。
- 前記低濃度ドーピングされたソース領域を形成する段階は、前記セル領域のソース領域を露出させる感光膜パターンを形成する段階と、前記感光膜パターンをマスクとして不純物をイオン注入する段階と、前記感光膜パターンを除去した後前記半導体基板の全面に不純物をイオン注入する段階とを含むことを特徴とする請求項５に記載の不揮発性メモリ素子の製造方法。
- 前記感光膜パターンをマスクとして不純物をイオン注入する段階は３×１０13〜６×１０13ｉｏｎｓ／ｃｍ2のドーズでイオン注入することを特徴とする請求項７に記載の不揮発性メモリ素子の製造方法。
- 前記半導体基板の全面に不純物をイオン注入する段階は１×１０13〜３×１０13ｉｏｎｓ／ｃｍ2のドーズでイオン注入することを特徴とする請求項７に記載の不揮発性メモリ素子の製造方法。
- 前記半導体基板の全面に不純物をイオン注入する段階は前記セル領域に低濃度でドーピングされたソース領域を形成するのと同時に、前記半導体基板上の前記周辺回路領域にＭＯＳトランジスタの低濃度ドーピングされたソース領域及びドレーン領域を形成する段階であることを特徴とする請求項７に記載の不揮発性メモリ素子の製造方法。
- 前記セル領域の低濃度ドーピングされたソース領域より不純物濃度を低くして前記半導体基板上の前記周辺回路領域にあるＭＯＳトランジスタの低濃度ドーピングされたソース領域及びドレーン領域を形成することを特徴とする請求項１０に記載の不揮発性メモリ素子の製造方法。
- 前記高濃度ドーピングされたソース領域を形成する段階は２×１０15〜６×１０15ｉｏｎｓ／ｃｍ2のドーズでイオン注入することを特徴とする請求項５に記載の不揮発性メモリ素子の製造方法。
- 前記セル領域の前記高濃度ドーピングされたソース領域を形成する段階と同時に前記半導体基板上の前記周辺回路領域にＭＯＳトランジスタの高濃度ドーピングされたソース領域及びドレーン領域を形成することを特徴とする請求項５に記載の不揮発性メモリ素子の製造方法。
- 前記セル領域のドレーン領域より浅い位置に前記セル領域の高濃度ドーピングされたソース領域及び前記半導体基板上の前記周辺回路領域の高濃度ドーピングされたソース領域及びドレーン領域を形成することを特徴とする請求項１３に記載の不揮発性メモリ素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980048655A KR100278661B1 (ko) | 1998-11-13 | 1998-11-13 | 비휘발성 메모리소자 및 그 제조방법 |
| KR1998P48655 | 1998-11-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150684A JP2000150684A (ja) | 2000-05-30 |
| JP4663836B2 true JP4663836B2 (ja) | 2011-04-06 |
Family
ID=19558186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31938099A Expired - Fee Related JP4663836B2 (ja) | 1998-11-13 | 1999-11-10 | 不揮発性メモリ素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6330187B1 (ja) |
| JP (1) | JP4663836B2 (ja) |
| KR (1) | KR100278661B1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000011719A1 (de) * | 1998-08-18 | 2000-03-02 | Infineon Technologies Ag | Halbleiterchip mit oberflächenabdeckung |
| KR100278661B1 (ko) * | 1998-11-13 | 2001-02-01 | 윤종용 | 비휘발성 메모리소자 및 그 제조방법 |
| US6660585B1 (en) * | 2000-03-21 | 2003-12-09 | Aplus Flash Technology, Inc. | Stacked gate flash memory cell with reduced disturb conditions |
| JP2002026154A (ja) * | 2000-07-11 | 2002-01-25 | Sanyo Electric Co Ltd | 半導体メモリおよび半導体装置 |
| WO2002015277A2 (en) * | 2000-08-14 | 2002-02-21 | Matrix Semiconductor, Inc. | Dense arrays and charge storage devices, and methods for making same |
| US20020123180A1 (en) * | 2001-03-01 | 2002-09-05 | Peter Rabkin | Transistor and memory cell with ultra-short gate feature and method of fabricating the same |
| US6441428B1 (en) * | 2001-03-19 | 2002-08-27 | Micron Technology, Inc. | One-sided floating-gate memory cell |
| KR100426481B1 (ko) * | 2001-06-26 | 2004-04-13 | 주식회사 하이닉스반도체 | 코드 저장 메모리 셀 제조 방법 |
| TW561617B (en) * | 2001-09-25 | 2003-11-11 | Sony Corp | Non-volatile semiconductor memory device and its manufacturing method |
| JP5179692B2 (ja) | 2002-08-30 | 2013-04-10 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びその製造方法 |
| US6773988B1 (en) * | 2002-09-13 | 2004-08-10 | Advanced Micro Devices, Inc. | Memory wordline spacer |
| JP2005051227A (ja) * | 2003-07-17 | 2005-02-24 | Nec Electronics Corp | 半導体記憶装置 |
| US7157325B2 (en) * | 2003-10-20 | 2007-01-02 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor memory device |
| JP4419699B2 (ja) * | 2004-06-16 | 2010-02-24 | ソニー株式会社 | 不揮発性半導体メモリ装置およびその動作方法 |
| KR100640620B1 (ko) * | 2004-12-27 | 2006-11-02 | 삼성전자주식회사 | 트윈비트 셀 구조의 ｎｏｒ형 플래쉬 메모리 소자 및 그제조 방법 |
| JP4634864B2 (ja) * | 2005-05-31 | 2011-02-16 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US7319618B2 (en) * | 2005-08-16 | 2008-01-15 | Macronic International Co., Ltd. | Low-k spacer structure for flash memory |
| JP4314252B2 (ja) * | 2006-07-03 | 2009-08-12 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| US20080160696A1 (en) * | 2006-12-27 | 2008-07-03 | Young Wook Shin | Method for fabricating flash memory device |
| KR100835430B1 (ko) * | 2007-05-21 | 2008-06-04 | 주식회사 동부하이텍 | 반도체 소자의 듀얼 게이트 전극 형성 방법 |
| US8017488B2 (en) * | 2009-09-18 | 2011-09-13 | Eon Silicon Solutions Inc. | Manufacturing method of a NOR flash memory with phosphorous and arsenic ion implantations |
| KR101881593B1 (ko) * | 2011-11-22 | 2018-07-25 | 에스케이하이닉스 주식회사 | 반도체 소자 및 이의 제조 방법 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6124282A (ja) * | 1984-07-13 | 1986-02-01 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01233773A (ja) * | 1988-03-14 | 1989-09-19 | Seiko Instr & Electron Ltd | 半導体不揮発生メモリ |
| JPH02129968A (ja) * | 1988-11-09 | 1990-05-18 | Hitachi Ltd | 半導体記憶装置 |
| JPH02246375A (ja) * | 1989-03-20 | 1990-10-02 | Fujitsu Ltd | 半導体記憶装置 |
| JPH06177399A (ja) * | 1993-05-26 | 1994-06-24 | Hitachi Ltd | 半導体記憶装置 |
| JPH0794609A (ja) * | 1993-09-24 | 1995-04-07 | Nec Corp | 不揮発性半導体記憶素子とその製造方法 |
| JP2001291784A (ja) * | 2000-04-06 | 2001-10-19 | Matsushita Electric Ind Co Ltd | 不揮発性半導体メモリ装置及びその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0687504B2 (ja) * | 1988-04-05 | 1994-11-02 | 株式会社東芝 | 半導体装置 |
| US5073519A (en) * | 1990-10-31 | 1991-12-17 | Texas Instruments Incorporated | Method of fabricating a vertical FET device with low gate to drain overlap capacitance |
| US5264384A (en) * | 1991-08-30 | 1993-11-23 | Texas Instruments Incorporated | Method of making a non-volatile memory cell |
| US5719423A (en) * | 1995-08-31 | 1998-02-17 | Texas Instruments Incorporated | Isolated power transistor |
| KR100278661B1 (ko) * | 1998-11-13 | 2001-02-01 | 윤종용 | 비휘발성 메모리소자 및 그 제조방법 |
-
1998
- 1998-11-13 KR KR1019980048655A patent/KR100278661B1/ko not_active IP Right Cessation
-
1999
- 1999-11-10 JP JP31938099A patent/JP4663836B2/ja not_active Expired - Fee Related
- 1999-11-10 US US09/437,801 patent/US6330187B1/en not_active Expired - Lifetime
-
2001
- 2001-09-13 US US09/952,088 patent/US6482708B2/en not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6124282A (ja) * | 1984-07-13 | 1986-02-01 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01233773A (ja) * | 1988-03-14 | 1989-09-19 | Seiko Instr & Electron Ltd | 半導体不揮発生メモリ |
| JPH02129968A (ja) * | 1988-11-09 | 1990-05-18 | Hitachi Ltd | 半導体記憶装置 |
| JPH02246375A (ja) * | 1989-03-20 | 1990-10-02 | Fujitsu Ltd | 半導体記憶装置 |
| JPH06177399A (ja) * | 1993-05-26 | 1994-06-24 | Hitachi Ltd | 半導体記憶装置 |
| JPH0794609A (ja) * | 1993-09-24 | 1995-04-07 | Nec Corp | 不揮発性半導体記憶素子とその製造方法 |
| JP2001291784A (ja) * | 2000-04-06 | 2001-10-19 | Matsushita Electric Ind Co Ltd | 不揮発性半導体メモリ装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000032251A (ko) | 2000-06-05 |
| JP2000150684A (ja) | 2000-05-30 |
| KR100278661B1 (ko) | 2001-02-01 |
| US6330187B1 (en) | 2001-12-11 |
| US20020045320A1 (en) | 2002-04-18 |
| US6482708B2 (en) | 2002-11-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4663836B2 (ja) | 不揮発性メモリ素子及びその製造方法 | |
| US7663176B2 (en) | Method of manufacturing a nonvolatile semiconductor memory device, and a nonvolatile semiconductor memory device | |
| JP4885420B2 (ja) | Ｓｏｎｏｓ型装置の分離を改善するためのｏｎｏ形成中のソース・ドレイン注入 | |
| US8470669B2 (en) | System and method for EEPROM architecture | |
| JP6652445B2 (ja) | 半導体装置の製造方法 | |
| WO2004084314A1 (ja) | 半導体装置とその製造方法 | |
| KR100295685B1 (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| JPH09232546A (ja) | 不揮発性メモリ装置及びその製造方法 | |
| KR20050017582A (ko) | 부분 소노스 형 게이트 구조체를 제조하는 방법 및 그것을갖는 비휘발성 메모리 셀 제조 방법 | |
| JP2007214575A (ja) | 不揮発性メモリセルおよびその製造方法 | |
| US6025229A (en) | Method of fabricating split-gate source side injection flash memory array | |
| JPS6255710B2 (ja) | ||
| JPH05326968A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH02295169A (ja) | 不揮発性半導体記憶装置 | |
| KR100685880B1 (ko) | 플래쉬 이이피롬 셀 및 그 제조방법 | |
| KR100624922B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR101033224B1 (ko) | 플래시 메모리소자 및 그 제조방법 | |
| JP3948535B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR100643629B1 (ko) | 반도체 장치와 그 제조 방법 | |
| KR100262002B1 (ko) | 플래쉬 메모리 제조방법 | |
| KR19990052693A (ko) | 플래쉬 메모리 셀의 제조방법 | |
| KR100303916B1 (ko) | 플레쉬 메모리 셀의 제조방법 | |
| JPH1126609A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2000068392A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR20000039091A (ko) | 플레쉬 메모리장치 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061106 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100520 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100722 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20101022 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20101027 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101112 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101220 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110106 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140114 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |