KR100640620B1 - 트윈비트 셀 구조의 ｎｏｒ형 플래쉬 메모리 소자 및 그제조 방법 - Google Patents

트윈비트 셀 구조의 ｎｏｒ형 플래쉬 메모리 소자 및 그제조 방법 Download PDF

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Abstract

트윈비트 셀 구조의 NOR형 플래쉬 메모리 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 NOR형 플래쉬 메모리 소자는 기판상에서 소정 방향을 따라 직선 형태로 평행하게 연장되어 있는 복수의 활성 영역과, 상기 활성 영역상에 형성되고, 복수의 워드 라인 중에서 선택되는 1개의 워드 라인과 복수의 비트 라인 중에서 선택되는 1개의 비트 라인과의 접점에 의하여 각각 결정되는 복수의 메모리 셀을 포함한다. 상기 활성 영역에는 복수의 소스/드레인 영역이 형성되어 있으며, 상기 소스/드레인 영역은 상기 복수의 메모리 셀 중 상호 인접한 2개의 메모리 셀이 공유한다. 상기 소스/드레인 영역은 각각 1개의 비트 라인 콘택을 통하여 상기 비트 라인과 전기적으로 연결 가능하다. 상기 복수의 메모리 셀 중에서 선택되는 상호 인접한 4개의 메모리 셀은 1개의 비트 라인 콘택을 공유한다.
트윈비트 셀, 펀치스루, 비트 라인, 4F2, NOR, 플래쉬 finFET

Description

트윈비트 셀 구조의 ＮＯＲ형 플래쉬 메모리 소자 및 그 제조 방법{NOR type flash memory device having twin bit cell scheme}
도 1은 본 발명의 바람직한 실시예에 따른 NOR형 플래쉬 메모리 소자의 메모리 셀 어레이의 회로 구성도이다.
도 2는 본 발명의 제1 실시예에 따른 NOR형 플래쉬 메모리 소자를 구현하기 위한 예시적인 레이아웃을 도시한 도면이다.
도 3은 본 발명의 제2 실시예에 따른 NOR형 플래쉬 메모리 소자를 구현하기 위한 예시적인 레이아웃을 도시한 도면이다.
도 4a, 도 5a, ..., 및 도 9a는 각각 본 발명의 제1 실시예에 따른 NOR형 플래쉬 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 요부 평면 배치도이다.
도 4b, 도 5b, ..., 및 도 9b는 각각 도 4a, 도 5a, ..., 및 도 9a의 X1 - X1'선 단면도이다.
도 4c, 도 5c, ..., 및 도 9c는 각각 도 4a, 도 5a, ..., 및 도 9a의 X2 - X2'선 단면도이다.
도 4d, 도 5d, ..., 및 도 9d는 각각 도 4a, 도 5a, ..., 및 도 9a의 Y1 - Y1'선 단면도이다.
도 10은 본 발명의 제2 실시예에 따른 NOR형 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 메모리 셀 어레이, 102: 셀 트랜지스터, 105: 반도체 기판, 108: STI 영역, 110: 활성 영역, 120: 유전막, 130: 워드 라인, 132: 게이트, 134: 소스/드레인 영역, 142: 소스/드레인 콘택홀, 140: 제1 층간절연막 패턴, 146: 제1 측벽 게이트, 148: 제2 측벽 게이트, 150: 콘택 플러그, 160: 제2 층간절연막 패턴, 246; 유전막, 248: 유전막, 300: 비트 라인 콘택, 330: 비트 라인.
본 발명은 플래쉬 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 고집적 배치 구조를 가지는 트윈비트 셀 구조의 NOR형 플래쉬 메모리 소자 및 그 제조 방법에 관한 것이다.
전기적으로 데이터의 소거 및 저장이 가능하고, 전원이 공급되지 않아도 데이터의 보존이 가능한 비휘발성 반도체 메모리 소자가 다양한 분야에서 그 응용이 증가되어 가고 있다. 이러한 비휘발성 메모리 소자의 대표적인 예가 플래시 메모리 셀 소자이다. 최근, 메모리 소자가 대용량화되고 복잡한 회로를 구성하기 위한 게이트 어레이(gate array) 수가 급격히 증가함에 따라 MOSFET (metal oxide semiconductor field effect transistor) 구조처럼 단일(single) 게이트 구조로서 트랩 전하를 이용하는 SONOS (또는, MONOS)형 비휘발성 셀이 연구 되어지고 있다. SONOS형 셀에서는 플로팅 게이트와 같은 추가의 층을 도입하지 않으므로 단차가 줄어들게 되는 이점이 있다.
한편, 수 년 전부터 고도의 고집적 비휘발성 메모리 소자를 구현하기 위하여 플로팅 게이트가 없는 SONOS형 NOR 플래쉬 메모리에서 비대칭적(asymmetric) 프로그램 방식을 이용하는 트윈비트 (twin bit) 메모리 기술이 제안 및 개발되어 왔다. (예를 들면, 미국 특허 제6,531,350호, 제6,707,079호 및 제6,808,991호 참조)
트윈비트 메모리 기술은 단위 기판 면적 많은 비트를 저장할 수 있는 방법으로서, 기존의 스택 게이트 형태의 플래시 소자에 비해 동일 면적 당 2배의 집적도를 구현할 수 있는 장점이 있다. 트윈비트 메모리의 프로그램 동작시에는 트랜지스터의 게이트와 그 양측에 있는 소스/드레인 접합 중 한쪽 접합에 높은 전압을 인가하는 채널 핫 전자 주입 (CHEI: Channel Hot Electron Injection) 방식으로 전자를 게이트의 한쪽 가장 자리 하단의 실리콘 질화물층에 전하를 순방향(forward)으로 주입하고, 독출 동작시에는 프로그램 동작시와 소스 및 드레인을 반대로 하여 상기 소스/드레인 접합 중 반대측인 다른 한쪽의 접합과 게이트에 전압을 인가하여 역방향(reverse)으로 읽는 방식을 채택하고 있다. 또한, 소거 동작은 드레인 접합에 고전압을 인가하고 게이트와 기판 벌크는 접지시켜, 게이트와 선택된 고농도의 드레인 접합의 중첩 영역(overlap region)에서 홀(hole)의 밴드간 터널링 (BtBT:Band-to-Band Tunneling) 원리를 이용하여 실리콘 질화물층(23)내의 프로그램된 쪽의 전자를 홀과 재결합시킴으로써 수행된다. 이와 같이 1개의 NOR 셀 트랜지스터에 2개 의 비트를 저장하는 것이 가능한 이유는 CHEI는 트랜지스터의 드레인측에서 이루어지며 트랜지스터의 Vth (threshold voltage)는 트랜지스터의 소스의 저항에 의하여 결정되기 때문이다.
트윈비트 메모리 셀 구조를 채용하는 종래의 NOR 플래쉬 메모리 소자는 통상적으로 매몰형 비트 라인 (buried bit line) 구조를 채용하고 있다. (예를 들면 미국 특허 제6,720,629호 참조) 매몰형 비트 라인을 채용하는 기술에서는 소자분리 영역의 아래에 비트 라인을 형성하는 방법 또는 단순 PN 접합을 이용하여 비트 라인을 형성하는 방법이 이용되고 있다. 이러한 매몰형 비트 라인을 채용하는 구조에서는 워드 라인의 아래에 형성되는 소자 분리 영역 형성 방향과 방향으로 형성되고, 각 트랜지스터의 소스/드레인은 비트 라인과 만나는 각 셀의 접점에 의하여 형성된다. 이와 같은 구조에서는 메모리 소자의 스케일링시 트랜지스터의 펀치쓰루(punch-through)에 의한 소자 오동작 발생 가능성이 높고, 따라서 메모리 소자의 스케일링에 한계가 있다.
본 발명의 목적은 트랜지스터의 펀치쓰루에 의한 소자 오동작 발생 가능성을 제거함으로써 신뢰성이 향상될 수 있고, 스케일링 용이하며 집적도를 향상시킬 수 있는 NOR형 플래쉬 메모리 소자를 제공하는 것이다.
본 발명의 다른 목적은 신뢰성 및 집적도가 향산된 소자를 제조하는 데 있어서 상호 인접한 비트 라인과의 사이를 용이하게 절연시킬 수 있고 펀치쓰루에 의한 오동작 발생 가능성을 제거할 수 있는 NOR형 플래쉬 메모리 소자의 제조 방법을 제 공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 NOR형 플래쉬 메모리 소자는 기판상에서 소정 방향을 따라 직선 형태로 평행하게 연장되어 있는 복수의 활성 영역과, 상기 활성 영역상에 형성되고, 복수의 워드 라인 중에서 선택되는 1개의 워드 라인과 복수의 비트 라인 중에서 선택되는 1개의 비트 라인과의 접점에 의하여 각각 결정되는 복수의 메모리 셀을 포함한다. 상기 활성 영역에는 복수의 소스/드레인 영역이 형성되어 있으며, 상기 소스/드레인 영역은 상기 복수의 메모리 셀 중 상호 인접한 2개의 메모리 셀이 공유한다. 상기 소스/드레인 영역은 각각 1개의 비트 라인 콘택을 통하여 상기 비트 라인과 전기적으로 연결 가능하다. 상기 복수의 메모리 셀 중에서 선택되는 상호 인접한 4개의 메모리 셀은 1개의 비트 라인 콘택을 공유한다.
바람직하게는, 상기 워드 라인은 상기 활성 영역에 대하여 수직으로 직선 형태로 연장되어 있다. 그리고, 상기 비트 라인은 상기 워드 라인의 상부에 형성되어 있다. 상기 비트 라인은 상기 워드 라인에 대하여는 수직이고 상기 활성 영역과는 상호 평행한 직선 형태로 연장되어 있다.
상기 메모리 셀은 SONOS형 메모리 셀 또는 스플릿 게이트형 메모리 셀로 구성될 수 있다.
바람직하게는, 상기 메모리 셀은 상기 활성 영역 위에 형성된 상기 워드 라인의 일부로 구성되는 게이트와, 상기 활성 영역과 상기 게이트와의 사이에 개재되 어 있는 유전막을 포함하고, 상기 유전막은 그 내부에 트랩 사이트(trap site)가 존재하도록 서로 다른 종류로 구성되는 복수의 유전 물질층이 차례로 적층된 구조를 가진다.
상기 메모리 셀이 스플릿 게이트형 메모리 셀로 구성되는 경우, 상기 메모리 셀은 상기 활성 영역 위에 형성된 상기 워드 라인의 일부로 구성되는 게이트와, 상기 게이트의 양 측벽을 각각 덮도록 형성된 제1 측벽 게이트 및 제2 측벽 게이트와, 상기 활성 영역과 상기 게이트와의 사이에 개재되어 있는 제1 유전막과, 상기 게이트와 상기 제1 측벽 게이트와의 사이에 개재되어 있는 제2 유전막과, 상기 게이트와 상기 제2 측벽 게이트와의 사이에 개재되어 있는 제3 유전막을 포함하도록 구성된다.
본 발명에 따른 NOR형 플래쉬 메모리 소자에 있어서, 상기 메모리 셀은 각각 1개의 메모리 셀에서 2 비트 메모리 동작이 이루어지는 트윈비트(twin bit) 셀을 구성한다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 NOR형 플래쉬 메모리 소자의 제조 방법에서는 기판상에 소정 방향을 따라 직선 형태로 평행하게 연장되는 복수의 활성 영역을 정의한다. 상기 활성 영역 위에 유전막을 형성한다. 상기 유전막 위에 상기 활성 영역에 대하여 수직으로 연장되는 복수의 워드 라인을 형성한다. 상기 활성 영역 중 상기 워드 라인 사이에 각각 위치되는 복수의 소스/드레인 영역을 형성한다. 상기 복수의 소스/드레인 영역 중 2개의 소스/드레인 영역을 동시에 노출시키는 복수의 제1 콘택홀이 형성되어 있는 제1 층간절연막을 상기 워드 라인 위에 형성한다. 상기 2개의 소스/드레인 영역에 접촉하도록 상기 제1 콘택홀을 채우는 복수의 도전성 콘택 플러그를 형성한다. 상기 콘택 플러그 마다 1개의 접점을 통하여 상호 접촉되는 복수의 비트 라인을 형성한다.
본 발명에 따른 NOR형 플래쉬 메모리 소자는 비트 라인이 워드 라인의 상부에 형성되어 1개의 비트 라인 콘택을 4개의 셀 트랜지스터가 공유하는 구성을 가진다. 따라서, 트랜지스터의 펀치쓰루에 의한 소자 오동작 제거에 탁월한 특성을 발휘할 수 있으며, 인접한 비트 라인 사이의 절연이 용이하여 스케일링에 있어서 매우 유리하다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 NOR형 플래쉬 메모리 소자의 메모리 셀 어레이(100)의 회로 구성을 개략적으로 나타낸 도면이고, 도 2는 본 발명의 제1 실시예에 따른 NOR형 플래쉬 메모리 소자를 구현하기 위한 예시적인 레이아웃을 도시한 도면이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 NOR형 플래쉬 메모리 소자에서 메모리 셀 어레이(100)의 각 메모리 셀은 열(column) 방향 및 행(row) 방향으로 매트릭스(matrix) 형태로 배열되어 있는 셀 트랜지스터(102)로 구성된다.
상기 메모리 셀 어레이(100)에서, 복수의 활성 영역(110)이 소정 방향을 따라 직선 형태로 연장되어 있으며, 상기 활성 영역(110)에 대하여 수직으로 복수의 워드 라인(WL)(130)이 직선 형태로 연장되어 있다. 그리고, 상기 워드 라인 (WL)(130)의 상부에서 복수의 비트 라인(BL)(330)이 상기 워드 라인(WL)(130)에 대하여는 수직이고 상기 활성 영역(110)과는 상호 평행한 직선 형태로 연장되어 있다. 각각의 메모리 셀은 상기 복수의 워드 라인(WL)(130) 중에서 선택되는 1개의 워드 라인(WL(N))과 복수의 비트 라인(BL)(330) 중에서 선택되는 1개의 비트 라인(BL(N))과의 접점에 의하여 결정된다.
각 셀 트랜지스터(102)는 열 방향에 있어서 소스/드레인 영역을 상호 공유하도록 구성되어 있다. 열 방향에 있어서 상호 인접한 2개의 셀 트랜지스터(102)에 의하여 공유되는 하나의 소스/드레인 영역은 행 방향에 있어서 인접해 있는 다른 하나의 소스/드레인 영역과 1개의 소스/드레인 콘택(200)을 통하여 상호 연결되고, 상기 소스/드레인 콘택(200)은 각각 1개의 비트 라인 콘택(300)을 통하여 비트 라인(BL)(330)과 접속되어 있다. 여기서, 상기 소스/드레인 영역은 각각 1개의 비트 라인 콘택(300)을 통하여 상기 비트 라인(BL)(330)과 전기적으로 연결 가능하다. 따라서, 복수의 메모리 셀 중에서 선택되는 상호 인접한 4개의 메모리 셀 (예를 들면, 도 1 및 도 2에서 "A"로 표시된 영역에 있는 4개의 메모리 셀)은 1개의 비트 라인 콘택(300)을 공유하게 된다.
도 2에 예시된 NOR형 플래쉬 메모리 소자의 각 메모리 셀은 활성 영역(110)과 워드 라인(WL)(130)의 일부로 구성되는 게이트(132)와의 사이에 개재되어 있는 유전막이 그 내부에 트랩 사이트(trap site)가 존재하도록 구성된 구조, 예를 들면 SONOS (silicon/silicon oxide/silicon nitride/silicon oxide/silicon)형 메모리 셀 구조를 가지는 경우에 적용될 수 있다.
도 3은 도 2의 변형 실시예로서, 본 발명의 제2 실시예에 따른 NOR형 플래쉬 메모리 소자를 구현하기 위한 예시적인 레이아웃을 도시한 도면이다.
도 3에는 각 메모리 셀에서 워드 라인(WL)(130)의 일부로 구성되는 게이트(132)의 양 측벽에 상기 게이트(132)와는 각각 절연되어 있는 제1 측벽 게이트(146) 및 제2 측벽 게이트(148)가 더 형성되어 있는 스플릿 게이트형 메모리 셀로 이루어지는 NOR형 플래쉬 메모리 소자가 예시되어 있다.
도 3에 있어서, 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 이들에 대한 상세한 설명은 생략한다.
상기 예시된 본 발명에 따른 NOR형 플래쉬 메모리 소자의 구성에 있어서, 각 메모리 셀은 1개의 메모리 셀에서 2 비트 메모리 동작이 이루어지는 트윈비트(twin bit) 셀을 구성한다. 상기 각 셀 트랜지스터(102)의 피쳐 사이즈(feature size)는 각 메모리 셀에서 1F의 피치(pitch)를 가지는 워드 라인(WL)(130) 또는 비트 라인(BL)(330)에 의하여 결정되며, 1개의 비트 라인 콘택(300)을 4개의 메모리 셀이 공유하는 배치로 구성되므로, 각 메모리 셀의 표면적은 4F2가 된다. 따라서, 본 발명에 의하면 트윈비트 4F2 NOR형 플래쉬 메모리 셀을 구현할 수 있으며, 단위 2F2 당 1 비트를 저장할 수 있게 된다. 또한, 본 발명에 따른 NOR형 플래쉬 메모리 소자는 비트 라인(330)이 워드 라인(130)의 상부에 형성되어 1개의 비트 라인 콘택(300)을 4개의 셀 트랜지스터(102)가 공유하는 구성을 가지므로, 펀치쓰루에 의한 소자 오동작 발생을 야기하게 되는 종래 기술에서의 구조적인 문제가 해결될 수 있고, 인 접한 비트 라인 사이의 절연이 용이하여 스케일링에 있어서 매우 유리하다.
도 4a, 도 5a, ..., 및 도 9a는 각각 본 발명의 제1 실시예에 따른 NOR형 플래쉬 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 요부 평면 배치도이다. 도 4b, 도 5b, ..., 및 도 9b는 각각 도 4a, 도 5a, ..., 및 도 9a의 X1 - X1'선 단면도이고, 도 4c, 도 5c, ..., 및 도 9c는 각각 도 4a, 도 5a, ..., 및 도 9a의 X2 - X2'선 단면도이고, 도 4d, 도 5d, ..., 및 도 9d는 각각 도 4a, 도 5a, ..., 및 도 9a의 Y1 - Y1'선 단면도이다.
먼저, 도 4a, 도 4b, 도 4c 및 도 4d를 참조하면, 반도체 기판(105), 예를 들면 실리콘 기판의 일부를 식각하여 핀(fin) 형상의 메사(mesa)형 활성 영역(110)을 형성한다. 그 후, 상기 메사형 활성 영역(110)이 형성된 반도체 기판(105) 위에 절연 물질을 증착하고, 상기 증착된 절연 물질의 일부를 선택적으로 제거하여 상기 활성 영역(110) 사이의 트렌치를 부분적으로 채우는 STI (shallow trench isolation) 영역(108)으로 이루어지는 소자분리 영역을 형성한다. 상기 STI 영역(108)은 상기 반도체 기판(105)상에 직선 형태로 반복적으로 연장되어 있으며, 상기 STI 영역(108)에 의하여 한정되는 상기 활성 영역(110)은 상기 반도체 기판(105)상에 소정 방향, 예를 들면 도 2의 열 방향을 따라 직선 형태로 평행하게 연장된다. 본 실시예에서는 상기 소자분리 영역이 STI 영역(108)으로 구성된 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 이 기술 분야에 숙련된 자이면 상기 소자분리 영역을 LOCOS (local oxidation of silicon) 영역으로 형성하는 것도 가능하다는 것을 잘 알 수 있을 것이다.
도 5a, 도 5b, 도 5c 및 도 5d를 참조하면, 상기 활성 영역(110) 위에 유전막(120)을 형성한다. 상기 유전막(120)은 그 내부에 트랩 사이트가 존재하도록 서로 다른 종류로 구성되는 복수의 유전 물질층을 차례로 적층하여 형성된다. 예를 들면, 상기 유전막(120)은 실리콘산화막＼실리콘질화막＼실리콘산화막, 알루미늄산화막＼실리콘질화막＼실리콘산화막, 및 실리콘산화막＼하프늄산화막＼실리콘산화막 구조로 이루어지는 군에서 선택되는 하나의 구조를 가지도록 형성될 수 있다.
상기 유전막(120) 위에 도전층, 예를 들면 도핑된 폴리실리콘층 또는 금속층을 형성하고, 상기 도전층을 패터닝하여, 상기 유전막(120) 위에서 상기 활성 영역(110)에 대하여 수직으로 연장되는 복수의 워드 라인(130)을 형성한다. 상기 워드라인(130)은 상기 활성 영역(110)의 상면 및 양 측벽을 동시에 덮도록 형성된다. 상기 워드 라인(130)은 각 메모리 셀의 게이트(132)를 구성한다.
도 6a, 도 6b, 도 6c 및 도 6d를 참조하면, 상기 활성 영역(110) 중 상기 워드 라인(130) 사이에 각각 불순물 이온을 주입하여 복수의 소스/드레인 영역(134)을 형성한다. 상기 소스/드레인 영역(134)은 도 6d에 예시되어 있는 바와 같이 N+형 불순물 영역으로 형성될 수 있다.
도 7a, 도 7b, 도 7c 및 도 7d를 참조하면, 상기 워드 라인(130) 및 소스/드레인 영역(134)을 덮는 제1 층간절연막을 형성한 후, 이를 패터닝하여 상기 복수의 소스/드레인 영역(134) 중 상호 인접한 2개의 소스/드레인 영역(134)을 동시에 노출시키는 복수의 소스/드레인 콘택홀(142)이 형성되어 있는 제1 층간절연막 패턴 (140)을 형성한다.
도 8a, 도 8b, 도 8c 및 도 8d를 참조하면, 상기 소스/드레인 콘택홀(142)을 통하여 동시에 노출되는 2개의 소스/드레인 영역(134)에 접촉하도록 상기 소스/드레인 콘택홀(142)을 채우는 복수의 도전성 콘택 플러그(150)를 형성한다. 상기 콘택 플러그(150)를 형성하기 위하여 상기 제1 층간절연막(140) 위에 도전 물질, 예를 들면 도핑된 폴리실리콘 또는 금속 물질을 증착하고, 애치백 (etch back) 공정 또는 CMP (chemical mechanical polishing) 공정을 이용하여 노드 분리를 행한다. 상기 콘택 플러그(150)는 도 8a에 도시되어 있는 소스/드레인 콘택(200)을 구성한다.
도 9a, 도 9b, 도 9c 및 도 9d를 참조하면, 상기 콘택 플러그(150) 위에 상기 콘택 플러그(150)를 일부 노출시키는 콘택홀이 형성된 제2 층간절연막 패턴(160)을 형성한 후, 상기 그 위에 도전층, 예를 들면 도핑된 폴리실리콘층 또는 금속층을 형성하고, 이를 패터닝하여 비트 라인(330)을 형성한다. 상기 비트 라인(330)은 비트 라인 콘택(300)(도 9a 참조)을 통하여 상기 콘택 플러그(150)와 전기적으로 연결 가능하게 구성된다.
도 10은 본 발명의 제2 실시예에 따른 NOR형 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 10의 실시예는 도 3의 스플릿 게이트형 메모리 셀로 구성되는 NOR형 플래쉬 메모리 소자의 레이아웃을 구현하기 위한 하나의 예로서 제시된 것으로, 도 3의 X - X'선 단면에 대응되는 도면이다. 도 3에 있어서, 제1 실시예에서와 동일한 참 조 부호는 동일 부재를 나타내며, 따라서 이들에 대한 상세한 설명은 생략한다.
도 3 및 도 10을 참조하면, 도 4a 내지 도 4d, 그리고 도 5a 내지 도 5d를 참조하여 설명한 바와 같은 방법으로 상기 게이트(132), 즉 워드 라인(130)을 형성하는 단계까지 진행한다. 그 후, 상기 게이트(132) 위에 얇은 유전막 및 도전층을 차례로 덮는다. 그 후, 상기 게이트(132)의 상면이 노출될 때까지 상기 유전막 및 도전층을 에치백하고, 불필요한 부분을 제거하여, 상기 게이트(132)의 양 측벽을 덮는 제1 측벽 게이트(146) 및 제2 측벽 게이트(148)를 형성한다. 그 결과, 상기 게이트(132)와 상기 제1 측벽 게이트(146)와의 사이에 유전막(246)이 개재되고, 상기 게이트(132)와 상기 제2 측벽 게이트(148)와의 사이에 유전막(248)이 개재되는 구성이 얻어진다.
그 후, 제1 실시예에서 도 6a 내지 도 6d를 참조하여 설명한 바와 같은 공정 및 그 이후의 공정을 동일하게 적용하여 행한다.
상기 예시된 실시예들에서는 핀(fin) 형상의 활성 영역에 finFET 구조의 셀 트랜지스터를 구현하는 방법 만을 예시하였으나, 본 발명은 이에 한정되지 않는다. 즉, 본 발명에 따른 NOR형 플래쉬 메모리 소자는 STI 소자 분리 방법에 의하여 한정된 1차원 평면으로 구성되는 활성 영역 위에 셀 트랜지스터를 형성하는 방법을 이용하는 경우에도 본 발명의 기본적인 사상을 구현할 수 있음은 당업자이면 잘 알 수 있을 것이다.
상기한 바와 같이, 본 발명에 따른 NOR형 플래쉬 메모리 소자에서는 메모리 셀 어레이를 구성하는 각각의 메모리 셀이 1개의 메모리 셀에서 2 비트의 메모리 동작이 이루어지는 트윈비트 셀로 구현되는 데 있어서 집적도를 효과적으로 높일 수 있도록 하기 위하여, 1개의 비트 라인 콘택을 4개의 메모리 셀이 공유하는 배치로 구성되어 있다. 따라서, 트윈비트 4F2 NOR형 플래쉬 메모리 셀을 구현할 수 있으며, 단위 2F2 당 1 비트를 저장할 수 있게 된다.
본 발명에 따른 NOR형 플래쉬 메모리 소자는 비트 라인이 워드 라인의 상부에 형성되어 1개의 비트 라인 콘택을 4개의 셀 트랜지스터가 공유하는 구성을 가지므로, 펀치쓰루에 의한 소자 오동작 발생을 야기하게 되는 종래 기술에서의 구조적인 문제가 해결될 수 있고, 인접한 비트 라인 사이의 절연이 용이하여 스케일링에 있어서 매우 유리하다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (25)

  1. 기판상에서 소정 방향을 따라 직선 형태로 평행하게 연장되어 있는 복수의 핀(fin) 형상의 메사(mesa)형 활성 영역으로 구성되는 복수의 활성 영역과,
    상기 활성 영역상에 형성되고, 복수의 워드 라인 중에서 선택되는 1개의 워드 라인과 복수의 비트 라인 중에서 선택되는 1개의 비트 라인과의 접점에 의하여 각각 결정되는 복수의 메모리 셀과,
    상기 복수의 메모리 셀 중 상호 인접한 2개의 메모리 셀이 공유하도록 상기 활성 영역에 형성되어 있는 복수의 소스/드레인 영역을 포함하고,
    상기 소스/드레인 영역은 각각 1개의 비트 라인 콘택을 통하여 상기 비트 라인과 전기적으로 연결 가능하고,
    상기 복수의 메모리 셀 중에서 선택되는 상호 인접한 4개의 메모리 셀은 1개의 비트 라인 콘택을 공유하는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자.
  2. 제1항에 있어서,
    상기 워드 라인은 상기 활성 영역에 대하여 수직으로 직선 형태로 연장되어 있는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자.
  3. 제1항에 있어서,
    상기 비트 라인은 상기 워드 라인의 상부에 형성되어 있고, 상기 워드 라인에 대하여는 수직이고 상기 활성 영역과는 상호 평행한 직선 형태로 연장되어 있는 있는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자.
  4. 제1항에 있어서,
    상기 활성 영역은 상기 기판에 직선 형태로 반복 형성된 복수의 STI (shallow trench isolation) 영역 또는 LOCOS (local oxidation of silicon) 영역 에 의하여 한정되어 있는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자.
  5. 삭제
  6. 제1항에 있어서,
    상기 복수의 메모리 셀은 상기 복수의 활성 영역 중에서 선택되는 제1 활성 영역에 일렬로 형성되는 제1 메모리 셀 군(群)과, 상기 제1 활성 영역에 가장 인접하게 이격되어 있는 제2 활성 영역에 일렬로 형성되는 제2 메모리 셀 군을 포함하고,
    상기 제1 메모리 셀 군에서 선택되는 상호 인접한 2개의 메모리 셀은 상기 제1 활성 영역에 형성되어 있는 1개의 소스/드레인 영역을 공유하고,
    상기 제2 메모리 셀 군에서 선택되는 상호 인접한 2개의 메모리 셀은 상기 제2 활성 영역에 형성되어 있는 1개의 소스/드레인 영역을 공유하는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자.
  7. 제6항에 있어서,
    상기 제1 활성 영역에 형성되어 있는 1개의 소스/드레인 영역과 상기 제2 활성 영역에 형성되어 있는 1개의 소스/드레인 영역은 상호 1개의 비트 라인 콘택을 공유하는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자.
  8. 제1항에 있어서,
    상기 메모리 셀은 SONOS형 메모리 셀인 것을 특징으로 하는 NOR형 플래쉬 메모리 소자.
  9. 제8항에 있어서,
    상기 메모리 셀은 상기 활성 영역 위에 형성된 상기 워드 라인의 일부로 구성되는 게이트와, 상기 활성 영역과 상기 게이트와의 사이에 개재되어 있는 유전막을 포함하고,
    상기 유전막은 그 내부에 트랩 사이트(trap site)가 존재하도록 서로 다른 종류로 구성되는 복수의 유전 물질층이 차례로 적층된 구조를 가지는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자.
  10. 제9항에 있어서,
    상기 유전막은 실리콘산화막＼실리콘질화막＼실리콘산화막, 알루미늄산화막＼실리콘질화막＼실리콘산화막, 및 실리콘산화막＼하프늄산화막＼실리콘산화막 구조로 이루어지는 군에서 선택되는 하나의 구조를 가지는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자.
  11. 제1항에 있어서,
    상기 메모리 셀은 스플릿 게이트형 메모리 셀인 것을 특징으로 하는 NOR형 플래쉬 메모리 소자.
  12. 제11항에 있어서,
    상기 메모리 셀은
    상기 활성 영역 위에 형성된 상기 워드 라인의 일부로 구성되는 게이트와,
    상기 게이트의 양 측벽을 각각 덮도록 형성된 제1 측벽 게이트 및 제2 측벽 게이트와,
    상기 활성 영역과 상기 게이트와의 사이에 개재되어 있는 제1 유전막과,
    상기 게이트와 상기 제1 측벽 게이트와의 사이에 개재되어 있는 제2 유전막과,
    상기 게이트와 상기 제2 측벽 게이트와의 사이에 개재되어 있는 제3 유전막을 포함하는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자.
  13. 제1항에 있어서,
    상기 메모리 셀은 각각 1개의 메모리 셀에서 적어도 2 비트의 메모리 동작이 이루어지는 트윈비트(twin bit) 셀을 구성하는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자.
  14. 기판의 일부를 식각하여 상기 기판상에서 소정 방향을 따라 직선 형태로 평행하게 연장되어 있는 복수의 핀(fin) 형상의 메사(mesa)형 활성 영역을 형성하는 단계와,
    상기 각 메사형 활성 영역의 사이에 소자분리막을 형성하는 단계와,
    상기 활성 영역 위에 유전막을 형성하는 단계와,
    상기 유전막 위에 상기 활성 영역에 대하여 수직으로 연장되는 복수의 워드 라인을 형성하는 단계와,
    상기 활성 영역 중 상기 워드 라인 사이에 각각 위치되는 복수의 소스/드레인 영역을 형성하는 단계와,
    상기 복수의 소스/드레인 영역 중 2개의 소스/드레인 영역을 동시에 노출시키는 복수의 제1 콘택홀이 형성되어 있는 제1 층간절연막을 상기 워드 라인 위에 형성하는 단계와,
    상기 2개의 소스/드레인 영역에 접촉하도록 상기 제1 콘택홀을 채우는 복수의 도전성 콘택 플러그를 형성하는 단계와,
    상기 콘택 플러그 마다 1개의 접점을 통하여 상호 접촉되는 복수의 비트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 활성 영역을 정의하기 위하여, 상기 기판에 직선 형태로 반복 형성된 복수의 STI 영역을 형성하는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자의 제조 방법.
  16. 삭제
  17. 제14항에 있어서,
    상기 유전막은 그 내부에 트랩 사이트가 존재하도록 서로 다른 종류로 구성되는 복수의 유전 물질층을 차례로 적층하여 형성되는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 유전막은 실리콘산화막＼실리콘질화막＼실리콘산화막, 알루미늄산화막＼실리콘질화막＼실리콘산화막, 및 실리콘산화막＼하프늄산화막＼실리콘산화막 구조로 이루어지는 군에서 선택되는 하나의 구조를 가지도록 형성되는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자의 제조 방법.
  19. 제14항에 있어서,
    상기 워드 라인은 상기 메사형 활성 영역의 상면 및 양 측벽을 동시에 덮도록 형성되는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자의 제조 방법.
  20. 제14항에 있어서,
    상기 워드 라인은 상기 활성 영역 중 그 상면을 덮도록 형성되는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자의 제조 방법.
  21. 제14항에 있어서,
    상기 워드 라인은 직선 형태로 연장되도록 형성되는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자의 제조 방법.
  22. 제14항에 있어서,
    상기 워드 라인 형성 후 상기 소스/드레인 영역 형성 전에, 상기 활성 영역 위에 상기 워드 라인의 양 측벽을 각각 덮는 제1 측벽 게이트 및 제2 측벽 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자의 제조 방법.
  23. 제14항에 있어서,
    상기 복수의 활성 영역은 상호 가장 인접하게 이격되어 있는 제1 활성 영역 및 제2 활성 영역을 포함하고,
    상기 제1 콘택홀에 의하여 동시에 노출되는 2개의 소스/드레인 영역은 상기 제1 활성 영역에 형성된 제1 소스/드레인 영역과 상기 제2 활성 영역에 형성된 제2 소스/드레인 영역인 것을 특징으로 하는 NOR형 플래쉬 메모리 소자의 제조 방법.
  24. 제14항에 있어서,
    상기 비트 라인은 상기 워드 라인에 대하여는 수직이고 상기 활성 영역과는 평행한 직선 형태로 연장되도록 형성되는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자의 제조 방법.
  25. 제14항에 있어서,
    상기 비트 라인은 상기 워드 라인을 중심으로 상기 기판과는 반대측에서 상기 콘택 플러그를 덮도록 형성되는 것을 특징으로 하는 NOR형 플래쉬 메모리 소자의 제조 방법.
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