KR100871547B1 - 노어 플래시 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

실시예에 따른 노어 플래시 메모리 소자는 반도체 기판 상에 형성된 제1 폴리실리콘 패턴, 유전체막 및 제2 폴리실리콘 패턴으로 이루어진 게이트; 상기 제1 폴리실리콘 패턴의 사이에 형성되며, 상기 반도체 기판에 삽입되어 라인(line)의 형태로 형성된 복수개의 접합전극; 및 각각의 접합전극마다 하나씩 형성된 콘택을 포함한다.
실시예에 따른 노어 플래시 메모리 소자의 제조 방법은 소자분리막이 형성된 반도체 기판 상에 터널산화막을 형성하는 단계; 상기 터널산화막 상에 제1 폴리실리콘 패턴을 형성하는 단계; 상기 제1 폴리실리콘 패턴을 마스크로 상기 반도체 기판 상에 이온주입 공정을 진행하여, 상기 제1 폴리실리콘 패턴 사이의 상기 반도체 기판에 접합전극을 형성하는 단계; 상기 터널산화막 및 제1 폴리실리콘 패턴이 형성된 상기 반도체 기판 상에 유전체막 및 제2 폴리실리콘 패턴을 형성하는 단계; 및 각각의 접합전극마다 하나의 콘택을 형성하는 단계를 포함한다.
노어 플래시 메모리

Description

노어 플래시 메모리 소자 및 그 제조 방법{Nor flash memory device and method for fabricating the same}
실시예는 노어 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
일반적으로 비휘발성(non volatile) 메모리는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점을 가지고 있어 PC 바이어스(Bios)용, 셋탑박스(SettopBox), 프린터(printer) 및 네트워크 서버(network server) 등의 데이터 저장용으로 많이 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다.
이러한 비휘발성 메모리 중에서도 전기적으로 메모리 셀의 데이터를 일괄적으로 또는 섹터(sector) 단위로 소거하는 기능을 가지고 있는 EEPROM(Electrically Erasable Programmable Read-Only Memory)형 플래시 메모리장치는 프로그램시 드레인 측에 채널 열 전자(channel hot electron)를 형성시켜 전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터의 문턱 전압을 증가시킨다.
그리고, 플래시 메모리 장치의 소거 동작은 소오스, 기판 및 플로팅 게이트간에 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스 터의 문턱전압을 낮춘다.
최근 고집적화가 급속히 진행됨에 따라 셀 사이즈의 축소가 요구되고 있으나, 공정상의 마진 확보가 어렵기 때문에 더 이상의 축소는 거의 불가능하다.
실시예는 셀 사이즈를 축소시킬 수 있는 노어 플래시 메모리 소자 및 그 제조방법을 제공한다.
실시예에 따른 노어 플래시 메모리 소자는 반도체 기판 상에 형성된 제1 폴리실리콘 패턴, 유전체막 및 제2 폴리실리콘 패턴으로 이루어진 게이트; 상기 제1 폴리실리콘 패턴의 사이에 형성되며, 상기 반도체 기판에 삽입되어 라인(line)의 형태로 형성된 복수개의 접합전극; 및 각각의 접합전극마다 하나씩 형성된 콘택을 포함한다.
실시예에 따른 노어 플래시 메모리 소자의 제조 방법은 소자분리막이 형성된 반도체 기판 상에 터널산화막을 형성하는 단계; 상기 터널산화막 상에 제1 폴리실리콘 패턴을 형성하는 단계; 상기 제1 폴리실리콘 패턴을 마스크로 상기 반도체 기판 상에 이온주입 공정을 진행하여, 상기 제1 폴리실리콘 패턴 사이의 상기 반도체 기판에 접합전극을 형성하는 단계; 상기 터널산화막 및 제1 폴리실리콘 패턴이 형성된 상기 반도체 기판 상에 유전체막 및 제2 폴리실리콘 패턴을 형성하는 단계; 및 각각의 접합전극마다 하나의 콘택을 형성하는 단계를 포함한다.
플로팅 게이트를 이용하여 자가정렬(self-align)된 비트라인인 접합전극을 형성하기 때문에, 플로팅 게이트와 활성영역(active area)의 정렬(align)이 항상 일치한다.
또한, 플로팅 게이트를 마스크로 이온주입하여 접합전극을 형성하기 때문에 별도의 마스크가 필요하지 않으며, 플로팅 게이트와 제어 게이트를 절연시키는 ONO막 형성시 열산화(thermal oxidation) 공정으로 산화막을 형성하기 때문에, 이온주입 후 별도의 열처리 공정을 진행하지 않아도 된다.
또한, 각각의 셀마다 콘택을 형성하지 않고, 비트라인 당 하나의 콘택을 형성시킴으로써 공정 마진이 높아지며, 셀의 집적도가 높아져 메모리 소자의 소형화를 구현할 수 있다.
그리고, 노어 타입(Nor type)의 구조를 가지므로 고속 동작이 가능하며, 콘택의 수를 감소시킴으로써 낸드(NAND) 타입 플래시 메모리 수준의 크기를 갖게 되어, 노어 타입과 낸드 타입의 장점을 가질 수 있다.
또한, ONO막 형성시 열산화 공정으로 접합전극과 접하는 산화막이 두껍게 형성됨으로써, 후속 제어 게이트 형성을 위한 식각 공정시 접합전극을 보호하여 손상(damage)로 인한 비트라인의 저항 증가를 방지할 수 있다.
그리고, 소자분리막(Shallow Trench Isolation)의 형성 없이 접합전극으로 각각의 셀을 분리함으로써, 셀의 사이즈를 줄이고 메모리 소자의 집적도를 향상시킬 수 있다.
실시예에 따른 노어 플래시 메모리 소자는 반도체 기판 상에 형성된 제1 폴리실리콘 패턴, 유전체막 및 제2 폴리실리콘 패턴으로 이루어진 게이트; 상기 제1 폴리실리콘 패턴의 사이에 형성되며, 상기 반도체 기판에 삽입되어 라인(line)의 형태로 형성된 복수개의 접합전극; 및 각각의 접합전극마다 하나씩 형성된 콘택을 포함한다.
실시예에 따른 노어 플래시 메모리 소자의 제조 방법은 소자분리막이 형성된 반도체 기판 상에 터널산화막을 형성하는 단계; 상기 터널산화막 상에 제1 폴리실리콘 패턴을 형성하는 단계; 상기 제1 폴리실리콘 패턴을 마스크로 상기 반도체 기판 상에 이온주입 공정을 진행하여, 상기 제1 폴리실리콘 패턴 사이의 상기 반도체 기판에 접합전극을 형성하는 단계; 상기 터널산화막 및 제1 폴리실리콘 패턴이 형성된 상기 반도체 기판 상에 유전체막 및 제2 폴리실리콘 패턴을 형성하는 단계; 및 각각의 접합전극마다 하나의 콘택을 형성하는 단계를 포함한다.
이하, 실시예에 따른 노어 플래시 메모리 소자 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 6은 실시예에 따른 노어 플래시 메모리 소자의 단면도이다.
실시예에 따른 노어 플래시 메모리 소자는 반도체 기판(10) 상에 형성된 제1 폴리실리콘 패턴(32), 유전체막(40) 및 제2 폴리실리콘 패턴(60)으로 이루어진 게이트(80); 상기 제1 폴리실리콘 패턴(32)의 사이에 형성되며, 상기 반도체 기판(10)에 삽입되어 라인(line)의 형태로 형성된 복수개의 접합전극(18); 및 각각의 접합전극(18)마다 하나씩 형성된 콘택을 포함한다.
또한, 상기 유전체막(40)은 제1 산화막(42), 질화막(44) 및 제2 산화막(46)의 적층으로 이루어진 ONO(Oxide-Nitride-Oxide)막으로 형성되며, 상기 제1 산화막(42)은 상기 반도체 기판(10)의 접합전극(18)과 접하는 영역이 상기 제1 폴리실리콘 패턴(32)과 접하는 영역보다 두껍게 형성된다.
또한, 상기 접합전극(18)은 상기 제2 폴리실리콘 패턴(60)과 교차하는 패턴으로 형성된다.
도 1 내지 도 7은 실시예에 따른 노어 플래시 메모리 소자의 공정 단면도이다.
우선, 도 1에 도시된 바와 같이, 반도체 기판(10)에 N웰(N-well, 12) 및 P웰(14)을 형성한다.
이때, 상기 N웰은 비소(As), 인(P) 등의 이온을 고농도로 이온주입하여 형성되고, 상기 P웰은 붕소(B) 이온을 저농도로 이온주입하여 형성된다.
그리고, 도 2에 도시된 바와 같이, 상기 반도체 기판(10) 상에 터널산화막(20) 및 제1 폴리실리콘막(30)을 형성한다.
상기 터널산화막(20)은 핫 캐리어(hot carrier)의 프로그램(program)과 FN 터널링(Fouler Nordheim tunneling) 소거(erase)시 이용되므로, 습식 산화(wet oxidation) 공정으로 고품질의 산화막을 형성한다.
이어서, 도 3에 도시된 바와 같이, 상기 제1 폴리실리콘막(30)을 패터닝하여 제1 폴리실리콘 패턴(32)을 형성한다.
상기 제1 폴리실리콘 패턴(32)은 플로팅 게이트가 될 수 있다.
이때, 상기 제1 폴리실리콘 패턴(32)들의 간격을 최소화하여 커플링 비(coupling ratio)를 증가시킬 수 있도록 한다.
종래의 플래시 메모리 소자는 각각의 플로팅 게이트 사이에 콘택(contact)을 형성하기 때문에, 플로팅 게이트 사이에 콘택을 형성시키기 위한 마진(margin)이 필요하였다.
그러나, 본 실시예에서는 반도체 기판 내부에 전극을 형성하기 때문에, 종래의 콘택 마진을 줄일 수 있다.
이처럼 상기 제1 폴리실리콘 패턴(32)들의 간격을 최소화시킴으로써, 플래시 메모리 소자의 고집적화를 실현할 수 있다.
그리고, 도 4에 도시된 바와 같이, 상기 제1 폴리실리콘 패턴(32)이 형성된 상기 반도체 기판(10) 전면에 이온주입 공정을 진행하여, 이온주입층 패턴(16)을 형성한다.
상기 이온주입 공정은 상기 제1 폴리실리콘 패턴(16)을 마스크로, 비소(As) 이온을 1×1015~5×1015 atoms/cm2의 농도와 20~40 KeV의 에너지로 주입하여 진행된 다.
상기 제1 폴리실리콘 패턴(16)을 마스크로 이온주입 공정이 진행되기 때문에, 추가적인 마스크 없이 자가정렬(self-align) 방법으로 이온주입층 패턴(16)이 형성된다.
상기 이온주입층 패턴(16)은 이후 열처리 공정으로 활성화되어 전극으로 사용된다.
이어서, 도 5a 및 5b에 도시된 바와 같이, 상기 제1 폴리실리콘 패턴(32)을 포함하는 상기 반도체 기판(10) 상에 유전체막(40)을 형성한다.
상기 유전체막(40)은 제1 산화막(42), 질화막(44) 및 제2 산화막(46)을 순차적으로 형성한 ONO(Oxide-Nitride-Oxide)막으로 형성된다.
상기 유전체막(40)은 상부와 하부를 절연하는 역할을 한다. 이때, 상기 제1 폴리실리콘 패턴(32)은 상기 유전체막(40)에 의해 둘러싸여진다.
상기 제1 산화막(42)은 열산화(thermal oxidation) 공정으로 형성되고, 상기 질화막(44)은 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; LP-CVD) 공정으로 형성되며, 상기 제2 산화막(46)은 화학기상증착(Chemical Vapor Deposition; CVD) 공정을 통해 고온산화막(high temperature oxide; HTO)으로 형성될 수 있다.
이때, 상기 제1 산화막(42)을 형성하기 위한 열산화 공정시, 상기 이온주입층 패턴(16)의 확산(diffusion) 현상으로 활성화되어, 접합전극(18)이 형성된다.
상기 접합전극(18)은 상기 제1 폴리실리콘 패턴(32)을 이용하여 자가 정 렬(self-align) 방법으로 형성되어, 플로팅 게이트인 상기 제1 폴리실리콘 패턴(32)과의 오버레이(overlay)가 항상 일치한다.
즉, 상기 이온주입층 패턴(16) 형성 후, 따로 열공정을 진행하지 않고, 상기 제1 산화막(42) 형성을 위한 열산화 공정으로 상기 이온주입층 패턴(16)을 활성화 시킴으로써, 추가적인 열공정은 진행되지 않는다.
또한, 상기 제1 산화막(42)을 형성하기 위한 열산화 공정시, 상기 이온주입층 패턴(16)이 형성된 영역의 경우, 열산화의 속도가 빨라서, 상기 반도체 기판(10)의 접합전극(18)과 접하는 영역(42-a)이 상기 제1 폴리실리콘 패턴(32)과 접하는 영역(42-b)보다 두껍게 형성된다.
상기 제1 산화막(42)에 있어서, 상기 반도체 기판(10)의 접합전극(18)과 접하는 영역(42-a)이 상기 제1 폴리실리콘 패턴(32)과 접하는 영역(42-b)보다 두껍게 형성되기 때문에, 이후 제어 게이트 형성을 위한 식각공정시 상기 접합전극(18)에 손상(damage)이 발생되어, 상기 접합전극(18)의 저항이 증가하는 것을 방지할 수 있다.
이때, 상기 제1 폴리실리콘 패턴(32)과 접하는 영역(42-b)의 상기 제1 산화막(42)의 두께는 100 Å으로 형성될 수 있으며, 상기 반도체 기판(10)의 접합전극(18)과 접하는 영역(42-a)의 상기 제1 산화막(42)은 250~300 Å의 두께로 형성될 수 있다.
이어서, 도 6에 도시된 바와 같이, 상기 제1 폴리실리콘 패턴(32) 및 유전체막(40)이 형성된 상기 반도체 기판(10) 상에 제2 폴리실리콘 패턴(60)을 형성을 형 성하여, 상기 제1 폴리실리콘 패턴(32), 유전체막(40) 및 상기 제2 폴리실리콘 패턴(60)으로 이루어지는 게이트(80)를 형성한다.
상기 제2 폴리실리콘 패턴(60)은 상기 제1 폴리실리콘 패턴(32) 및 유전체막(40)이 형성된 상기 반도체 기판(10) 상에 제2 폴리실리콘(미도시)을 형성한 후, 상기 제2 폴리실리콘에 포토레지스트 패턴을 형성하고, 식각공정을 진행하여 형성될 수 있다.
상기 제2 폴리실리콘 패턴(60) 형성을 위한 식각공정시, 상기 반도체 기판(10)의 접합전극(18)과 접하는 영역(42-a)의 상기 제1 산화막(42)이 두껍게 형성되기 때문에, 상기 접합전극(18)에 손상(damage)을 발생시키지 않고, 상기 제2 폴리실리콘 패턴(60)이 형성될 수 있다.
상기 제2 폴리실리콘 패턴(60)은 제어 게이트이며, 하부에 형성된 제1 폴리실리콘 패턴(32)에 전하를 여기시켜 충전(charging) 또는 방전(discharging)되도록 바이어스 전압을 인가하는 역할을 한다.
도 7은 상기 반도체 기판(10) 상에 상기 게이트(80)가 형성된 구조물의 입체도면이다.
상기 제2 폴리실리콘 패턴(60)인 제어 게이트는 워드라인(word line; WL)으로 사용될 수 있으며, 상기 접합전극(18)은 비트라인(bit line; BL)으로 사용될 수 있다.
이어서, 도시되지 않았지만 상기 게이트(80)의 측벽에 스페이서(미도시)를 형성하고, 상기 게이트(80) 및 스페이서가 형성된 상기 반도체 기판(10) 상에 층간 절연막(미도시)을 형성한 후, 상기 접합전극(18)과 연결되는 콘택을 형성할 수 있다.
이때, 비트라인으로 사용되는 상기 접합전극(18) 각각에 하나의 콘택이 형성될 수 있다.
도 8 내지 도 11은 실시예에 따른 노어 플래시 메모리 소자의 동작을 설명하기 위한 도면이다.
도 8은 실시예에 따른 노어 플래시 메모리 소자의 개략적인 평면도이며, 도 9는 프로그램(Program) 동작을 설명하기 위한 도면이다.
도 8에 도시된 바와 같이, 노어 플래시 메모리 소자는 상기 접합전극(18)과 제어 게이트인 상기 제2 폴리실리콘 패턴(60)은 교차되도록 형성된다.
또한, 상기 접합전극(18)에 각각 콘택(70)이 형성될 수 있다.
상기 제2 폴리실리콘 패턴(60)인 제어 게이트는 워드라인(word line; WL)으로 사용될 수 있으며, 상기 접합전극(18)은 비트라인(bit line; BL)으로 사용될 수 있다.
실시예에 따른 노어 플래시 메모리 소자에서, C 영역에 프로그램(program)하기 위해서는, 상기 접합전극(18)인 BL0 및 BL3 전극은 플로팅(floating)시키고, BL1 전극은 접지(ground), BL2 전극은 5 V의 전압을 인가한다.
그리고, 상기 제2 폴리실리콘 패턴(60)인 제어 게이트의 WL0, WL2 및 WL3 전극은 접지시키고, WL1 전극은 9 V의 전압을 인가하며, 상기 반도체 기판(10)의 P웰 영역(14)은 접지시킨다.
도 9에 도시된 바와 같이, C 영역의 채널에는 접지와 5 V의 전압이 인가되므로 핫 캐리어가 발생하고, 동시에 제어 게이트인 WL1 전극에 9 V의 전압이 인가되어 상기 제1 폴리실리콘 패턴(32)인 플로팅 게이트로 핫 캐리어가 주입(injection)되어 프로그램된다.
이때, A 영역의 채널에 걸리는 전압은 플로팅과 접지로 WL1 전극에 9 V가 인가되어도 프로그램되지 않는다.
그리고, B 영역의 채널에 걸리는 전압은 5 V와 플로팅으로 WL1 전극에 9 V가 인가되어도 핫 캐리어(hot carrier)가 발생되지 않으므로 프로그램되지 않는다.
그리고, D 영역 및 E 영역의 채널에는 접지와 5 V의 전압이 인가되므로 핫 캐리어가 발생하지만, 제어 게이트인 WL0 및 WL2 전극이 접지되어 프로그램되지 않는다.
도 10은 실시예에 따른 노어 플래시 메모리 소자의 개략적인 평면도이며, 도 11은 소거(Erase) 동작을 설명하기 위한 도면이다.
실시예에 따른 노어 플래시 메모리 소자에서, 프로그램된 C 영역을 소거(Erase)하기 위해서는, 상기 접합전극(18)인 BL0 및 BL3 전극은 플로팅시키고, BL1 전극은 접지(ground), BL2 전극은 9 V의 전압을 인가한다.
그리고, 상기 제2 폴리실리콘 패턴(60)인 제어 게이트의 WL0, WL2 및 WL3 전극은 접지시키고, WL1 전극은 - 9 V의 전압을 인가하며, 상기 반도체 기판(10)의 P웰 영역(14)은 9 V의 전압을 인가한다.
도 11에 도시된 바와 같이, C 영역의 채널에는 접지와 9 V의 전압이 인가되 고, 동시에 제어 게이트인 WL1 전극에 - 9 V의 전압이 인가되며, 상기 반도체 기판(10)의 P웰 영역(14)에는 9 V의 전압이 인가되어, F-N 터널링(tunneling)으로 플로팅 게이트에 주입되었던 전자가 나오게된다.
표 1은 노어 플래시 메모리 소자의 동작을 위한 인가 전압을 도시하였다.
읽기(Read) 프로그램(Program) 소거(Erase)
제어 게이트 3.3~4.5 V 9 V - 9 V
소스 접지(Ground) 접지 접지 또는 9 V
드레인 1 V 5 V 접지 또는 9 V
기판(P 웰) 접지 접지 9 V
동작 셀에 따라 상기 접합전극(18)이 소스 또는 드레인이 될 수 있기 때문에, 상기 접합전극(18)인 비트라인은 소스 및 드레인으로 표기하였다.
이상에서 설명한 바와 같이, 플로팅 게이트를 이용하여 자가정렬(self-align)된 비트라인인 접합전극을 형성하기 때문에, 플로팅 게이트와 활성영역(active area)의 정렬(align)이 항상 일치한다.
또한, 플로팅 게이트를 마스크로 이온주입하여 접합전극을 형성하기 때문에 별도의 마스크가 필요하지 않으며, 플로팅 게이트와 제어 게이트를 절연시키는 ONO막 형성시 열산화(thermal oxidation) 공정으로 산화막을 형성하기 때문에, 이온주입 후 별도의 열처리 공정을 진행하지 않아도 된다.
또한, 각각의 셀마다 콘택을 형성하지 않고, 비트라인 당 하나의 콘택을 형성시킴으로써 공정 마진이 높아지며, 셀의 집적도가 높아져 메모리 소자의 소형화를 구현할 수 있다.
그리고, 노어 타입(Nor type)의 구조를 가지므로 고속 동작이 가능하며, 콘택의 수를 감소시킴으로써 낸드(NAND) 타입 플래시 메모리 수준의 크기를 갖게 되 어, 노어 타입과 낸드 타입의 장점을 가질 수 있다.
또한, ONO막 형성시 열산화 공정으로 접합전극과 접하는 산화막이 두껍게 형성됨으로써, 후속 제어 게이트 형성을 위한 식각 공정시 접합전극을 보호하여 손상(damage)로 인한 비트라인의 저항 증가를 방지할 수 있다.
그리고, 소자분리막(Shallow Trench Isolation)의 형성 없이 접합전극으로 각각의 셀을 분리함으로써, 셀의 사이즈를 줄이고 메모리 소자의 집적도를 향상시킬 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 7은 실시예에 따른 노어 플래시 메모리 소자의 공정 단면도이다.
도 8 내지 도 11은 실시예에 따른 노어 플래시 메모리 소자의 동작을 설명하기 위한 도면이다.

Claims (10)

  1. 반도체 기판 상에 형성된 제1 폴리실리콘 패턴, 상기 제1폴리실리콘 패턴이 형성된 상기 반도체 기판 상에 형성된 유전체막 및 상기 유전체막 상에 형성된 제2 폴리실리콘 패턴으로 이루어진 게이트;
    상기 제1 폴리실리콘 패턴의 사이에 형성되며, 상기 반도체 기판에 삽입되어 라인(line)의 형태로 형성된 복수개의 접합전극; 및
    각각의 접합전극마다 하나씩 형성된 콘택을 포함하며,
    상기 유전체막은 제1 산화막, 질화막 및 제2 산화막의 적층으로 이루어진 ONO(Oxide-Nitride-Oxide)막으로 형성되고,
    상기 유전체막은 상기 제1폴리실리콘 패턴과 제2폴리실리콘 패턴의 사이 및 상기 제2폴리실리콘 패턴과 반도체 기판 사이에 형성된 것을 포함하는 노어 플래시 메모리 소자.
  2. 제 1항에 있어서,
    상기 제1 산화막은 상기 반도체 기판의 접합전극과 접하는 영역이 상기 제1 폴리실리콘 패턴과 접하는 영역보다 두껍게 형성된 것을 포함하는 노어 플래시 메모리 소자.
  3. 제 1항에 있어서,
    상기 접합전극은 상기 제2 폴리실리콘 패턴과 교차하는 패턴으로 형성된 것을 포함하는 노어 플래시 메모리 소자.
  4. 소자분리막이 형성된 반도체 기판 상에 터널산화막을 형성하는 단계;
    상기 터널산화막 상에 제1 폴리실리콘 패턴을 형성하는 단계;
    상기 제1 폴리실리콘 패턴을 마스크로 상기 반도체 기판 상에 이온주입 공정을 진행하여, 상기 제1 폴리실리콘 패턴 사이의 상기 반도체 기판에 접합전극을 형성하는 단계;
    상기 터널산화막 및 제1 폴리실리콘 패턴이 형성된 상기 반도체 기판 상에 유전체막 및 제2 폴리실리콘 패턴을 형성하는 단계; 및
    각각의 접합전극마다 하나의 콘택을 형성하는 단계를 포함하는 노어 플래시 메모리 소자의 제조 방법.
  5. 제 4항에 있어서,
    상기 유전체막은 제1 산화막, 질화막 및 제2 산화막의 적층으로 형성된 ONO막(Oxide-Nitride-Oxide)막으로 형성되며,
    상기 제1 산화막은 열산화(thermal oxidation) 공정을 진행하여 형성되고, 상기 반도체 기판의 접합전극과 접하는 영역이 상기 제1 폴리실리콘 패턴과 접하는 영역보다 두껍게 형성된 것을 포함하는 노어 플래시 메모리 소자의 제조 방법.
  6. 제 5항에 있어서,
    상기 반도체 기판의 접합전극과 접하는 영역의 상기 제1 산화막은 250~300 Å의 두께로 형성되는 것을 포함하는 노어 플래시 메모리 소자의 제조 방법.
  7. 제 5항에 있어서,
    상기 제2 폴리실리콘 패턴은,
    상기 제1 폴리실리콘 패턴 및 유전체막이 형성된 상기 반도체 기판 상에 제2 폴리실리콘을 형성하고, 상기 제2 폴리실리콘에 식각 공정을 진행하여 형성되며,
    두껍게 형성된 상기 제1 산화막이 상기 접합전극을 보호하여, 상기 식각 공정시, 상기 접합전극의 손상(damage)을 보호하는 것을 포함하는 노어 플래시 메모리 소자의 제조 방법.
  8. 제 5항에 있어서,
    상기 제1 산화막을 형성하기 위한 열산화(thermal oxidation) 공정시,
    상기 이온주입으로 형성된 접합전극의 활성화가 이루어지는 노어 플래시 메모리 소자의 제조 방법.
  9. 제 4항에 있어서,
    상기 접합전극은,
    비소(As) 이온을 1×1015~5×1015 atoms/cm2의 농도와 20~40 KeV의 에너지로 주입하여 형성되는 노어 플래시 메모리 소자의 제조 방법.
  10. 제 4항에 있어서,
    상기 접합전극은 상기 제1 폴리실리콘 패턴을 이용하여 자가 정렬(self-align) 방법으로 형성되어, 플로팅 게이트인 상기 제1 폴리실리콘 패턴과의 오버레이(overlay)가 일치하는 노어 플래시 메모리 소자의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150018772A (ko) * 2012-05-09 2015-02-24 씨에스엠씨 테크놀로지스 에프에이비1 코., 엘티디. Ｎｏｒ 구조 플래시 메모리 및 그의 제조 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104183552B (zh) * 2013-05-23 2017-09-19 北京兆易创新科技股份有限公司 Nor型闪存存储单元及其制造方法
CN103904037A (zh) * 2014-04-04 2014-07-02 武汉新芯集成电路制造有限公司 Nor闪存的制造方法
CN104409460A (zh) * 2014-10-20 2015-03-11 中国科学院微电子研究所 闪存单元及闪存装置
US20160155849A1 (en) * 2014-12-02 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, module, and electronic device
US11069704B2 (en) * 2019-04-09 2021-07-20 Macronix International Co., Ltd. 3D NOR memory having vertical gate structures

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020057341A (ko) * 2001-01-04 2002-07-11 윤종용 노어형 플래시 메모리 소자 및 그 제조방법
WO2006059376A1 (ja) 2004-11-30 2006-06-08 Spansion Llc 半導体メモリ及びその製造方法
KR20060074231A (ko) * 2004-12-27 2006-07-03 삼성전자주식회사 트윈비트 셀 구조의 ｎｏｒ형 플래쉬 메모리 소자 및 그제조 방법
KR100667894B1 (ko) 2005-12-22 2007-01-11 매그나칩 반도체 유한회사 안티퓨즈 원타임 프로그래머블 메모리 및 그 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221210A (ja) 1993-12-10 1995-08-18 Advanced Micro Devices Inc 不揮発性メモリを製造するための方法および不揮発性メモリアレイ
JP3876390B2 (ja) * 1994-08-31 2007-01-31 マクロニクス インターナショナル カンパニイ リミテッド 不揮発性半導体メモリ装置の製造方法
US5661060A (en) * 1994-12-28 1997-08-26 National Semiconductor Corporation Method for forming field oxide regions
KR0172271B1 (ko) 1995-04-25 1999-02-01 김주용 플래쉬 이이피롬 셀의 제조방법
EP0741415A1 (en) * 1995-05-05 1996-11-06 STMicroelectronics S.r.l. Flash-EEPROM memory with contactless memory cells
US6133604A (en) * 1999-04-20 2000-10-17 Taiwan Semiconductor Manufacturing Corporation NOR array architecture and operation methods for ETOX cells capable of full EEPROM functions
US6242307B1 (en) 1999-08-23 2001-06-05 United Microelectronics Corp. Method of fabricating flash memory
US6897514B2 (en) * 2001-03-28 2005-05-24 Matrix Semiconductor, Inc. Two mask floating gate EEPROM and method of making
US6674138B1 (en) * 2001-12-31 2004-01-06 Advanced Micro Devices, Inc. Use of high-k dielectric materials in modified ONO structure for semiconductor devices
JP4424886B2 (ja) 2002-03-20 2010-03-03 富士通マイクロエレクトロニクス株式会社 半導体記憶装置及びその製造方法
JP4233381B2 (ja) 2003-05-21 2009-03-04 株式会社ルネサステクノロジ 半導体装置とその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020057341A (ko) * 2001-01-04 2002-07-11 윤종용 노어형 플래시 메모리 소자 및 그 제조방법
WO2006059376A1 (ja) 2004-11-30 2006-06-08 Spansion Llc 半導体メモリ及びその製造方法
KR20060074231A (ko) * 2004-12-27 2006-07-03 삼성전자주식회사 트윈비트 셀 구조의 ｎｏｒ형 플래쉬 메모리 소자 및 그제조 방법
KR100667894B1 (ko) 2005-12-22 2007-01-11 매그나칩 반도체 유한회사 안티퓨즈 원타임 프로그래머블 메모리 및 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150018772A (ko) * 2012-05-09 2015-02-24 씨에스엠씨 테크놀로지스 에프에이비1 코., 엘티디. Ｎｏｒ 구조 플래시 메모리 및 그의 제조 방법
KR102078246B1 (ko) 2012-05-09 2020-02-19 씨에스엠씨 테크놀로지스 에프에이비2 코., 엘티디. Ｎｏｒ 구조 플래시 메모리 및 그의 제조 방법

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