DE102008038752A1 - NOR-Flash-Speicherbauteil und Verfahren zum Herstellen desselben - Google Patents

NOR-Flash-Speicherbauteil und Verfahren zum Herstellen desselben Download PDF

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Abstract

Ausführungsformen eines NOR-Flash-Speichers und eines Verfahrens zum Herstellen desselben werden bereitgestellt. Bitleitungen können als selbstausgerichtete Source- und Drain-Gebiete zwischen den benachbarten ersten Polysilizium-Mustern gebildet werden. Kontakte für die Source- und Drain-Gebiete können nach Bitleitung anstatt pro Zelle vorgesehen werden. Wortleitungen können als zweite Polysilizium-Muster gebildet werden, die als Control Gates verwendet werden, und senkrecht zur Längsachse der Bitleitungen gebildet sind. Bei der Ausbildung der zweiten Polysilizium-Muster kann ein dielektrischer Film und freigelegte Gebiete der ersten Polysilizium-Muster geätzt werden, um Floating Gates unterhalb der zweiten Polysilizium-Muster zu bilden.

Description

  • HINTERGRUND
  • Ein nichtflüchtiger Speicher besitzt den Vorteil, dass die gespeicherten Daten nicht verlorengehen, selbst wenn die Stromversorgung unterbrochen ist. In der Folge wird er oftmals zum Speichern von Daten in Systemen wie einem Basic Input/Output-System (BIOS) eines Personal Computers (PC), einer Settop-Box, einem Drucker oder einem Netzwerk-Server verwendet. Seit kurzem wird nichtflüchtiger Speicher in Digitalkameras und Mobiltelefonen verwendet.
  • Ein gängiger nichtflüchtiger Speicher ist ein Flash-Speicherbauteil vom Typ eines elektrisch löschbaren, programmierbaren Nur-Lese-Speichers (EEPROM, Electrically Erasable Programmable Read-Only Memory), der in der Lage ist, Daten in einer Speicherzelle pauschal oder unter Berücksichtigung einer Sektoreinheit elektrisch zu löschen. Während eines Programmiervorgangs eines solchen Flash-Speicherbauteils tragen heiße Kanalelektronen (Channel Hot Electrons) aus einem Drain-Gebiet dazu bei, die Elektronen in einem Floating Gate anzuhäufen, wodurch die Schwellenspannung eines Zelltransistors erhöht wird.
  • Während eines Löschvorgangs erzeugt das Flash-Speicherbauteil eine hohe Spannung zwischen einer Source, einem Substrat und dem Floating Gate, um die im Floating Gate angesammelten Elektronen zu entladen, wodurch die Schwellenspannung des Zelltransistors gesenkt wird.
  • Im Rahmen der schnellen Weiterentwicklung der hohen Integration ist eine Verringerung der Zellengröße erforderlich. Da es aber schwierig ist, einen Toleranzbereich in einem Prozess sicherzustellen, ist eine weitere Reduzierung schwierig zu verwirklichen.
  • KURZÜBERSICHT
  • Ausführungsformen der vorliegenden Erfindung stellen ein NOR-Flash-Speicherbauteil und ein Verfahren zur Herstellung desselben bereit.
  • Ein NOR-Flash-Speicherbauteil gemäß der Erfindung kann enthalten:
    ein Gate, das auf einem Halbleitersubstrat ausgebildet ist, wobei das Gate gestaltet ist, dass es in einer Reihe ausgerichtete erste Polysilizium-Muster hat,
    einen dielektrischen Film auf den ersten Polysilizium-Mustern, und
    ein zweites Polysilizium-Muster auf dem dielektrischen Film und über den ersten Polysilzium-Mustern ausgerichtet.
  • Eine Vielzahl an Elektroden kann in einem Halbleitersubstrat in Spaltenform zwischen benachbarten ersten Polysilizium-Mustern ausgebildet sein. Jede Elektrodenspalte kann an einem Endabschnitt mit Kontakten ausgebildet sein.
  • Ein Verfahren zum Herstellen eines NOR-Flash-Speicherbauteils gemäß der Ausführungsform kann aufweisen:
    Ausbilden eines Tunneloxidfilms auf einem Halbleitersubstrat;
    Ausbilden erster Polysilizium-Muster auf dem Tunneloxidfilm;
    Ausbilden von Elektrodenreihen auf dem Halbleitersubstrat zwischen benachbarten ersten Polysiliziummustern durch Ausführen eines Ionenimplantationsprozesses auf dem Halbleitersubstrat unter Verwendung der ersten Polysilizium-Muster als Maske;
    Ausbilden eines dielektrischen Films und zweiter Polysilizium-Muster auf dem Halbleitersubstrat, auf dem der Tunneloxidfilm und die ersten Polysilizium-Muster ausgebildet sind; und Ausbilden von Kontakten an einem Ende einer jeden Elektrodenreihe.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 bis 6 sind Querschnittsansichten eines NOR-Flash-Speicherbauteils gemäß einer Ausführungsform.
  • 7 ist eine perspektivische Ansicht eines NOR-Flash-Speicherbauteils gemäß einer Ausführungsform.
  • 8 bis 11 sind Ansichten zur Erläuterung der Arbeitsweisen eines NOR-Flash-Speicherbauteils gemäß einer Ausführungsform.
  • DETAILLIERTE BESCHREIBUNG
  • Im Folgenden werden Ausführungsformen eines NOR-Flash-Speicherbauteils und ein Verfahren zum Herstellen desselben mit Bezugnahme auf die begleitenden Zeichnungen beschrieben.
  • Wenn hier die Begriffe "auf" oder "über" verwendet werden, um auf Schichten, Gebiete, Muster oder Strukturen Bezug zu nehmen, versteht es sich, dass die Schicht, das Gebiet, das Muster oder die Struktur sich direkt auf einer anderen Schicht oder Struktur befinden kann, oder auch dazwischenliegende Schichten, Gebiete, Muster oder Strukturen vorhanden sein können. Wenn hier die Begriffe "unter" oder "darunter" verwendet werden, um auf Schichten, Gebiete, Muster oder Strukturen Bezug zu nehmen, versteht es sich, dass die Schicht, das Gebiet, das Muster oder die Struktur sich direkt unter der anderen Schicht oder Struktur befinden kann, oder auch dazwischenliegende Schichten, Gebiete, Muster oder Strukturen vorhanden sein können.
  • In den Zeichnungen kann der Einfachheit halber und für eine deutlichere Erläuterung die Dicke und die Größe einer jeden Schicht übertrieben sein oder schematisch dargestellt oder weggelassen sein. Auch ist die Größe einer jeden Komponente nicht unbedingt maßstabsgetreu.
  • Ein NOR-Flash-Speicherbauteil kann einen externen Adressenbus für Lesevorgänge bereitstellen, was Zugriffsmöglichkeiten nach dem Zufallsprinzip ermöglicht. Darüber hinaus sind die Zellen parallel mit den Bitleitungen verbunden, wodurch ermöglicht wird, dass die Zellen einzeln gelesen und programmiert werden können. Lösch- und Schreibvorgänge eines NOR-Flash-Speicherbauteils werden auf der Basis Sektor-nach-Sektor durchgeführt.
  • 6 ist eine Querschnittsansicht eines NOR-Flash-Speicherbauteils gemäß einer Ausführungsform, und 7 ist eine perspektivische Ansicht eines NOR-Flash-Speicherbauteils gemäß einer Ausführungsform.
  • Im Folgenden wird auf 6 und 7 Bezug genommen. Ein NOR-Flash-Speicherbauteil gemäß einer Ausführungsform enthält ein Gate 80, das auf einem Halbleitersubstrat 10 ausgebildet und gestaltet ist aus ersten Polysilizium-Mustern 32, einem dielektrischen Film 40 und einem zweiten Polysilizium-Muster 60; eine Vielzahl an Elektroden 18 in Reihenform im Halbleitersubstrat 10 zwischen benachbarten ersten Polysilizium-Mustern 32; und Kontakten (siehe Referenzkennung 70 von 8), die bei jeder Reihe von Elektroden 18 ausgebildet sind.
  • Wie in 5b dargestellt, kann der dielektrische Film 40 aus einem Oxid-Nitride-Oxid-(ONO-)Film hergestellt sein, der aus einem Stapel mit einem ersten Oxidfilm 42, einen Nitridfilm 44 und einem zweiten Oxidfilm 46 gestaltet ist. Der erste Oxidfilm 42 kann dergestalt vorgesehen sein, dass ein Gebiet des ersten Oxidfilms 42, das die Elektroden 18 des Halbleitersubstrats 10 berührt, dicker ist als ein Gebiet des ersten Oxidfilms 42, das die ersten Polysilizium-Muster 32 berührt.
  • Gemäß Ausführungsformen können die Elektroden 18 in einem sich mit dem zweiten Polysilizium-Muster 60 überschneidenden Muster bereitgestellt sein. Zum Beispiel können die zweiten Polysilizium-Muster 60 senkrecht zur Längsachse der Elektrodenreihen 18 ausgebildet sein.
  • Ein Verfahren zum Herstellen eines NOR-Flash-Speicherbauteils wird mit Bezugnahme auf 1–7 beschrieben.
  • Zuerst können unter Bezugnahme auf 1 eine N-Wanne 12 und eine P-Wanne 14 in einem Halbleitersubstrat 10 ausgebildet sein. Obwohl nicht dargestellt, kann das Halbleitersubstrat 10 Epitaxieschichten enthalten.
  • Die N-Wanne kann gebildet werden, indem Ionen, wie Arsen (As)- oder Phosphor (P)-Ionen, in hoher Konzentration in das Substrat 10 implantiert werden, und die P-Wanne kann gebildet werden, indem Ionen, wie Bor-(B)Ionen, in geringer Konzentration in das Substrat 10 implantiert werden.
  • Mit Bezugnahme auf 2 können ein Tunneloxidfilm 20 und ein erster Polysiliziumfilm 30 auf dem Halbleitersubstrat 10 ausgebildet werden.
  • Der Tunneloxidfilm 20 wird beim Programmieren (Hot Carrier Injection) und Löschen (Fouler Nordheim Tunneln (FN-Tunneln)) verwendet. Daher kann in bestimmten Ausführungsformen mit einem Naßoxidationsprozess ein qualitativ hochwertiger Oxidfilm gebildet werden.
  • Im Folgenden wird auf 3 Bezug genommen. Der erste Polysiliziumfilm 30 kann mit Mustern ausgeführt sein, um Reihen von ersten Polysiliziummustern 32 zu bilden, die voneinander durch einen bestimmten Zwischenraum getrennt sind.
  • Das erste Polysilizium-Muster 32 kann als ein Floating Gate verwendet werden.
  • Zu diesem Zeitpunkt kann ein Kopplungsverhältnis erhöht werden, indem der Zwischenraum zwischen den ersten Polysilizium-Mustern 32 minimiert wird.
  • In dem herkömmlichen Flash-Speicherbauteil sind Kontakte zwischen Floating Gates so ausgebildet, dass ein Toleranzbereich bei der Gestaltung zum Ausbilden des Kontakts zwischen den Floating Gates erforderlich ist.
  • Da jedoch, gemäß den Ausführungsformen der vorliegenden Erfindung, die Elektroden für Source/Drain-Gebiete in dem Halbleitersubstrat ausgebildet sind, kann der herkömmliche Kontakt-Toleranzbereich verringert werden.
  • Daher kann eine hohe Integration des Flash-Speicherbauteils verwirklicht werden, indem der Zwischenraum zwischen den ersten Polysilizium-Mustern 32 verringert wird.
  • Wie in 4 gezeigt, kann ein Implantationsprozess über dem Halbleitersubstrat 10 durchgeführt werden, auf dem das erste Polysilizium-Muster 32 ausgebildet ist, um die Muster der Ionenimplantationsschicht 16 zu bilden.
  • In einer Ausführungsform kann der Ionenimplantationsprozess durchgeführt werden, indem Arsen (As)-Ionen in einer Dosierung von 1 × 1015~5 × 1015 Atome/cm2 und einer Energie von etwa 20–40 KeV mit den ersten Polysiliziummustern 32 als Maske implantiert werden.
  • Da die Innenimplantation unter Verwendung der Reihen der ersten Polysiliziummuster 32 als Maske durchgeführt wird, werden die Ionenimplantationsmuster 16 durch ein Selbstausrichtungsverfahren gebildet, ohne dass eine weitere Maske erforderlich ist.
  • Die Ionenimplantationschichtmuster 16 werden durch einen Wärmebehandlungsprozess aktiviert, so dass sie als die Elektroden verwendet werden können (siehe Bezugszeichen 18 von 5a).
  • Im Folgenden wird auf 5a und 5b Bezug genommen. Ein dielektrischer Film 40 kann auf dem Halbleitersubstrat 10 mit den ersten Polysilizium-Mustern 32 ausgebildet werden.
  • Der dielektrische Film 40 kann aus einem Oxid-Nitrid-Oxid (ONO) gebildet sein, wobei der erste Oxidfilm 42, der Nitridfilm 44 und der zweite Oxidfilm 46 der Reihe nach ausgebildet werden.
  • Der dielektrische Film 40 übernimmt die Aufgabe der Isolierung der oberen und unteren Polysiliziummuster.
  • Der erste Oxidfilm 42 kann zum Beispiel durch einen thermischen Oxidationsprozess gebildet werden. Der Nitridfilm 44 kann zum Beispiel durch einen chemischen Aufdampfprozess mit niedrigem Druck (Low Pressure Chemical Vapor Deposition (LP-CVD)Process) gebildet werden. Der zweite Oxidfilm 42 kann zum Beispiel mit einem Hochtemperaturoxid (HTO, High Temperature Oxide) durch einen chemischen Aufdampfprozess (Chemical Vapor Deposition (CVD) Process) gebildet werden.
  • Im thermischen Oxidationsprozess zum Ausbilden des ersten Oxidfilms 42 kann ein Diffusionsphänomenon der Ionenimplantationsmuster 16 aktiviert werden, um die Elektroden 18 zu bilden.
  • Dementsprechend können die Elektroden 18 durch ein Selbstausrichtungsverfahren unter Verwendung der ersten Polysiliziummuster 32 gebildet werden. Daher ist keine Übereinstimmung einer Überlappung (Overlay) mit dem ersten Polysiliziummuster 32, das das Floating Gate bildet, erforderlich.
  • Weiterhin kann nach Bilden der Ionenimplantationsschichtmuster 16 die Ionenimplantationsschicht 16 durch den thermischen Oxidationsprozess zum Bilden des ersten Oxidfilms 42 aktiviert werden, ohne dass ein eigener thermischer Anregungsprozess erforderlich ist.
  • Ebenso, unter Bezugnahme auf 5b, wenn der thermische Oxidationsprozess zum Ausbilden des ersten Oxidfilms 42 durchgeführt wird, ist die Geschwindigkeit der thermischen Oxidation schneller bei dem Bereich, an dem die Ionenimplanationsschichtmuster 16 gebildet werden, so dass das Gebiet 42a, das die Elektroden 18 des Halbleitersubstrats 10 berührt, dicker ausgebildet ist als das Gebiet 42b, das die ersten Polysiliziummuster 32 berührt.
  • Da das Gebiet 42a, das die Elektroden 18 des Halbleitersubstrats 10 berührt, dicker ausgebildet ist als das Gebiet 42b, das die ersten Polysilizium-Muster 32 berührt, kann Schaden am Substrat, wo die Elektroden 18 ausgebildet sind, während des Ätzprozesses zum Bilden des Control Gates (im Folgenden beschrieben) verhindert werden. Daher ist es möglich, eine durch einen Ätzschaden verursachte Erhöhung des Widerstands in den Elektroden 18 zu verhindern.
  • In einer bestimmten Ausführungsform kann der erste Oxidfilm 42 des Gebiets 42b, das das erste Polysilizium-Muster 32 berührt, bis zu einer Dicke von etwa 100 Å ausgebildet sein, und der erste Oxidfilm 42 des Gebiets, das die Elektrode 18 des Halbleitersubstrats 10 berührt, kann bis zu einer Dicke von etwa 250~300 Å ausgebildet sein.
  • Im Folgenden wird auf 6 Bezug genommen. Das zweite Polysilizium-Muster 60 kann auf dem Halbleitersubstrat 10 ausge bildet werden, auf dem das erste Polysilizium-Muster 32 und der dielektrische Film 40 ausgebildet sind. Das erste Polysilizium-Muster 32, der dielektrische Film 40 und das zweite Polysilizium-Muster 60 bilden ein Gate 80.
  • Gemäß einer Ausführungsform kann ein zweiter Polysilizium-Film auf dem Substrat 10 ausgebildet sein. Dann kann eine Mustermaske zum Ausbilden der zweiten Polysilizium-Muster 60 durch beispielsweise einen fotolithografischen Prozess bereitgestellt werden. Der zweite Polysilizium-Film kann geätzt werden, um die zweiten Polysilizium-Muster 60 zu bilden. In weiteren Ausführungsformen können der freigelegte dielektrische Film 40 und die freigelegten Gebiete der ersten Polysilizium-Muster 32 entfernt werden.
  • In dem Ätzprozess kann Schaden an den Elektroden 18 vermieden werden, da der erste Oxidfilm 42 des Gebiets 42a, das die Elektrode 18 des Halbleitersubstrats 10 berührt, dick ausgebildet ist.
  • Das zweite Polysilizium-Muster 60 kann als Control Gate verwendet werden, um Ladungen in den ersten Polysilizium-Mustern 32 anzuregen, die darunter gebildet sind, so dass das zweite Polysilizium-Muster 60 die Rolle übernimmt, eine Vorspannung zum Laden und Entladen anzulegen.
  • Im Folgenden wird auf 7 Bezug genommen. Das Control Gate (das zweite Polysilizium-Muster 60) kann als Wortleitung (WL) verwendet werden, und die Elektrode 18 kann als Bitleitung (BL) verwendet werden.
  • In einer weiteren Ausführungsform kann ein Abstandselement (nicht dargestellt) auf einer Seitenwand von Gate 80 ausge bildet sein und ein Zwischenschicht-Isolationsfilm (nicht dargestellt) kann auf dem Halbleitersubstrat 10 ausgebildet sein, auf dem das Gate 80 und das Abstandselement ausgebildet sind. Ein Kontakt (siehe Bezugszeichen 70 von 8), der mit jeder Elektrode 18 verbunden ist, kann durch den Zwischenschicht-Isolationsfilm ausgebildet sein.
  • Zu diesem Zeitpunkt kann ein Kontakt für jede Elektrode 18 ausgebildet sein, die als Bitleitung verwendet wird.
  • 8 bis 11 sind Ansichten zur Erläuterung der Arbeitsweise eines NOR-Flash-Speicherbauteils gemäß einer Ausführungsform.
  • 8 ist eine schematische Draufsicht des NOR-Flash-Speicherbauteils, das gemäß einer Ausführungsform angeordnet ist, und 9 ist eine Ansicht zur Erläuterung eines Programmiervorgangs.
  • Wie in 8 gezeigt, ist das NOR-Flash-Speicherbauteil so ausgebildet, dass die Elektrode 18 und das zweite Polysilizium-Muster 60, das als Control Gate dient, als sich überschneidende Reihen angeordnet sind.
  • Ein Kontakt 70 kann bei jeder Elektrode 18 an einem Endgebiet der Elektrodenleitung 18 auf einer Außenseite der zweiten Polysilizium-Muster-Reihen 60 ausgebildet sein.
  • Das Control Gate (zweites Polysilizium-Muster 60) kann als Wortleitung (WL) verwendet werden, und die Elektrode 18 kann als Bitleitung (BL) verwendet werden.
  • In dem NOR-Flash-Speicherbauteil sind gemäß einer Ausführungsform die BL0- und die BL3-Elektrode floatend, die BL1- Elektrode ist geerdet und an die BL2-Elektrode sind 5 V angelegt, um das C-Gebiet zu programmieren.
  • Die Elektroden WL0, WL2 und WL3 der Control Gates (zweite Polysilizium-Muster 60) sind geerdet, an die WL1-Elektrode sind 9 V angelegt und das P-Wannen-Gebiet 14 des Halbleiter-Substrats 10 ist geerdet.
  • Wie in 9 gezeigt, die einen Querschnitt einschließlich des C-Gebiets darstellt, werden Erde und 5 V an den Kanal des C-Gebiets angelegt (mit BL1 und BL2), um die heißen Ladungsträger zu generieren, und gleichzeitig werden 9 V an die WL1-Elektrode angelegt, so dass die heißen Ladungsträger aus dem Kanal des C-Gebiets in das Floating Gate (erstes Polysilizium-Muster 32) zur Programmierung injiziert werden.
  • Zu diesem Zeitpunkt tritt im A-Gebiet keine Programmierung auf, selbst wenn an die WLI-Elektrode eine Spannung von 9 V angelegt ist und der Kanal des A-Gebiets von BL1 geerdet ist, da BL0 nicht angeschlossen ist.
  • Darüber hinaus tritt keine Programmierung in dem B-Gebiet auf, selbst bei einer an den Kanal des B-Gebiets angelegten Spannung von 5 V und einer an die WL1-Elektrode angelegten Spannung von 9 V, da BL3 floatend ist.
  • Die Erde und die 5 V werden an den Kanal des D-Gebiets und des E-Gebiets angelegt und erzeugen die heißen Ladungsträger, aber die WL0- und die WL2-Elektroden sind geerdet, so dass für diese Gebiete kein Programmiervorgang durchgeführt wird.
  • 10 ist eine schematische Draufsicht des NOR-Flash-Speicherbauteils, das gemäß einer Ausführungsform angeordnet ist, und 11 ist eine Ansicht zur Erläuterung eines Löschvorgangs.
  • In dem NOR-Flash-Speicherbauteil gemäß einer Ausführungsform sind die BL0- und die BL3-Elektrode floatend, die BL1-Elektrode ist geerdet und an die BL2-Elektrode sind 9 V angelegt, um das programmierte C-Gebiet zu löschen.
  • Die Elektroden WL0, WL2 und WL3 der Control Gates sind geerdet, an die WL1-Elektrode sind –9 V angelegt und an das P-Wannen-Gebiet 14 des Halbleiter-Substrats 10 sind 9 V angelegt.
  • Wie in 11 gezeigt, sind Erde und 9 V an den Kanal des C-Kanals angelegt und gleichzeitig sind –9 V an die WL1-Elektrode angelegt, und 9 V sind an das P-Wannen-Gebiet 14 des Halbleitersubstrats 10 angelegt, um die Elektronen zu entladen, die in das Floating Gate während des Programmiervorgangs injiziert wurden. Das Entladen geschieht durch F-N-Tunneln.
  • Tabelle 1 zeigt die angelegte Spannung für Operationen des NOR-Flash-Speicherbauteils gemäß einer bestimmten Ausführungsform.
    Lesen Programmieren Löschen
    Control Gate 3,3–4,5 V 9 V –9 V
    Source Masse Masse Masse oder 9 V
    Drain 1 V 5 V Masse oder 9 V
    Substrat(P-Wanne) Masse Masse 9V
  • Die Elektrode 18 kann eine Source oder ein Drain je nach arbeitender Zelle sein. Daher stellen die in der Tabelle angegebenem Unterscheidungen von Source und Drain die bestimmte Bitleitung dar, die die Elektrode 18 für eine Zelle ist.
  • Wie oben beschrieben, da die als Bitleitung fungierende Elektrode sich unter Verwendung des Floating Gates selbst ausrichtet, sollten die Ausrichtung des Floating Gate und des aktiven Bereichs einander entsprechen.
  • Auch da die Elektroden durch Implantieren der Ionen mit Hilfe des Floating Gate als Maske gebildet werden, ist keine eigene Maske erforderlich. Darüber hinaus ist durch Bilden eines anfänglichen Oxidfilms für einen ONO-Films mit Hilfe eines thermischen Oxidationsprozesses kein eigener Wärmebehandlungsprozess nach der Innenimplantation erforderlich.
  • Weiterhin kann durch Bereitstellen von Kontakten nach Bit-Leitungen anstatt pro Zelle der Toleranzbereich im Prozess erhöht werden und die Integration der Zelle erhöht sich, wodurch es möglich wird, die Kompaktheit des Speicherbauteils zu implementieren.
  • Durch Nutzung der Struktur vom NOR-Typ kann ein Hochgeschwindigkeitsbetrieb implementiert werden, und durch die Bereitstellung einer verringerten Anzahl an Kontakten, wie bei einem Flash-Speicher des NAND-Typs, ist es möglich, den Vorteil eines Flash-Speichers sowohl vom NOR-Typ wie auch vom NAND-Typ zu erhalten.
  • Gemäß den Ausführungsformen ist der Oxidfilm des ONO-Films, der die Elektrodengebiete berührt, dicker ausgebildet als die Abschnitte des Oxidfilms, die andere Gebiete berühren, so dass die Elektrode geschützt ist, wenn bei der Ausbildung der Control Gates ein nachfolgender Ätzprozess durchgeführt wird. Daher ist es möglich, die Erhöhung des Widerstands der Bitleitung auf Grund eines Ätzschadens zu verhindern.
  • Gemäß einer Ausführungsform wird jede Zelle durch Elektroden getrennt, ohne dass es erforderlich ist, eine flache Graben-Isolation zwischen Zellen zu bilden, wodurch es möglich wird, die Größe der Zelle zu verringern und die Integration des Speicherbauteils zu erhöhen.
  • Jede Bezugnahme in dieser Beschreibung auf „die eine Ausführungsform", „eine Ausführungsform", „eine beispielhafte Ausführungsform", „eine bestimmte Ausführungsform" usw. bedeutet, dass ein bestimmtes Merkmal, eine Struktur oder eine Eigenschaft, die in Verbindung mit der Ausführungsform beschrieben wird, in mindestens einer Ausführungsform der Erfindung enthalten ist. Die Vorkommen solcher Ausdrücke an verschiedenen Stellen in der Beschreibung beziehen sich nicht notwendigerweise alle auf dieselbe Ausführungsform. Weiterhin, wenn ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft in Verbindung mit einer beliebigen Ausführungsform beschrieben wird, versteht es sich, dass es im Bereich eines Fachmanns liegt, das Merkmal, die Struktur oder die Eigenschaft in Verbindung mit anderen Ausführungsformen zu verwirklichen.
  • Obwohl in dieser Beschreibung Ausführungsformen beschrieben wurden, versteht es sich, dass viele andere Modifikationen und Ausführungsformen von Fachleuten erdacht werden können, die unter den Geist und in den Umfang der Grundsätze dieser Offenlegung fallen. Im Besonderen sind verschiedene Variationen und Modifikationen in den Komponententeilen und/oder Anordnungen der Kombination des Gegenstands im Umfang der Offenlegung, der Zeichnungen und der angehängten Ansprüche möglich. Zusätzlich zu den Variationen und Modifikationen in den Komponententeilen und/oder Anordnungen sind für Fachleute auch alternative Verwendungen offensichtlich.

Claims (20)

  1. Ein NOR-Flash-Speicherbauteil, aufweisend: ein Gate auf einem Halbleitersubstrat, wobei das Gate aufweist: erste Polysilizium-Muster, die voneinander durch einen bestimmten Zwischenraum beabstandet sind und Floating Gates bereitstellen, ein dielektrischer Film auf den ersten Polysilizium-Mustern, und ein zweites Polysilizium-Muster, das über den ersten Polysilizium-Mustern und auf dem dielektrischen Film ausgerichtet ist und ein Control Gate für die Floating Gates bildet; eine Vielzahl an Elektroden in einer Reihenform, wobei jede Elektrode in dem Halbleitersubstrat an dem Zwischenraum zwischen den benachbarten ersten Polysilizium-Mustern vorgesehen ist; und Kontakte für die Vielzahl an Elektroden, wobei die Kontakte an einem Endgebiet bei jeder Elektrode vorgesehen sind.
  2. Das NOR-Flash-Speicherbauteil gemäß Anspruch 1, wobei das zweite Polysilizium-Muster eine Wortleitung bildet.
  3. Das NOR-Flash-Speicherbauteil gemäß einem der Ansprüche 1 bis 2, wobei jede aus der Vielzahl an Elektroden eine Bitleitung bildet.
  4. Das NOR-Flash-Speicher-Bauteil gemäß einem der Ansprüche 1 bis 3, wobei der dielektrische Film einen Oxid-Nitrid-Oxid (ONO)-Film umfasst, der aus einem Stapel mit einem ersten Oxidfilm, einen Nitridfilm und einem zweiten Oxidfilm gestaltet ist.
  5. Das NOR-Flash-Speicherbauteil gemäß Anspruch 4, wobei ein Abschnitt des ersten Oxidfilms, der die Vielzahl der Elektroden berührt, dicker ist als ein Abschnitt des ersten Oxidfilms, der die ersten Polysilizium-Muster berührt.
  6. Das NOR-Flash-Speicherbauteil gemäß einem der Ansprüche 4 bis 5, wobei der Abschnitt des ersten Oxidfilms, der die Vielzahl der Elektroden berührt, eine Dicke von etwa 250~300 Å aufweist.
  7. Das NOR-Flash-Speicherbauteil gemäß einem der Ansprüche 1 bis 6, wobei die Vielzahl der Elektroden in einem das zweite Polysilizium-Muster überschneidende Muster so ausgebildet sind, dass jede Elektrode sich in einer Richtung senkrecht zur Längsachse des zweiten Polysilizium-Musters erstreckt.
  8. Das NOR-Flash-Speicherbauteil gemäß einem der Ansprüche 1 bis 7, wobei die Vielzahl der Elektroden zwischen den benachbarten ersten Polysilizium-Mustern selbst-ausgerichtet sind.
  9. Das NOR-Flash-Speicherbauteil gemäß einem der Ansprüche 1 bis 8, wobei die Vielzahl der Elektroden durch Implantation von Ionen in Gebiete des Halbleitersubstrats gebildet werden.
  10. Ein Verfahren zum Herstellen eines NOR-Flash-Speicherbauteils, aufweisend: Ausbilden eines Tunneloxidfilms auf einem Halbleitersubstrat; Ausbilden erster Polysilizium-Muster auf dem Tunneloxidfilm; Ausbilden von Elektroden in Reihenform im Halbleitersubstrat zwischen benachbarten ersten Polysilizium-Mustern; Ausbilden eines dielektrischen Films auf den ersten Polysilizium-Mustern; Ausbilden eines zweiten Polysilizium-Musters auf dem dielektrischen Film, wobei das zweite Polysilizium-Muster in einer Richtung ausgerichtet ist, die senkrecht zur Längsachse der Elektroden ist; und Ausbilden eines Kontakts auf jeder Elektrode.
  11. Das Verfahren gemäß Anspruch 10, wobei das Ausbilden der Elektroden in dem Halbleitersubstrat zwischen den benachbarten ersten Polysilizium-Mustern das Durchführen eines Ionenimplantationsprozesses unter Verwendung der ersten Polysilizium-Muster als eine Maske umfasst.
  12. Das Verfahren gemäß einem der Ansprüche 10 bis 11, wobei das Ausbilden des dielektrischen Films das Ausbilden eines Oxid-Nitrid-Oxid(ONO)-Films umfasst, indem ein erster Oxidfilm gebildet, ein Nitridfilm gebildet und ein zweiter Oxidfilm gebildet wird.
  13. Das Verfahren gemäß Anspruch 12, wobei das Ausbilden des ersten Oxidfilms das Durchführen eines thermischen Oxidationsprozesses umfasst.
  14. Das Verfahren gemäß Anspruch 12, wobei das Ausbilden der Elektroden im Halbleitersubstrat zwischen den benachbarten ersten Polysilizium-Mustern aufweist: Durchführen eines Ionenimplantationsprozesses unter Verwendung der ersten Polysilizium-Muster als Maske; und Aktivieren der implantierten Ionen während des thermischen Oxidationsprozesses zum Ausbilden des ersten Oxidfilms.
  15. Das Verfahren gemäß einem der Ansprüche 12 bis 14, wobei das Ausbilden des ersten Oxidfilms das Ausbilden eines Gebiets des ersten Oxidfilms, das die Elektroden berührt, dicker als ein Gebiet des ersten Oxidfilms, das das erste Polysilizium-Muster berührt, umfasst.
  16. Das Verfahren gemäß Anspruch 15, wobei der erste Oxidfilm des Gebiets, das die Elektroden berührt, in einer Dicke von etwa 250~300 Å ausgebildet ist.
  17. Das Verfahren gemäß Anspruch 15, wobei die Ausbildung des zweiten Polysilizium-Musters aufweist: Ausbilden einer zweiten Polysilizium-Schicht auf dem Halbleitersubstrat, auf dem das erste Polysilizium-Muster und der dielektrische Film ausgebildet sind, und Musterbildung bei der zweiten Polysilizium-Schicht durch Ausführen eines Ätzprozesses auf der zweiten Polysiliziumschicht bis Gebiete des Dielektrikums freigelegt sind, wobei das Verfahren weiterhin aufweist: Ätzen der freigelegten Gebiete des Dielektrikums bis Gebiete der ersten Polysilizium-Muster freigelegt sind; und Ätzen der freigelegten Gebiete der ersten Polysilizium-Muster, wobei der dick ausgebildete erste Oxidfilm die Elektroden vor Beschädigung schützt, wenn die freigelegten Gebiete der ersten Polysilizium-Muster geätzt werden.
  18. Das Verfahren gemäß einem der Ansprüche 12 bis 17, wobei das Ausbilden des Nitridfilms das Ausführen eines chemischen Aufdampfprozesses mit geringem Druck (LPCVD, Low Pressure Chemical Vapor Deposition) umfasst; und das Ausbilden des zweiten Oxidfilms das Durchführen eines chemischen Aufdampfungsprozesses (CVD, Chemical Vapor Deposition) umfasst.
  19. Das Verfahren gemäß einem der Ansprüche 10 bis 18, wobei das Ausbilden der Elektroden aufweist: Implantieren von Arsenionen in dem Substrat mit einer Dosierung von 1 × 1015~5 × 1015 Atomen/cm2 und einer Energie von etwa 20~40 KeV mit Hilfe der ersten Polysilizium-Muster als einer Maske.
  20. Das Verfahren gemäß einem der Ansprüche 10 bis 19, wobei die Elektroden durch ein Selbstausrichtungsverfahren gebildet werden, das die ersten Polysilizium-Muster verwendet, so dass eine Überlappausrichtung mit dem ersten Polysilizium-Muster erreicht wird.
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