TW200908240A - NOR flash memory device and method for fabricating the same - Google Patents

Description

200908240 九、發明說明： 【發明所屬之技術領域】 本發明係關於-種半導體裝置，特別是關於— 閃記憶體及其製造方法。 此厌 【先前技術】 非揮發性記憶體具有甚至當切斷電源時不丢失儲存的資料之 優點。結果，非揮發性記憶體通相以儲存—些系統中的資 這些系統例如個人電腦⑽基本輸人/輪㈣統（邮s、 頂盒、打印機以及網路伺關。近來，非揮發性 於 位照相機及蜂料餘巾。 ^被用於數 -個通常的轉發性記㈣係為電子 f^FFPROlvn剂ϋ日日 课除長式化唯讀記憶

=_M)型快閃記憶體裝置，R 或扇區單元中的資料。在如此之— π抹糾塊 間，從4㈣發㈣⑽道熱電子肋積;化作業期 子，由此可增加-單元電晶體的間值轉。A '子置閑機中的電 在-抹除作業期間，快閃記憶體裝置在 閘極之間產生一古雷颅ro '、極、基板與浮置 此可射在浮置閘極中積聚的電子，由 降低此單7L電晶體的閾值電壓。 隨著高整合度的發展，需要減少單元的尺寸。 製造過程中難以佯试邊阳_ , 一而’由於在 枉甲雞乂保证邊限，因此難以完成尺寸 【發明内容】 運步減小。 200908240 本發明之實_在於提供-_贿,_記紐及 方 法。 ' '本發明之-實施例之NOR型_記憶體包含有：—形成於 -半導體基板上之·，此雜具有排列為—行的複數個第一多 晶石夕圖案，-第-多晶欄案上的介電膜，以及—第二多晶石夕圖 案’第二多晶卿成於介電膜之上且配設於第—多晶石夕圖案 上方。複數個電極以成行的形式配設於半導體基板中相鄰的第一 多晶石夕圖案之間。傭健繼，係配設於各t極之—終端區域。 -種NOR型'_記賴之製造方法包含町步驟：形成一 溝道氧化膜於-半導體基板上；形成複數個第一多晶石夕圖宰於此 溝道氧化膜上；透過使用第一多晶石夕圖案作為-光罩執行一離子 注入過程’在半導體基板中相鄰的第一多晶石夕圖案之間形成複數 個電極；形成—介電膜及—第：多晶㈣案於形成有溝道氧化膜 及弟-多晶糊案的半導體基板上；以及形成接觸體於各個電極 之終端。 【實施方式】 以下’將結合圖式部份描述本發明之實施例之- N0R型快問 記憶體及其製造方法。 、 當在此使用夕上”岑"卜古/，沾 / 射曰作層、區域、圖案 I柄’可以理解的是該層、區域、圖案或結構能夠直接位於 另一層或結構上’或者可具有插人層、區域、圖案或結構。當當 200908240 在此使用下或下方的詞語係指作層、區域、圖案或結構 時，可以理解的是該層、區域、圖案或結構能夠直接位於另一層 或結構之下，或者可具有插入層、區域、圖案或結構下。 在圖式中，為了描述方便及簡潔，各個層之厚度及尺寸可被 放大或不例性地表示或可以被省略。而且，各個元件之尺寸不一 定按照比例繪製。 NOR型快閃兄憶體可提供一外部地址總線，用以具有隨機 存取能力的讀取作業。此外，單元與複數個位線相平行連接，這 些位線允許單元可分職職及程式化。N〇R麵閃記憶體的抹 除及寫入作業可以扇區對扇區為基礎進行。 「第6圖」係為本發明之_實施例iN〇R型快閃記憶體之橫 截面圖，並且「第7圖」係為本發明之一實施例之NOR型快閃記 憶體之透視圖。 月二閱弟6圖」及「第7圖」’本發明之一實施例之n〇r 型快閃記,隨包含有—問極，酿8G形成於-半導體基板1〇 上且由複數個第-多晶石夕圖t32、一介電膜4〇以及一第二多晶砍 圖案6〇組成’複數個電極18，排成—行的電極Μ係在半導體基 板10中形成於相鄰的第一多晶石夕圖案32之間；以及複數個接觸 體（如「第8 11」標號7G所示），接觸體形成於各個電極18上。 如第5b圖」所示，介電膜40可由一氧化物一氮化物—氧 化物（ΟΝΟ)膜形成’此⑽Q膜係由—第—氧化膜42、一氮化 200908240 膜44以及-第二氧化膜46堆疊形成。第一氧化膜42彳配設為致 使第一氧倾42解導體基板1G的雜18祕觸之_相比較 於第-氧倾42與第-多晶翔案32相躺_域更厚。 根據本發明之實補，電極18可與第二^㈣案6〇形成 相父叉之圖案。舉例而言，第二多晶㈣案6()可在與電極以之 縱軸相垂直的方向上形成。 以下將結合「第i圖」至「第7圖」描述一 N〇R型快閃記憶 體之製造方法。 首先凊參閱「第1圖」…N腾12及―p麵14可形成於 -半導體基板10中。儘㈣未示，半導體基板1G可包含有複數 個外延層。 N型味可麵在高紐下向半導縣板10性人例如坤(As) 或填（p)離子形成’並且p谢可透過在低濃度下向半導體基板 10中注入例如硼（B)離子形成。 请芩閱「第2圖」’一溝道氧化膜20及一第一多晶矽膜3〇可 形成於半導體基板10上。 當程式化（熱載子注入）或抹除⑽隨穿）時，使用溝道氧 化膜20。狀，在本發明之—些實施例中，透過—濕式氧化過程 可形成高質量的的氧化膜。 晴參閱「第3圖」，第一多晶石夕膜3〇能夠形成圖案用以形成 以預设之間隔彼此相分離的第一多晶矽圖案32。 200908240 第一多晶石夕圖案32可用作一浮置閉極。 同時，透過減少第-多晶石夕圖案32之間的間隔可軸合率。 ^常規綱記憶體中，在浮馳之間形鼓接觸體，以 使得而要械k些#置腿之間接觸體的設計餘量。 然而，根據本發明之實關，由於源極/汲L域的電極形 成於半導體基板中，ϋ此可能減少t規接觸餘量。 因此，透過減少第-多晶石夕圖案32之間的間隔可實現一高整 合度的快閃記憶體裝置。 請參閱「第4圖」，可在半導體基板10之上形成有-第—多 晶石夕圖案32之位置執行—離子注人過程，用以形成離子注入層圖 案16。 在本發明之-實_巾，該軒注人财可使用第一多晶石夕 圖案32作為—鮮，透過在讀5至5·5原子/平方公分

Ut〇mS/Cm2)的濃度且能量為大⑽至4〇 KeV的條件下注入石申 (As)離子執行。 ,由於離子〉主入過程透過使用第一多晶石夕圖案^之線路作為一 光罩執行’ g此離子注人層圖案16可透過自對準方法而 一光罩形成。 離子/主入層圖案16透過一熱處理過程被激活’以使得離子注 入層圖案16可用作電極（如「第5a圖」中之標號以所示）。 請參閱「第5a圖」及「第北圖」，_介電膜4〇可形成於具 200908240 有第一多晶矽圖案32的半導體基板10之上。 介電膜40能夠由一氧化物一氮化物—氧化物（ΟΝΟ)膜形 成’此ΟΝΟ膜係由一第一氧化膜42、一氮化膜44以及一第二氧 化膜46堆疊形成。 介電膜40執行絕緣頂部與底部多晶矽圖案之作用。 舉例而言，第一氧化膜42能夠透過一熱氧化過程形成。舉例 而言，氮化膜44可透過低壓化學氣相沉積（Lp_CVD)過程形成。 舉例而言，第一氧化膜42可由一通過化學氣相沉積（CVD)過程 的高溫氧化物（HT0)形成。 在形成第一氧化膜42的熱氧化過程中，可激發離子注入層圖 案16的擴散現象，用以形成複數個電極18。 因此，電極18可使用第一多晶石夕圖案32的自對準方法形成。 因此’不需要朗作浮置閘極的第—多晶侧案3 2相-致的覆蓋 層。 而且在形成離子注人層職16之後，離子注人層圖案Μ 可透過用以形成第-氧化膜42的熱氧化過程被激發，而不需要一 獨立熱處理過程進行激發。 而且’請參閱「第5b圖」，當執行用以形成第—氧化膜42的 二乳化過糾’絲化速度在形成離子注人層随Μ的區域更 於—吏仏、半導體基板10的電極18相接觸的區域42a相比較 於4 —多晶石夕圖案32相接觸的區域伽更厚。 10 200908240 因基板10之電極18相接_域必相比較於 與弟？肩㈣相她他域必更厚 的基板。因此’可能防止由於_破壞引起的電極18的電阻之增 加0 在本個之-具體實施晰，與第4則目接觸的 之第一氧化膜42可形成為大約100埃（A)之厚度且愈 :導體基板1峨健相接編㈣—氧傾*為 大約250至300埃（A)之厚度。 ,請參閱「第6圖」，第二多晶石夕圖案6〇可形成於形成有第一 夕祕==及介賴4G的半導體基板iq上。第—多晶石夕圖案 2、"電膜4G以及第二多晶卵案⑼組成—開極8〇。 板頻爾於半導體基 ^上。減，i简第：恤鳩6㈣職光罩可通 侧如一光刻過程形成。第二多晶销可被侧用以形成第二多 晶石夕圖案60。在本發明之另 4〇及第-多晶石夕圖案32之暴露的也區域。’销去除暴露的介電膜 在_過程中，因為與半導體基板1〇的電極Μ相接觸之區 ^之第—氧化膜42的厚度形成為較厚，因此可防止破壞電極 用以激發下方的第一 第二多晶石夕圖案6 0可用作一控制閘極， 11 200908240 多晶石夕圖案32中之電荷’以使得第二多晶石夕圖案的執行對 及放電施加偏壓之功能。 电 請參閱「第7圖」，控制閉極（第二多晶石夕圖案6〇)可用作— 字線（W—WL)且電極18可用作一位線㈤㈣，豇）。 在本發明之再一實施例中’-間隔物(圖未示)可形成於門 極8〇之侧壁上，並且一夾層絕緣膜（圖未示）可形成於形成有; 極80及該間隔物的半導體基板1〇上。與各個電極18相連接之接 觸體（如「第8圖」所示之標號7G)可通過閘極絕緣膜形成。 同牯，接觸體可為用作位線的各個電極π形成。 第8圖」至「第η圖」係為本發明之一實施例之⑽&型 快閃記憶體之作業示意圖。 第8圖」係為本發明之一實施例之術尺型快閃記憶體之平 面圖’並'0'「第9圖」係為本發明之-實施例之NQR型快閃記憶 體之程式化作業之示意圖。 β月參閱第8圖」，形成術反型快閃記憶體，以使得電極18 與用作控制閘極的第二多晶案6Q排列為交叉線。 接觸體70可形成於弟二多晶石夕圖案之外侧的電極π線 的一終端區域的各個電極18上。 控制閘極（第二多晶石夕圖案60)可用作-字線（WL)且電極 18可用作一位線（BL)。 本發明之-實施例之觸㈣快閃記憶體之巾，為了程式化c 12 200908240 接地，並且電極BL2 區域，電極BL0及BL3砒、沒® _ 久u被1子置，電極BL1 施加5伏之電壓。 控制閘極（第二多晶石夕圖安 7圖案60)的電極WL0、WL2及WL3 接地’電極被施加q彳φ 伏特之電壓，並且半導體基板1〇的p 型阱14接地。 第9圖」係為C區域之橫截關。如「第9圖」所示，地 面電壓及5伏特電壓施加至c區域（使用犯及關之溝道中， 、產生,、’、載子且同¥9伏特電壓施加至電極肌卜以使得從^ 區域溝道發射出之熱載子注人至用雜式化的浮置閘極（第一多 晶矽圖案32)。 同夺口為BL0被'/于置，因此甚至在9伏特電壓施加至電極 WU且地面電壓從BU施加至A區域之溝道時，a區域不發生程 式化。 此外’由於BL3被浮置，因此甚至在5伏特電壓施加^區 域之溝道且9伏特碰施加至雜術時，B區域林生程式化。 地面電壓及5伏特賴施加至產生熱載子的D _及£區域 之溝道’但是電極肌〇及體接地，因此在這些區域不執行程 式化作業。 第10圖」係為本發明之一實施例之NOR型快閃記憶體之 平面圖，並且「第Η圖」係為解釋一抹除過程之示意圖。 在本發明之一實施例之N0R型快閃記憶體中，為了抹除已程 13 200908240 式化的c區域1極BL〇及犯被浮置，電極阳接地，並且 電極BL2被施加9伏特的電壓。 控制閘極的電極WL〇、肌2及和接地，電極術施加負 9伏特之「電壓’並且铸體基板1〇的p獅14施加$伏特的電麼。 如「第11圖」所示，地面電壓及9伏特電壓施加至C區域的 溝道中’並且同時貞9伏特的電壓施加至電極犯且9伏特的電 壓施加至半導體基板1G之p _ 14，用以在程式化作業期間發射 庄入於該浮置閘極中的電子。此放電過程通過隨穿產生。 表1係為本發明之一具體實施例2N〇R型快閃記憶體作業過 程中施加之電壓的表格。

源極 接地

接地 接地或9 V

根據作業單元，電極18可為—源極或—汲極。因此，表中源 極及汲極的差別表示—單喊電極18的具體位線。 如上所述，®為位線的電極制浮置閘極的自對準方法，因 此浮置閘極與活㈣域的排職該相一致。 而且，由於電極使用浮置閘極作為一光罩透過離子注入形 成’因此不需要-單獨的光罩。此外，使用—熱氧化過程透過形 成- NON朗最初氧蝴，同樣在離子注人以後不需要一單獨的 14 200908240 熱處理過程 進一步而言’透過根據錢而储向每 致密度。 範圍且增加單元的整合度，使得可能實現::體的 透過姻腿韻結魏騎現高速儲，獻如㈣娜 m憶體-樣透過減少接聰之數目，可能具有n⑽型及 NAND型快閃記憶體兩者之優點。 «本發狀實_，與電_軸綱之恥⑽之 形成為比與其他區域補觸之氧域更厚，贿得當在形成控制 閘極期間執行-隨後_刻過程時可保護電極。因此，可能防止 由於敍刻損壞而產生的位線電阻之增加。 根據本發明之一實施例，久個置-j. _ 一 ]各個早凡透過電極隔離而不需要在 ===淺溝道絕緣’使得可能減少單元之尺寸且增加記憶 本說明書所提及V -實施例y示例性實施例,,、"具體 實施例〃等表示與本實施例相關之具體的特徵、結構或特性包含 於本發明之至少—實施例中。在本說明書中不同位置出現的此種 ^吾並不-絲示同—實施例。而且，當—具體的特徵、結構或 、士十生描述為與任何實施例相關時’本領域之技術人員應當意識到 攻些特徵、結構或雜可與其他實施例相關。 雖然本發明之實關財繼之實施觸露如上，然而本領 15 200908240 域一技術人員應§意識到在*脫離本發明所附之中請專利範圍所 揭示之本發明之精神和範_情況下，所作之更動與潤飾，均屬 本發明之專利_朗之内。_是可在本_書、圖式部份及 所附之巾請專纖圍巾進行構成部份與/或組合方式的不同變化 及修改。除了構成部份與/或組合方式的變化及修改外，本領域 之技術人員也應當意識職成部份與/或組合方式的交替使用。 【圖式簡單說明】 第1圖至第6圖係為本發明之一實施例之NOR型快閃記憶體 之橫截面圖； 第7圖係為本發明之一實施例之NOR型快閃記憶體之透視 圖； 第8圖至第11圖係為本發明之一實施例之NOR型快閃記憶 體之作業之示意圖。 【主要元件符號說明】 1〇 半導體基板 12 N型阱 14 P型阱 16 離子注入層圖案 18 電極 20 溝道氧化膜 30 第一多晶矽膜 16 200908240 32 第一多晶矽圖案 40 介電膜 42 第一氧化膜 42a、42b 第一氧化膜之區域 44 氮化膜 46 第二氧化膜 50 集極 60 第二多晶矽圖案 70 接觸體 80 閘極 BLO、BU、BL2、BL3 電極 WLO、WLl、WL2、WL3控制閘極之電極

Claims (1)

1. 200908240 十、申請專利範圍： 1. 一種NOR型快閃記憶體，係包含有： 一半導體基板上的閘極，該閘極包含有： 預設間隔相分離且該 複數個第一多晶矽圖案，係以一 等第一多晶石夕圖案係為浮置閘極， 一介電膜，係形成於該等第—多晶棚案上，以及 -第二多晶·案’係配設於辦第—多晶卵案上 方與該介電膜之上，並且該第二多晶卯細作—該等浮 置閘極的控制閘極； 複數個電極，係配設為行形式，其中各個該等電極以一定 之間隔配設於該半導體基板中相鄰的該等第—多晶卵案之 間；以及 複數個該等電極之觸體，該等_體配設於各個該等電 極之一終端區域。 200908240 =極相接_該第—氧化膜之—部份相比較於與該等第— 多晶矽圖案相接觸的該第一氧化膜之—部份更厚。 ^申請專概圍第5顿述之NOR型_記憶體，其中與該 等電極相接觸的該第一氧化膜之部份具有大約25〇至3〇〇、埃 (A)之厚度。 、 7_如申請專利範圍第1項所述之N0R型快閃記憶體，其中該等 電極與該第二多晶石夕圖案形成為一交又圖案，以使得各個電極 在與該第二多晶石夕圖案之縱韩相垂直方向上延伸。 8.如申请專利範圍第i項所述之奶尺型快閃記憶體，其中該等 電極在相鄰的該等第一多晶石夕圖案之間自對準。 人' 9·如申請專利範圍第1項所述之NOR型快閃記憶體，其中該等 電極透過將離子注人於該半導體基板中之區域中形成。 10.-種NOR型快閃記憶體之製造方法，係包含以下步驟： 形成一溝道氧化膜於一半導體基板上； 形成複數個第一多晶矽圖案於該溝道氧化膜上； 形成複數個電極，該等電極在該半導縣板巾相鄰的該等 第一多晶矽圖案之間排成一行； 幵>成一介電膜於該等第—多晶石夕圖案上； 形成-第二多晶石夕圖案於該介電膜上，該第二多晶石夕圖案 在與該等电極之該等縱軸相垂直之方向上排列，·以及 形成一接觸體於個各個電極上。 19 200908240 11.如申請專補_ Η)獅叙NQR顯啦韻之製造方 法，其中在該半導體基板上之相鄰的該等第—多晶石夕圖案之間 形成該等電極包含朗該等第—多轉_作為-光罩執行 一離子注入過程。 12. 如申料娜_ 1G顧叙NQR型蝴記㈣之製造方 法’其中形成該介電難含形成—氧化物—氮化物—氧化物 (ΟΝΟ)膜’形成該氧化物—氮化物—氧化物（〇⑹）膜包含 形成-第-氧化膜，形成—氮化膜以及形成—第二氧化膜。 13. 如申請專利翻f 12撕叙職独閃記㈣之製造方 法’其中形成該第-氧化膜包含執行一熱氧化過程。 14. 如申請專繼，12酬叙肋R麵閃記之製造方 法，其中在該半導體基板上之相鄰的該等第一多晶石夕圖案之間 形成該等電極包含： 使用該等第-多晶㈣案作為一光罩執行—離子注入過 程；以及 在用以形成該氧化膜的該熱減财帽活該等注 入的離子。 15. 如申請專利範圍第12項所述2N〇R型快閃記憶體之製造方 法，其中形成該第一氧化膜包含，形成與該等電極相接觸的該 第一氧化膜之一區域相比較於與該第一多晶矽圖案相接觸之 該第一氧化膜之一區域更厚。 20 200908240 16·如申請專·圍第15顿述之職型網記憶體之製造方 法’其中與該等電極相接觸之區域之該第一氧化膜 = 至300埃（Α)之厚度。 為 17.如申請糊翻第15顿述之N〇R型快閃記㈣之製造方 法’其中形成該第二多晶石夕圖案包含：形成—第二多晶石夕層於 形成有該等第—多祕随及齡親_半導體基板上，ρ 及透過在該第二多轉層上執行—侧過程直到暴露該介電 膜之區域，用以形成該第二多晶石夕層之圖案，該n〇r型 έ己憶體之製造方法更包含： 蝕刻該介電膜之該等暴露之區域直到暴露該等第—夕曰 矽圖案之區域；以及 蝕刻該等第一多晶矽圖案之該等暴露的部份，其中當蝕刻 該等第-多晶石夕圖案之該等暴露的區域時，形成為較厚的該第 一氧化膜防止損壞該等電極。 18.如申請專纖圍第12項崎之丽型㈣記紐之製造方 法，其中形成該氮化膜包含執行一低壓化學氣相沉積(咖則 過程，並縣成該第二氧化膜包含執行—化學氣相沉積（ 過程。 19.如申請專利範圍第1〇項所述2N〇R型快閃記憶體之製造方 法’其中形成該等電極包含使用該等第一多晶石夕圖案作為—光 罩在1x10至5><1〇原子/平方公分（at〇邮/咖2)的濃度 21 200908240 且能量為20至40 KeV的條件下向該半導體基板中注入砷(As ) 離子。 20.如申請專利範圍第10項所述之NOR型快閃記憶體之製造方 法，其中該等電極透過使用該等第一多晶矽圖案執行一自對準 方法形成，以使得不需要與該第一多晶矽圖案相一致的覆蓋 層0 22