JP2003209194A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 半導体装置及びその製造方法を提供する。
【解決手段】 この半導体装置は半導体基板の所定領域
に形成されてセル活性領域、抵抗体活性領域及びマスク
ＲＯＭ活性領域を限定する素子分離膜及びこれら活性領
域に各々形成される浮遊接合領域、抵抗接合領域及びチ
ャンネル接合領域を含む。この際、浮遊接合領域、抵抗
接合領域及びチャンネル接合領域は同一な深さであるこ
とを特徴とする。又、抵抗体活性領域、チャンネル接合
領域及びセル活性領域の上部にはカバーリングゲート、
マスクＲＯＭゲート及びメモリゲートと選択ゲートが横
切って配置される。
に形成されてセル活性領域、抵抗体活性領域及びマスク
ＲＯＭ活性領域を限定する素子分離膜及びこれら活性領
域に各々形成される浮遊接合領域、抵抗接合領域及びチ
ャンネル接合領域を含む。この際、浮遊接合領域、抵抗
接合領域及びチャンネル接合領域は同一な深さであるこ
とを特徴とする。又、抵抗体活性領域、チャンネル接合
領域及びセル活性領域の上部にはカバーリングゲート、
マスクＲＯＭゲート及びメモリゲートと選択ゲートが横
切って配置される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関するものであり、特に不揮発性メモリトラ
ンジスタ（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｔ
ｒａｎｓｉｓｔｏｒ）、抵抗体（ｒｅｓｉｓｔｏｒ）及
びマスクＲＯＭ（ｍａｓｋ ＲＯＭ，ＭＲＯＭ）を共に
備える半導体装置及びその製造方法に関するものであ
る。
製造方法に関するものであり、特に不揮発性メモリトラ
ンジスタ（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｔ
ｒａｎｓｉｓｔｏｒ）、抵抗体（ｒｅｓｉｓｔｏｒ）及
びマスクＲＯＭ（ｍａｓｋ ＲＯＭ，ＭＲＯＭ）を共に
備える半導体装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】身分証、信用カード及び電子貨幣等のよ
うに、多くの機能を一枚のカードに入れることができる
スマートカード（ｓｍａｒｔ ｃａｒｄ）の使用が次第
に拡大されている。スマートカードは使用者情報及び去
来情報等を貯蔵する同時にその目的に合うプログラムを
内蔵している。これにより、スマートカードは情報の記
録／貯蔵のための不揮発性メモリトランジスタ及びプロ
グラム情報貯蔵のためのマスクＲＯＭを共に備える半導
体装置を含む。又、スマートカードに含まれた半導体装
置はその動作のための抵抗体を備える。
うに、多くの機能を一枚のカードに入れることができる
スマートカード（ｓｍａｒｔ ｃａｒｄ）の使用が次第
に拡大されている。スマートカードは使用者情報及び去
来情報等を貯蔵する同時にその目的に合うプログラムを
内蔵している。これにより、スマートカードは情報の記
録／貯蔵のための不揮発性メモリトランジスタ及びプロ
グラム情報貯蔵のためのマスクＲＯＭを共に備える半導
体装置を含む。又、スマートカードに含まれた半導体装
置はその動作のための抵抗体を備える。
【０００３】この際、スマートカードとして使用される
不揮発性メモリトランジスタは安定された情報貯蔵特性
を有するＦＬＯＴＯＸ（ｆｌｏａｔｉｎｇ ｇａｔｅ
ｔｕｎｎｅｌ ｏｘｉｄｅ）型ＥＥＰＲＯＭ（ｅｌｅｃ
ｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍ
ｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）であ
ることが望ましい。又、抵抗体は適切なサイズの抵抗値
を有するように、半導体基板に形成された接合領域を抵
抗として使用する接合領域抵抗体（ｊｕｎｃｔｉｏｎ
ｒｅｓｉｓｔｏｒ）であることが望ましい。一方、通常
的にマスクＲＯＭは“１”又は“０”の情報を貯蔵する
方法に空乏型ＭＯＳ電界効果トランジスタ（ｄｅｐｌｅ
ｔｉｏｎ ｍｏｄｅ ＭＯＳＦＥＴ）又はエンハンスメ
ント型ＭＯＳ電界効果トランジスタ（ｅｎｈａｎｃｅｍ
ｅｎｔ ｍｏｄｅ ＭＯＳＦＥＴ）を使用する。
不揮発性メモリトランジスタは安定された情報貯蔵特性
を有するＦＬＯＴＯＸ（ｆｌｏａｔｉｎｇ ｇａｔｅ
ｔｕｎｎｅｌ ｏｘｉｄｅ）型ＥＥＰＲＯＭ（ｅｌｅｃ
ｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍ
ｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）であ
ることが望ましい。又、抵抗体は適切なサイズの抵抗値
を有するように、半導体基板に形成された接合領域を抵
抗として使用する接合領域抵抗体（ｊｕｎｃｔｉｏｎ
ｒｅｓｉｓｔｏｒ）であることが望ましい。一方、通常
的にマスクＲＯＭは“１”又は“０”の情報を貯蔵する
方法に空乏型ＭＯＳ電界効果トランジスタ（ｄｅｐｌｅ
ｔｉｏｎ ｍｏｄｅ ＭＯＳＦＥＴ）又はエンハンスメ
ント型ＭＯＳ電界効果トランジスタ（ｅｎｈａｎｃｅｍ
ｅｎｔ ｍｏｄｅ ＭＯＳＦＥＴ）を使用する。
【０００４】図１は一般的なＦＬＯＴＯＸ型ＥＥＰＲＯ
Ｍを示す工程断面図である。
Ｍを示す工程断面図である。
【０００５】図１を参照すると、半導体基板１０の所定
領域に活性領域を限定する素子分離膜１５が配置され
る。活性領域上には、活性領域及び素子分離膜１５を横
切るメモリゲート５０及び選択ゲート５１が配置され
る。メモリゲート５０と選択ゲート５１及び活性領域の
間にはゲート酸化膜３０が介在される。活性領域及びメ
モリゲート５０の間には、ゲート酸化膜３０により囲ま
れたトンネル酸化膜３５が配置される。トンネル酸化膜
３５はゲート酸化膜３０より薄い厚さを有する。
領域に活性領域を限定する素子分離膜１５が配置され
る。活性領域上には、活性領域及び素子分離膜１５を横
切るメモリゲート５０及び選択ゲート５１が配置され
る。メモリゲート５０と選択ゲート５１及び活性領域の
間にはゲート酸化膜３０が介在される。活性領域及びメ
モリゲート５０の間には、ゲート酸化膜３０により囲ま
れたトンネル酸化膜３５が配置される。トンネル酸化膜
３５はゲート酸化膜３０より薄い厚さを有する。
【０００６】通常、メモリゲート５０及び選択ゲート５
１は互いに平行に配置される。メモリゲート５０は浮遊
ゲート４０、ゲート層間絶縁膜４１及び制御ゲート４２
から構成される。この際、浮遊ゲート４０はトンネル酸
化膜３５の上部面全体を覆う。又、選択ゲート５１は下
部選択ゲート４３、選択ゲート層間絶縁膜４４及び上部
選択ゲート４５から構成される。
１は互いに平行に配置される。メモリゲート５０は浮遊
ゲート４０、ゲート層間絶縁膜４１及び制御ゲート４２
から構成される。この際、浮遊ゲート４０はトンネル酸
化膜３５の上部面全体を覆う。又、選択ゲート５１は下
部選択ゲート４３、選択ゲート層間絶縁膜４４及び上部
選択ゲート４５から構成される。
【０００７】トンネル酸化膜３５の下部の活性領域には
半導体基板１０とは異なる導電型の不純物を含む浮遊接
合領域（ｆｌｏａｔｉｎｇ ｊｕｎｃｔｉｏｎ ｒｅｇ
ｉｏｎ）２０が配置される。浮遊接合領域２０はメモリ
ゲート５０及び選択ゲート５１の間の活性領域まで延び
る。選択ゲート５１及びメモリゲート５０の横側の活性
領域にはソース／ドレーン接合領域６０が配置される。
半導体基板１０とは異なる導電型の不純物を含む浮遊接
合領域（ｆｌｏａｔｉｎｇ ｊｕｎｃｔｉｏｎ ｒｅｇ
ｉｏｎ）２０が配置される。浮遊接合領域２０はメモリ
ゲート５０及び選択ゲート５１の間の活性領域まで延び
る。選択ゲート５１及びメモリゲート５０の横側の活性
領域にはソース／ドレーン接合領域６０が配置される。
【０００８】図２は一般的な半導体装置の抵抗体を示す
工程断面図である。
工程断面図である。
【０００９】図２を参照すると、半導体基板１０の所定
領域に活性領域を限定する素子分離膜１５が配置され、
活性領域上にはゲート酸化膜３０が配置される。活性領
域には半導体基板１０とは異なる導電型の不純物を含む
抵抗接合領域（ｒｅｓｉｓｔｉｖｅ ｊｕｎｃｔｉｏｎ
ｒｅｇｉｏｎ）７０が配置される。又、抵抗接合領域
７０の縁にはゲート酸化膜３０を貫通して抵抗接合領域
７０に接続する抵抗接続端子７５が配置される。
領域に活性領域を限定する素子分離膜１５が配置され、
活性領域上にはゲート酸化膜３０が配置される。活性領
域には半導体基板１０とは異なる導電型の不純物を含む
抵抗接合領域（ｒｅｓｉｓｔｉｖｅ ｊｕｎｃｔｉｏｎ
ｒｅｇｉｏｎ）７０が配置される。又、抵抗接合領域
７０の縁にはゲート酸化膜３０を貫通して抵抗接合領域
７０に接続する抵抗接続端子７５が配置される。
【００１０】抵抗接合領域７０が半導体装置で抵抗体と
して使用されるためには、抵抗接合領域７０の面抵抗値
（ｓｈｅｅｔ ｒｅｓｉｓｔａｎｃｅ）は５００乃至１
０００Ω／□の範囲であることが望ましい。一方、不純
物を含む多結晶シリコンのような導電性物質は大略１０
Ω／□の面抵抗値を有するので、これら用いる場合、過
度に長い抵抗パターンを形成しなければならない問題点
を有する。
して使用されるためには、抵抗接合領域７０の面抵抗値
（ｓｈｅｅｔ ｒｅｓｉｓｔａｎｃｅ）は５００乃至１
０００Ω／□の範囲であることが望ましい。一方、不純
物を含む多結晶シリコンのような導電性物質は大略１０
Ω／□の面抵抗値を有するので、これら用いる場合、過
度に長い抵抗パターンを形成しなければならない問題点
を有する。
【００１１】一方、抵抗接合領域７０の抵抗値はそこに
含まれた不純物濃度により決定される。従って、厳密な
抵抗値の維持のためには抵抗接合領域７０に注入される
不純物の量及び種類を調節するのが必要である。だが、
従来技術による場合、抵抗接合領域７０の上部にイオン
注入工程でマスク役割を果たすことができるゲートパタ
ーン等が形成されない。これにより、抵抗接合領域７０
は後続イオン注入工程に露出されることができ、その結
果、抵抗接合領域７０は意図した抵抗値を有することが
できない。
含まれた不純物濃度により決定される。従って、厳密な
抵抗値の維持のためには抵抗接合領域７０に注入される
不純物の量及び種類を調節するのが必要である。だが、
従来技術による場合、抵抗接合領域７０の上部にイオン
注入工程でマスク役割を果たすことができるゲートパタ
ーン等が形成されない。これにより、抵抗接合領域７０
は後続イオン注入工程に露出されることができ、その結
果、抵抗接合領域７０は意図した抵抗値を有することが
できない。
【００１２】図３は一般的なマスクＲＯＭトランジスタ
を示す工程断面図である。
を示す工程断面図である。
【００１３】図３を参照すると、半導体基板１０の所定
領域に活性領域を限定する素子分離膜が配置される。活
性領域上にはマスクＲＯＭゲート酸化膜３５が配置さ
れ、マスクＲＯＭゲート酸化膜３５上には活性領域及び
素子分離膜を横切るマスクＲＯＭゲートパターン４７が
配置される。マスクＲＯＭゲートパターン４７の間の活
性領域には、半導体基板１０とは異なる導電型の不純物
を含むマスクＲＯＭ接合領域（ＭＲＯＭ ｊｕｎｃｔｉ
ｏｎ ｒｅｇｉｏｎ）６２が配置される。マスクＲＯＭ
接合領域６２はマスクＲＯＭトランジスタのソース／ド
レーン役割を果たす。
領域に活性領域を限定する素子分離膜が配置される。活
性領域上にはマスクＲＯＭゲート酸化膜３５が配置さ
れ、マスクＲＯＭゲート酸化膜３５上には活性領域及び
素子分離膜を横切るマスクＲＯＭゲートパターン４７が
配置される。マスクＲＯＭゲートパターン４７の間の活
性領域には、半導体基板１０とは異なる導電型の不純物
を含むマスクＲＯＭ接合領域（ＭＲＯＭ ｊｕｎｃｔｉ
ｏｎ ｒｅｇｉｏｎ）６２が配置される。マスクＲＯＭ
接合領域６２はマスクＲＯＭトランジスタのソース／ド
レーン役割を果たす。
【００１４】マスクＲＯＭゲートパターン４７の下部の
活性領域には、マスクＲＯＭ接合領域６２に接するチャ
ンネル接合領域８０が配置されることもできる。空乏型
ＭＯＳＦＥＴはチャンネル接合領域８０を含むが、エン
ハンスメント型ＭＯＳＦＥＴはこれを含まない。この
際、チャンネル接合領域８０はマスクＲＯＭ接合領域６
２のような導電型の不純物を含む。これにより、空乏型
ＭＯＳＦＥＴはゲートバイアスが０Ｖである時、既にタ
ーンオン状態を有する。
活性領域には、マスクＲＯＭ接合領域６２に接するチャ
ンネル接合領域８０が配置されることもできる。空乏型
ＭＯＳＦＥＴはチャンネル接合領域８０を含むが、エン
ハンスメント型ＭＯＳＦＥＴはこれを含まない。この
際、チャンネル接合領域８０はマスクＲＯＭ接合領域６
２のような導電型の不純物を含む。これにより、空乏型
ＭＯＳＦＥＴはゲートバイアスが０Ｖである時、既にタ
ーンオン状態を有する。
【００１５】前述したように、スマートカード等の半導
体装置はＥＥＰＲＯＭ、抵抗体及びマスクＲＯＭを共に
備える。費用低減のためにはＥＥＰＲＯＭ、抵抗体及び
マスクＲＯＭを製造する工程を単純化することが必要で
ある。
体装置はＥＥＰＲＯＭ、抵抗体及びマスクＲＯＭを共に
備える。費用低減のためにはＥＥＰＲＯＭ、抵抗体及び
マスクＲＯＭを製造する工程を単純化することが必要で
ある。
【００１６】
【発明が解決しようとする課題】本発明の目的は不揮発
性メモリトランジスタ、抵抗体及びマスクＲＯＭを共に
備える半導体装置を提供することである。
性メモリトランジスタ、抵抗体及びマスクＲＯＭを共に
備える半導体装置を提供することである。
【００１７】本発明の又他の目的は不揮発性メモリトラ
ンジスタ、抵抗体及びマスクＲＯＭを共に形成する半導
体装置の製造方法を提供することである。
ンジスタ、抵抗体及びマスクＲＯＭを共に形成する半導
体装置の製造方法を提供することである。
【００１８】
【課題を解決するための手段】前述した目的を達成する
ために、本発明はカバーリングゲートが配置された抵抗
体及び浮遊接合領域と同一な深さを有する抵抗接合領域
とチャンネル接合領域とを含む半導体装置を提供する。
この半導体装置は半導体基板の所定領域に形成されてセ
ル活性領域、抵抗体活性領域及びマスクＲＯＭ活性領域
を限定する素子分離膜、セル活性領域、抵抗体活性領域
及びマスクＲＯＭ活性領域に各々形成される浮遊接合領
域、抵抗接合領域及びチャンネル接合領域を含む。この
際、浮遊接合領域、抵抗接合領域及びチャンネル接合領
域は同一な深さであることを特徴とする。又、抵抗体活
性領域、チャンネル接合領域及びセル活性領域の上部に
はカバーリングゲート、マスクＲＯＭゲート及びメモリ
ゲートと選択ゲートが横切るように配置される。
ために、本発明はカバーリングゲートが配置された抵抗
体及び浮遊接合領域と同一な深さを有する抵抗接合領域
とチャンネル接合領域とを含む半導体装置を提供する。
この半導体装置は半導体基板の所定領域に形成されてセ
ル活性領域、抵抗体活性領域及びマスクＲＯＭ活性領域
を限定する素子分離膜、セル活性領域、抵抗体活性領域
及びマスクＲＯＭ活性領域に各々形成される浮遊接合領
域、抵抗接合領域及びチャンネル接合領域を含む。この
際、浮遊接合領域、抵抗接合領域及びチャンネル接合領
域は同一な深さであることを特徴とする。又、抵抗体活
性領域、チャンネル接合領域及びセル活性領域の上部に
はカバーリングゲート、マスクＲＯＭゲート及びメモリ
ゲートと選択ゲートが横切るように配置される。
【００１９】望ましくはカバーリングゲート、選択ゲー
ト及びメモリゲートの下部には第１ゲート酸化膜が配置
され、メモリゲートの下部には第１ゲート酸化膜により
囲まれたトンネル酸化膜が配置される。この際、トンネ
ル酸化膜は第１ゲート酸化膜より薄い厚さを有する。
又、マスクＲＯＭゲートの下部には第１ゲート酸化膜よ
り薄い厚さを有する第２ゲート酸化膜が介在されること
が望ましい。
ト及びメモリゲートの下部には第１ゲート酸化膜が配置
され、メモリゲートの下部には第１ゲート酸化膜により
囲まれたトンネル酸化膜が配置される。この際、トンネ
ル酸化膜は第１ゲート酸化膜より薄い厚さを有する。
又、マスクＲＯＭゲートの下部には第１ゲート酸化膜よ
り薄い厚さを有する第２ゲート酸化膜が介在されること
が望ましい。
【００２０】メモリゲートは順次に積層された浮遊ゲー
ト、ゲート層間絶縁膜及び制御ゲートから構成され、選
択ゲートは順次に積層された下部選択ゲート、選択ゲー
ト層間絶縁膜及び上部選択ゲートから構成される。この
際、選択ゲートはメモリゲートと同一な物質膜から構成
されることが望ましい。又、カバーリングゲートは選択
ゲートと同一な物質膜とから構成され、マスクＲＯＭゲ
ートは制御ゲートと同一な物質膜とから構成されること
が望ましい。
ト、ゲート層間絶縁膜及び制御ゲートから構成され、選
択ゲートは順次に積層された下部選択ゲート、選択ゲー
ト層間絶縁膜及び上部選択ゲートから構成される。この
際、選択ゲートはメモリゲートと同一な物質膜から構成
されることが望ましい。又、カバーリングゲートは選択
ゲートと同一な物質膜とから構成され、マスクＲＯＭゲ
ートは制御ゲートと同一な物質膜とから構成されること
が望ましい。
【００２１】又、浮遊接合領域、抵抗接合領域及びチャ
ンネル接合領域は同一な不純物を含む同時に同一な不純
物濃度を有する。
ンネル接合領域は同一な不純物を含む同時に同一な不純
物濃度を有する。
【００２２】前述した又他の目的を達成するために、本
発明は多様な目的の接合領域を一つのイオン注入工程を
通じて形成する段階を含む半導体装置の製造方法を提供
する。この方法は半導体基板の所定領域にセル活性領
域、抵抗体活性領域及びマスクＲＯＭ活性領域を限定す
る素子分離膜を形成し、セル活性領域、抵抗体活性領域
及びマスクＲＯＭ活性領域に各々浮遊接合領域、抵抗接
合領域及びチャンネル接合領域を形成する第１不純物注
入工程を実施する段階を含む。以後、第１不純物注入工
程が実施された、セル活性領域、抵抗体活性領域及びマ
スクＲＯＭ活性領域の上部に各々選択ゲートとメモリゲ
ート、カバーリングゲート及びマスクゲートを形成する
ゲート形成段階を実施する。
発明は多様な目的の接合領域を一つのイオン注入工程を
通じて形成する段階を含む半導体装置の製造方法を提供
する。この方法は半導体基板の所定領域にセル活性領
域、抵抗体活性領域及びマスクＲＯＭ活性領域を限定す
る素子分離膜を形成し、セル活性領域、抵抗体活性領域
及びマスクＲＯＭ活性領域に各々浮遊接合領域、抵抗接
合領域及びチャンネル接合領域を形成する第１不純物注
入工程を実施する段階を含む。以後、第１不純物注入工
程が実施された、セル活性領域、抵抗体活性領域及びマ
スクＲＯＭ活性領域の上部に各々選択ゲートとメモリゲ
ート、カバーリングゲート及びマスクゲートを形成する
ゲート形成段階を実施する。
【００２３】望ましくは、第１不純物注入工程前又は後
に、セル活性領域、抵抗体活性領域及びマスクＲＯＭ活
性領域上に第１ゲート酸化膜を形成する。一方、第１不
純物注入工程はセル活性領域、抵抗体活性領域及びマス
クＲＯＭ活性領域とは異なる導電型の不純物を使用して
実施することが望ましい。
に、セル活性領域、抵抗体活性領域及びマスクＲＯＭ活
性領域上に第１ゲート酸化膜を形成する。一方、第１不
純物注入工程はセル活性領域、抵抗体活性領域及びマス
クＲＯＭ活性領域とは異なる導電型の不純物を使用して
実施することが望ましい。
【００２４】第１ゲート酸化膜を形成した後、第１ゲー
ト酸化膜より薄い厚さのトンネル酸化膜を形成する段階
を付加的に実施することが望ましい。
ト酸化膜より薄い厚さのトンネル酸化膜を形成する段階
を付加的に実施することが望ましい。
【００２５】ゲート形成段階は第１不純物注入工程が実
施された半導体基板の全面に、順次に積層された第１導
電膜、第１絶縁膜及び第２導電膜を形成した後、これら
を順次にパターニングする段階を含むことが望ましい。
施された半導体基板の全面に、順次に積層された第１導
電膜、第１絶縁膜及び第２導電膜を形成した後、これら
を順次にパターニングする段階を含むことが望ましい。
【００２６】一方、第１絶縁膜を形成する前に、セル活
性領域で第１導電膜をパターニングして、セル活性領域
に平行な開口部を有する第１導電膜パターンを形成する
ことが望ましい。
性領域で第１導電膜をパターニングして、セル活性領域
に平行な開口部を有する第１導電膜パターンを形成する
ことが望ましい。
【００２７】又、第２導電膜を形成する前に、第１導電
膜及び第１絶縁膜をパターニングしてマスクＲＯＭ活性
領域の上部面を露出させた後、露出されたマスクＲＯＭ
活性領域上に第２ゲート酸化膜を形成することが望まし
い。
膜及び第１絶縁膜をパターニングしてマスクＲＯＭ活性
領域の上部面を露出させた後、露出されたマスクＲＯＭ
活性領域上に第２ゲート酸化膜を形成することが望まし
い。
【００２８】浮遊接合領域、抵抗接合領域及びチャンネ
ル接合領域は同時に形成することが望ましい。
ル接合領域は同時に形成することが望ましい。
【００２９】
【発明の実施の形態】）以下、添付した図面を参照して
本発明の望ましい実施形態を詳細に説明する。しかし、
本発明はここで説明される実施形態に限定されず他の形
態に具体化されることもできる。むしろ、ここで紹介さ
れる実施形態は開示された内容が徹底して完全になるよ
うにそして当業者に本発明の思想が充分に伝達されるこ
とができるようにするために提供されるものである。図
面において、層及び領域の厚さは明確性を期するために
誇張されたことである。又、層が他の層又は基板上にあ
ると言及される場合には、それは他の層又は基板上に直
接形成されることができること又はそれらの間に第３の
層が介在されることもできることを意味する。
本発明の望ましい実施形態を詳細に説明する。しかし、
本発明はここで説明される実施形態に限定されず他の形
態に具体化されることもできる。むしろ、ここで紹介さ
れる実施形態は開示された内容が徹底して完全になるよ
うにそして当業者に本発明の思想が充分に伝達されるこ
とができるようにするために提供されるものである。図
面において、層及び領域の厚さは明確性を期するために
誇張されたことである。又、層が他の層又は基板上にあ
ると言及される場合には、それは他の層又は基板上に直
接形成されることができること又はそれらの間に第３の
層が介在されることもできることを意味する。
【００３０】図４、図５及び図６は各々本発明の望まし
い実施形態によるＦＬＯＴＯＸ型ＥＥＰＲＯＭ、抵抗体
及びマスクＲＯＭトランジスタを示す平面図である。
又、図７、図８及び図９は本発明の望ましい実施形態に
よるＦＬＯＴＯＸ型ＥＥＰＲＯＭ、抵抗体及びマスクＲ
ＯＭトランジスタを示す斜視図である。
い実施形態によるＦＬＯＴＯＸ型ＥＥＰＲＯＭ、抵抗体
及びマスクＲＯＭトランジスタを示す平面図である。
又、図７、図８及び図９は本発明の望ましい実施形態に
よるＦＬＯＴＯＸ型ＥＥＰＲＯＭ、抵抗体及びマスクＲ
ＯＭトランジスタを示す斜視図である。
【００３１】図４及び図７を参照すると、半導体基板１
００の所定領域にＦＬＯＴＯＸ型ＥＥＰＲＯＭが構成さ
れるセル活性領域（ｃｅｌｌ ａｃｔｉｖｅ ｒｅｇｉ
ｏｎ）を限定する素子分離膜１１０が配置される。セル
活性領域上には、セル活性領域及び素子分離膜１１０を
横切るメモリゲート１９１及び選択ゲート１９２が配置
される。
００の所定領域にＦＬＯＴＯＸ型ＥＥＰＲＯＭが構成さ
れるセル活性領域（ｃｅｌｌ ａｃｔｉｖｅ ｒｅｇｉ
ｏｎ）を限定する素子分離膜１１０が配置される。セル
活性領域上には、セル活性領域及び素子分離膜１１０を
横切るメモリゲート１９１及び選択ゲート１９２が配置
される。
【００３２】メモリゲート１９１は順次に積層された浮
遊ゲート１５１、ゲート層間絶縁膜１６１及び制御ゲー
ト１８１から構成される。浮遊ゲート１５１はセル活性
領域を横切り、隣接するセル活性領域まで延びず素子分
離膜１１０上で断絶される。これに比べて、ゲート層間
絶縁膜１６１及び制御ゲート１８１は断絶された浮遊ゲ
ート１５１を覆いながら、セル活性領域及び素子分離膜
１１０を横切る。
遊ゲート１５１、ゲート層間絶縁膜１６１及び制御ゲー
ト１８１から構成される。浮遊ゲート１５１はセル活性
領域を横切り、隣接するセル活性領域まで延びず素子分
離膜１１０上で断絶される。これに比べて、ゲート層間
絶縁膜１６１及び制御ゲート１８１は断絶された浮遊ゲ
ート１５１を覆いながら、セル活性領域及び素子分離膜
１１０を横切る。
【００３３】浮遊ゲート１５１は不純物を含む多結晶シ
リコン膜であることが望ましく、ゲート層間絶縁膜１６
１は順次に積層された酸化膜−窒化膜−酸化膜（ｏｘｉ
ｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）（ＯＮＯ）である
ことが望ましい。制御ゲート１８１は不純物を含む多結
晶シリコン膜であることが望ましいが、その上部にはシ
リサイド膜のような金属膜及びシリコン酸化膜のような
絶縁膜が付加的に積層されることもできる。
リコン膜であることが望ましく、ゲート層間絶縁膜１６
１は順次に積層された酸化膜−窒化膜−酸化膜（ｏｘｉ
ｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）（ＯＮＯ）である
ことが望ましい。制御ゲート１８１は不純物を含む多結
晶シリコン膜であることが望ましいが、その上部にはシ
リサイド膜のような金属膜及びシリコン酸化膜のような
絶縁膜が付加的に積層されることもできる。
【００３４】選択ゲート１９２は順次に積層された下部
選択ゲート１５２、選択ゲート層間絶縁膜１６２及び上
部選択ゲート１８２から構成される。この際、下部選択
ゲート１５２、選択ゲート層間絶縁膜１６２及び上部選
択ゲート１８２は各々浮遊ゲート１５１、ゲート層間絶
縁膜１６１及び制御ゲート１８１と同一な物質膜である
ことが望ましい。又、下部選択ゲート１５２及び上部選
択ゲート１８２は所定領域で電気的に連結される。
選択ゲート１５２、選択ゲート層間絶縁膜１６２及び上
部選択ゲート１８２から構成される。この際、下部選択
ゲート１５２、選択ゲート層間絶縁膜１６２及び上部選
択ゲート１８２は各々浮遊ゲート１５１、ゲート層間絶
縁膜１６１及び制御ゲート１８１と同一な物質膜である
ことが望ましい。又、下部選択ゲート１５２及び上部選
択ゲート１８２は所定領域で電気的に連結される。
【００３５】メモリゲート１９１及びセル活性領域の間
にはトンネル酸化膜１４０が介在される。望ましくは、
トンネル酸化膜１４０は７０Å乃至１００Åの厚さを有
する。メモリゲート１９１と選択ゲート１９２及びセル
活性領域の間にはトンネル酸化膜１４０を取り囲む第１
ゲート酸化膜１３０が配置される。この際、第１ゲート
酸化膜１３０はトンネル酸化膜１４０より厚く、望まし
くは２００Å乃至３００Åの厚さを有する。
にはトンネル酸化膜１４０が介在される。望ましくは、
トンネル酸化膜１４０は７０Å乃至１００Åの厚さを有
する。メモリゲート１９１と選択ゲート１９２及びセル
活性領域の間にはトンネル酸化膜１４０を取り囲む第１
ゲート酸化膜１３０が配置される。この際、第１ゲート
酸化膜１３０はトンネル酸化膜１４０より厚く、望まし
くは２００Å乃至３００Åの厚さを有する。
【００３６】トンネル酸化膜１４０の下部のセル活性領
域には浮遊接合領域（ｆｌｏａｔｉｎｇ ｊｕｎｃｔｉ
ｏｎ ｒｅｇｉｏｎ）１２０が配置される。この際、浮
遊接合領域１２０はメモリゲート１９１と選択ゲート１
９２とのセル活性領域に延びる。だが、浮遊接合領域１
２０がメモリゲート１９１の下部のセル活性領域の全面
に形成されることではない。即ち、メモリゲート１９１
の下部のセル活性領域には浮遊接合領域１２０が形成さ
れない領域が配置され、この領域はメモリトランジスタ
のチャンネル領域として使用される。浮遊接合領域１２
０はセル活性領域とは異なる導電型の不純物を含むこと
が望ましく、この際、不純物の濃度は１０１８乃至１０
２０ａｔｏｍｓ／ｃｍ３であることが望ましい。
域には浮遊接合領域（ｆｌｏａｔｉｎｇ ｊｕｎｃｔｉ
ｏｎ ｒｅｇｉｏｎ）１２０が配置される。この際、浮
遊接合領域１２０はメモリゲート１９１と選択ゲート１
９２とのセル活性領域に延びる。だが、浮遊接合領域１
２０がメモリゲート１９１の下部のセル活性領域の全面
に形成されることではない。即ち、メモリゲート１９１
の下部のセル活性領域には浮遊接合領域１２０が形成さ
れない領域が配置され、この領域はメモリトランジスタ
のチャンネル領域として使用される。浮遊接合領域１２
０はセル活性領域とは異なる導電型の不純物を含むこと
が望ましく、この際、不純物の濃度は１０１８乃至１０
２０ａｔｏｍｓ／ｃｍ３であることが望ましい。
【００３７】隣り合ったメモリゲート１９１の間のセル
活性領域には低濃度ソース接合領域２００及び高濃度ソ
ース接合領域２２０が配置されて、ＬＤＤ構造を形成す
ることが望ましい。又、メモリゲート１９１及び選択ゲ
ート１９２の間のセル活性領域には、低濃度高電圧用接
合領域２０２が配置されることが望ましい。低濃度高電
圧用接合領域２０２は選択ゲート１９２の横側のセル活
性領域にも形成されることが望ましい。
活性領域には低濃度ソース接合領域２００及び高濃度ソ
ース接合領域２２０が配置されて、ＬＤＤ構造を形成す
ることが望ましい。又、メモリゲート１９１及び選択ゲ
ート１９２の間のセル活性領域には、低濃度高電圧用接
合領域２０２が配置されることが望ましい。低濃度高電
圧用接合領域２０２は選択ゲート１９２の横側のセル活
性領域にも形成されることが望ましい。
【００３８】図５及び図８を参照すると、半導体基板１
００に形成された素子分離膜１１０は抵抗体活性領域
（ｒｅｓｉｓｔｏｒ ａｃｔｉｖｅ ｒｅｇｉｏｎ）を
限定する。抵抗体活性領域には半導体基板１００とは異
なる導電型の不純物を含む抵抗接合領域１２２が配置さ
れる。抵抗接合領域１２２上には第１ゲート酸化膜１３
０が配置され、第１ゲート酸化膜１３０上には抵抗体活
性領域及び素子分離膜１１０を横切るカバーリングゲー
ト１９３が配置される。
００に形成された素子分離膜１１０は抵抗体活性領域
（ｒｅｓｉｓｔｏｒ ａｃｔｉｖｅ ｒｅｇｉｏｎ）を
限定する。抵抗体活性領域には半導体基板１００とは異
なる導電型の不純物を含む抵抗接合領域１２２が配置さ
れる。抵抗接合領域１２２上には第１ゲート酸化膜１３
０が配置され、第１ゲート酸化膜１３０上には抵抗体活
性領域及び素子分離膜１１０を横切るカバーリングゲー
ト１９３が配置される。
【００３９】抵抗接合領域（ｒｅｓｉｓｔｉｖｅ ｊｕ
ｎｃｔｉｏｎ ｒｅｇｉｏｎ）１２２は浮遊接合領域１
２０と同一の深さを有する。又、抵抗接合領域１２２及
び浮遊接合領域１２０は同一の不純物を含みかつ同一の
不純物濃度を有する。そして、第１ゲート酸化膜１３０
はセル活性領域上に形成される第１ゲート酸化膜１３０
と同一の物質膜であることが望ましい。この際、低濃度
及び高濃度接合領域２２２とは違って、抵抗接合領域１
２２はカバーリングゲート１９３により覆われることに
より一定した不純物濃度を有することができる。
ｎｃｔｉｏｎ ｒｅｇｉｏｎ）１２２は浮遊接合領域１
２０と同一の深さを有する。又、抵抗接合領域１２２及
び浮遊接合領域１２０は同一の不純物を含みかつ同一の
不純物濃度を有する。そして、第１ゲート酸化膜１３０
はセル活性領域上に形成される第１ゲート酸化膜１３０
と同一の物質膜であることが望ましい。この際、低濃度
及び高濃度接合領域２２２とは違って、抵抗接合領域１
２２はカバーリングゲート１９３により覆われることに
より一定した不純物濃度を有することができる。
【００４０】カバーリングゲート１９３は順次に積層さ
れたカバーリング下部ゲート１５３、カバーリングゲー
ト層間絶縁膜１６３及びカバーリング上部ゲート１８３
であることが望ましく、これら各々は、図７で説明し
た、下部選択ゲート１５２、選択ゲート層間絶縁膜１６
２及び上部選択ゲート１８２と同一の物質膜であること
が望ましい。
れたカバーリング下部ゲート１５３、カバーリングゲー
ト層間絶縁膜１６３及びカバーリング上部ゲート１８３
であることが望ましく、これら各々は、図７で説明し
た、下部選択ゲート１５２、選択ゲート層間絶縁膜１６
２及び上部選択ゲート１８２と同一の物質膜であること
が望ましい。
【００４１】カバーリングゲート１９３横側の抵抗接合
領域１２２には、配線との接続のための高濃度抵抗体接
合領域２２２が配置されることが望ましい。高濃度抵抗
体接合領域２２２は抵抗接合領域１２２と同一な導電型
の不純物を含む。
領域１２２には、配線との接続のための高濃度抵抗体接
合領域２２２が配置されることが望ましい。高濃度抵抗
体接合領域２２２は抵抗接合領域１２２と同一な導電型
の不純物を含む。
【００４２】図６及び図９を参照すると、半導体基板１
００にマスクＲＯＭ活性領域を限定する素子分離膜１１
０が配置される。マスクＲＯＭ活性領域上には第２ゲー
ト酸化膜１７０が配置され、第２ゲート酸化膜１７０上
にはマスクＲＯＭ活性領域及び素子分離膜１１０を横切
るマスクＲＯＭゲート１８４が配置される。マスクＲＯ
Ｍ活性領域の所定領域には半導体基板１００とは異なる
導電型の不純物を含むチャンネル接合領域１２４が配置
されることができる。従来技術で説明したように、空乏
型ＭＯＳＦＥＴはチャンネル接合領域１２４を含み、エ
ンハンスメント型ＭＯＳＦＥＴはチャンネル接合領域１
２４を含まない。
００にマスクＲＯＭ活性領域を限定する素子分離膜１１
０が配置される。マスクＲＯＭ活性領域上には第２ゲー
ト酸化膜１７０が配置され、第２ゲート酸化膜１７０上
にはマスクＲＯＭ活性領域及び素子分離膜１１０を横切
るマスクＲＯＭゲート１８４が配置される。マスクＲＯ
Ｍ活性領域の所定領域には半導体基板１００とは異なる
導電型の不純物を含むチャンネル接合領域１２４が配置
されることができる。従来技術で説明したように、空乏
型ＭＯＳＦＥＴはチャンネル接合領域１２４を含み、エ
ンハンスメント型ＭＯＳＦＥＴはチャンネル接合領域１
２４を含まない。
【００４３】チャンネル接合領域１２４は、深さ、含ま
れた不純物の濃度及び種類で浮遊接合領域１２０と同一
である。又、マスクＲＯＭゲート１８４は制御ゲート１
８１、上部選択ゲート１８２及びカバーリング上部ゲー
ト１８３と同一の物質膜である同時に同一の厚さを有す
る。
れた不純物の濃度及び種類で浮遊接合領域１２０と同一
である。又、マスクＲＯＭゲート１８４は制御ゲート１
８１、上部選択ゲート１８２及びカバーリング上部ゲー
ト１８３と同一の物質膜である同時に同一の厚さを有す
る。
【００４４】第２ゲート酸化膜１７９は第１ゲート酸化
膜１３０より薄い厚さを有することが望ましい。マスク
ＲＯＭゲート２８４横側のマスクＲＯＭ活性領域には低
濃度マスクＲＯＭ接合領域２０４及び高濃度マスクＲＯ
Ｍ接合領域２２４が配置されてＬＤＤ構造を形成するこ
とが望ましい。
膜１３０より薄い厚さを有することが望ましい。マスク
ＲＯＭゲート２８４横側のマスクＲＯＭ活性領域には低
濃度マスクＲＯＭ接合領域２０４及び高濃度マスクＲＯ
Ｍ接合領域２２４が配置されてＬＤＤ構造を形成するこ
とが望ましい。
【００４５】図１０Ａ乃至図１４Ｃ、図１０Ｂ乃至図１
４Ｂ及び図１０Ｃ乃至図１４ｃは本発明の望ましい実施
形態による半導体装置の製造方法を説明するため、各々
図４、図５及び図６のI−I′，II−II′及びIII−III′
により示される断面を示す工程断面図である。
４Ｂ及び図１０Ｃ乃至図１４ｃは本発明の望ましい実施
形態による半導体装置の製造方法を説明するため、各々
図４、図５及び図６のI−I′，II−II′及びIII−III′
により示される断面を示す工程断面図である。
【００４６】図１０Ａ、図１０Ｂ及び図１０Ｃを参照す
ると、半導体基板１００にセル活性領域（ｃｅｌｌ ａ
ｃｔｉｖｅ ｒｅｇｉｏｎ）、抵抗体活性領域（ｒｅｓ
ｉｓｔｏｒ ａｃｔｉｖｅ ｒｅｇｉｏｎ）及びマスク
ＲＯＭ活性領域（ＭＲＯＭａｃｔｉｖｅ ｒｅｇｉｏ
ｎ）を限定する素子分離膜１１０を形成する。素子分離
膜１１０は通常のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａ
ｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）技術又はＳＴＩ（Ｓ
ｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技
術を通じて形成するのが望ましい。
ると、半導体基板１００にセル活性領域（ｃｅｌｌ ａ
ｃｔｉｖｅ ｒｅｇｉｏｎ）、抵抗体活性領域（ｒｅｓ
ｉｓｔｏｒ ａｃｔｉｖｅ ｒｅｇｉｏｎ）及びマスク
ＲＯＭ活性領域（ＭＲＯＭａｃｔｉｖｅ ｒｅｇｉｏ
ｎ）を限定する素子分離膜１１０を形成する。素子分離
膜１１０は通常のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａ
ｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）技術又はＳＴＩ（Ｓ
ｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技
術を通じて形成するのが望ましい。
【００４７】素子分離膜１１０を含む半導体基板上に、
セル活性領域、抵抗体活性領域及びマスクＲＯＭ活性領
域の所定領域の上部面を露出させる第１フォトレジスト
パターン（図示せず）を形成する。以後、第１フォトレ
ジストパターンをマスクとして使用して、半導体基板の
全面に第１導電型の不純物を注入する第１不純物注入工
程を実施する。これにより、セル活性領域、抵抗体活性
領域及びマスクＲＯＭ活性領域には各々浮遊接合領域１
２０、抵抗接合領域１２２及びチャンネル接合領域１２
４が形成される。この際、接合領域１２０，１２２，１
２４は工程単純化のため、第１フォトレジストパターン
を使用して一回で形成することが望ましい。これによ
り、浮遊接合領域１２０、抵抗接合領域１２２及びチャ
ンネル接合領域１２４は、同一の深さ、同一の不純物種
類及び同一の不純物濃度を有する。この際、第１導電型
の不純物は、セル活性領域、抵抗体活性領域及びマスク
ＲＯＭ活性領域に含まれた不純物と異なる導電型の不純
物であることが望ましい。
セル活性領域、抵抗体活性領域及びマスクＲＯＭ活性領
域の所定領域の上部面を露出させる第１フォトレジスト
パターン（図示せず）を形成する。以後、第１フォトレ
ジストパターンをマスクとして使用して、半導体基板の
全面に第１導電型の不純物を注入する第１不純物注入工
程を実施する。これにより、セル活性領域、抵抗体活性
領域及びマスクＲＯＭ活性領域には各々浮遊接合領域１
２０、抵抗接合領域１２２及びチャンネル接合領域１２
４が形成される。この際、接合領域１２０，１２２，１
２４は工程単純化のため、第１フォトレジストパターン
を使用して一回で形成することが望ましい。これによ
り、浮遊接合領域１２０、抵抗接合領域１２２及びチャ
ンネル接合領域１２４は、同一の深さ、同一の不純物種
類及び同一の不純物濃度を有する。この際、第１導電型
の不純物は、セル活性領域、抵抗体活性領域及びマスク
ＲＯＭ活性領域に含まれた不純物と異なる導電型の不純
物であることが望ましい。
【００４８】浮遊接合領域１２０はセル活性領域の一部
領域に形成され、望ましくは図４で説明したように、後
続工程で形成されるメモリゲートの下部及びメモリゲー
トと選択ゲートとのセル活性領域に形成する。又、抵抗
接合領域１２２は抵抗体活性領域の全面に形成すること
が望ましい。
領域に形成され、望ましくは図４で説明したように、後
続工程で形成されるメモリゲートの下部及びメモリゲー
トと選択ゲートとのセル活性領域に形成する。又、抵抗
接合領域１２２は抵抗体活性領域の全面に形成すること
が望ましい。
【００４９】一方、第１不純物注入工程でイオンチャン
ネルリング（ｉｏｎ ｃｈａｎｎｅｌｉｎｇ）及び半導
体基板の結晶欠陥（Ｃｒｙｓｔａｌｌｉｎｅ Ｄｅｆｅ
ｃｔｓ）を最小化するため、第１フォトレジストパター
ンを形成する前に活性領域１２０，１２２，１２４上に
緩衝膜（ｂｕｆｆｅｒ ｌａｙｅｒ）を付加的に形成す
るのが望ましい。緩衝膜はシリコン酸化膜に形成するの
が望ましい。
ネルリング（ｉｏｎ ｃｈａｎｎｅｌｉｎｇ）及び半導
体基板の結晶欠陥（Ｃｒｙｓｔａｌｌｉｎｅ Ｄｅｆｅ
ｃｔｓ）を最小化するため、第１フォトレジストパター
ンを形成する前に活性領域１２０，１２２，１２４上に
緩衝膜（ｂｕｆｆｅｒ ｌａｙｅｒ）を付加的に形成す
るのが望ましい。緩衝膜はシリコン酸化膜に形成するの
が望ましい。
【００５０】第１フォトレジストパターンを除去した
後、活性領域１２０，１２２，１２４上に第１ゲート酸
化膜１３０を形成する。第１ゲート酸化膜１３０は熱酸
化工程を通じて形成することが望ましく、望ましくは２
００Å乃至３００Åの厚さに形成する。この際、第１ゲ
ート酸化膜１３０は前記緩衝膜の代わりに緩衝膜の役割
を果たすこともできる。この場合、第１フォトレジスト
パターン形成工程、第１不純物注入工程及び第１フォト
レジストパターン除去工程は全て第１ゲート酸化膜１３
０を形成した後実施する。
後、活性領域１２０，１２２，１２４上に第１ゲート酸
化膜１３０を形成する。第１ゲート酸化膜１３０は熱酸
化工程を通じて形成することが望ましく、望ましくは２
００Å乃至３００Åの厚さに形成する。この際、第１ゲ
ート酸化膜１３０は前記緩衝膜の代わりに緩衝膜の役割
を果たすこともできる。この場合、第１フォトレジスト
パターン形成工程、第１不純物注入工程及び第１フォト
レジストパターン除去工程は全て第１ゲート酸化膜１３
０を形成した後実施する。
【００５１】図１１Ａ、図１１Ｂ及び図１１Ｃを参照す
ると、第１ゲート酸化膜１３０を含む半導体基板上に、
浮遊接合領域１２０の上部の第１ゲート酸化膜１３０を
露出させる開口部を有する第２フォトレジストパターン
（図示せず）を形成する。第２フォトレジストパターン
をマスクとして使用して、露出された第１ゲート酸化膜
１３０をパターニングすることにより、浮遊接合領域１
２０の上部面を露出させる。以後、第２フォトレジスト
パターンを除去する。
ると、第１ゲート酸化膜１３０を含む半導体基板上に、
浮遊接合領域１２０の上部の第１ゲート酸化膜１３０を
露出させる開口部を有する第２フォトレジストパターン
（図示せず）を形成する。第２フォトレジストパターン
をマスクとして使用して、露出された第１ゲート酸化膜
１３０をパターニングすることにより、浮遊接合領域１
２０の上部面を露出させる。以後、第２フォトレジスト
パターンを除去する。
【００５２】露出された浮遊接合領域１２０の上部面に
トンネル酸化膜１４０を形成する。トンネル酸化膜１４
０は良好なシリコン酸化膜を得ることができる方法によ
く知られた、熱酸化工程を通じて形成することが望まし
い。この際、トンネル酸化膜１４０は第１ゲート酸化膜
１３０より薄い厚さに形成し、望ましくはトンネルリン
グ現象が容易に起こり得る７０Å乃至１００Åの厚さに
形成する。平面的に見る時、トンネル酸化膜１４０は浮
遊接合領域１２０内に形成される。
トンネル酸化膜１４０を形成する。トンネル酸化膜１４
０は良好なシリコン酸化膜を得ることができる方法によ
く知られた、熱酸化工程を通じて形成することが望まし
い。この際、トンネル酸化膜１４０は第１ゲート酸化膜
１３０より薄い厚さに形成し、望ましくはトンネルリン
グ現象が容易に起こり得る７０Å乃至１００Åの厚さに
形成する。平面的に見る時、トンネル酸化膜１４０は浮
遊接合領域１２０内に形成される。
【００５３】トンネル酸化膜１４０を含む半導体基板の
全面に第１導電膜（図示せず）を形成する。この際、第
１導電膜は不純物を含む多結晶シリコン膜に形成するの
が望ましい。
全面に第１導電膜（図示せず）を形成する。この際、第
１導電膜は不純物を含む多結晶シリコン膜に形成するの
が望ましい。
【００５４】以後、第１導電膜をパターニングし、素子
分離膜１１０の上部面一部を露出させる開口部１２６を
有する第１導電膜パターン１５０を形成する。この際、
開口部１２６はセル活性領域の周辺の素子分離膜１１０
上に形成され、望ましくはセル活性領域に平行な方向を
有する。
分離膜１１０の上部面一部を露出させる開口部１２６を
有する第１導電膜パターン１５０を形成する。この際、
開口部１２６はセル活性領域の周辺の素子分離膜１１０
上に形成され、望ましくはセル活性領域に平行な方向を
有する。
【００５５】第１導電膜パターン１５０を含む半導体基
板の全面に第１絶縁膜１６０をコンフォマルに形成す
る。第１絶縁膜１６０は順次に積層された酸化膜−窒化
膜−酸化膜（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄ
ｅ）（ＯＮＯ）であることが望ましい。
板の全面に第１絶縁膜１６０をコンフォマルに形成す
る。第１絶縁膜１６０は順次に積層された酸化膜−窒化
膜−酸化膜（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄ
ｅ）（ＯＮＯ）であることが望ましい。
【００５６】図１２Ａ、図１２Ｂ及び図１２Ｃを参照す
ると、第１絶縁膜１６０上に、マスクＲＯＭ活性領域の
上部の第１絶縁膜１６０を露出させる第３フォトレジス
トパターン（図示せず）を形成する。第３フォトレジス
トパターンをマスクとして使用して、第１絶縁膜１６
０、第１導電膜パターン１５０及び第１ゲート酸化膜１
３０を順次にパターニングすることにより、マスクＲＯ
Ｍ活性領域の上部面を露出させる。以後、第３フォトレ
ジストパターンを除去する。この際、セル活性領域及び
抵抗体活性領域はパターニング工程でエッチング損傷を
受けることを予防するため、第３フォトレジストパター
ンにより覆われることが望ましい。
ると、第１絶縁膜１６０上に、マスクＲＯＭ活性領域の
上部の第１絶縁膜１６０を露出させる第３フォトレジス
トパターン（図示せず）を形成する。第３フォトレジス
トパターンをマスクとして使用して、第１絶縁膜１６
０、第１導電膜パターン１５０及び第１ゲート酸化膜１
３０を順次にパターニングすることにより、マスクＲＯ
Ｍ活性領域の上部面を露出させる。以後、第３フォトレ
ジストパターンを除去する。この際、セル活性領域及び
抵抗体活性領域はパターニング工程でエッチング損傷を
受けることを予防するため、第３フォトレジストパター
ンにより覆われることが望ましい。
【００５７】露出されたマスクＲＯＭ活性領域の上部面
に第２ゲート酸化膜１７０を形成する。第２ゲート酸化
膜１７０は第１ゲート酸化膜１３０より薄い厚さに形成
するのが望ましい。
に第２ゲート酸化膜１７０を形成する。第２ゲート酸化
膜１７０は第１ゲート酸化膜１３０より薄い厚さに形成
するのが望ましい。
【００５８】第２ゲート酸化膜１７０を含む半導体基板
の全面に、第２導電膜１８０を形成する。第２導電膜１
８０は不純物を含む多結晶シリコン膜に形成することが
望ましい。多結晶シリコン膜上にはシリサイド膜等の金
属膜及びシリコン酸化膜等のキャッピング絶縁膜が付加
的に積層されることもできる。
の全面に、第２導電膜１８０を形成する。第２導電膜１
８０は不純物を含む多結晶シリコン膜に形成することが
望ましい。多結晶シリコン膜上にはシリサイド膜等の金
属膜及びシリコン酸化膜等のキャッピング絶縁膜が付加
的に積層されることもできる。
【００５９】第２導電膜１８０をパターニングし、マス
クＲＯＭ活性領域及び素子分離膜１１０を横切るマスク
ＲＯＭゲート１８４を形成する。セル活性領域及び抵抗
体活性領域上に形成された、第１導電膜パターン１５
０、第１絶縁膜１６０及び第２導電膜１８０はマスクＲ
ＯＭゲート１８４の形成のためのパターニング工程でエ
ッチングされないことが望ましい。これのため、セル活
性領域及び抵抗体活性領域を覆う第４フォトレジストパ
ターン（図示せず）を形成した後、マスクＲＯＭゲート
１８４の形成のためのエッチング工程を実施することが
望ましい。この際、エッチング工程は第２ゲート酸化膜
１７０に対して選択比を有するエッチングレスピを使用
して実施することが望ましい。以後、第４フォトレジス
トパターンを除去して、セル及び抵抗体活性領域の第２
導電膜１８０とマスクＲＯＭゲート１８４とが形成され
たマスクＲＯＭ活性領域を露出させる。
クＲＯＭ活性領域及び素子分離膜１１０を横切るマスク
ＲＯＭゲート１８４を形成する。セル活性領域及び抵抗
体活性領域上に形成された、第１導電膜パターン１５
０、第１絶縁膜１６０及び第２導電膜１８０はマスクＲ
ＯＭゲート１８４の形成のためのパターニング工程でエ
ッチングされないことが望ましい。これのため、セル活
性領域及び抵抗体活性領域を覆う第４フォトレジストパ
ターン（図示せず）を形成した後、マスクＲＯＭゲート
１８４の形成のためのエッチング工程を実施することが
望ましい。この際、エッチング工程は第２ゲート酸化膜
１７０に対して選択比を有するエッチングレスピを使用
して実施することが望ましい。以後、第４フォトレジス
トパターンを除去して、セル及び抵抗体活性領域の第２
導電膜１８０とマスクＲＯＭゲート１８４とが形成され
たマスクＲＯＭ活性領域を露出させる。
【００６０】図１３Ａ、図１３Ｂ及び図１３Ｃを参照す
ると、露出された第２導電膜１８０及びその下部の第１
絶縁膜１６０と第１導電膜パターン１５０を順次にパタ
ーニングし、メモリゲート１９１、選択ゲート１９２及
びカバーリングゲート１９３を形成する。この際、パタ
ーニング工程はマスクＲＯＭゲート１８４が形成された
マスクＲＯＭ活性領域がエッチング損傷を負わないよう
に実施することが望ましい。
ると、露出された第２導電膜１８０及びその下部の第１
絶縁膜１６０と第１導電膜パターン１５０を順次にパタ
ーニングし、メモリゲート１９１、選択ゲート１９２及
びカバーリングゲート１９３を形成する。この際、パタ
ーニング工程はマスクＲＯＭゲート１８４が形成された
マスクＲＯＭ活性領域がエッチング損傷を負わないよう
に実施することが望ましい。
【００６１】メモリゲート１９１及び選択ゲート１９２
はセル活性領域上に形成され、カバーリングゲート１９
３は抵抗体活性領域上に形成される。又、メモリゲート
１９１は順次に積層された浮遊ゲート１５１、ゲート層
間絶縁膜１６１及び制御ゲート１８１から構成され、選
択ゲート１９２は順次に積層された下部選択ゲート１５
２、選択ゲート層間絶縁膜１６２及び上部選択ゲート１
８２から構成される。又、カバーリングゲート１９３は
順次に積層されたカバーリング下部ゲート１５３、カバ
ーリングゲート層間絶縁膜１６３及びカバーリング上部
ゲート１８３から構成される。
はセル活性領域上に形成され、カバーリングゲート１９
３は抵抗体活性領域上に形成される。又、メモリゲート
１９１は順次に積層された浮遊ゲート１５１、ゲート層
間絶縁膜１６１及び制御ゲート１８１から構成され、選
択ゲート１９２は順次に積層された下部選択ゲート１５
２、選択ゲート層間絶縁膜１６２及び上部選択ゲート１
８２から構成される。又、カバーリングゲート１９３は
順次に積層されたカバーリング下部ゲート１５３、カバ
ーリングゲート層間絶縁膜１６３及びカバーリング上部
ゲート１８３から構成される。
【００６２】パターニング工程は第１ゲート酸化膜１３
０に対して選択比を有するエッチングレシピを使用し
て、異方性エッチングの方法に実施することが望まし
い。又、パターニング工程は、図４を参照すると、メモ
リゲート１９１が第１導電膜パターン１５０の開口部１
２６を横切るように実施する。これにより、浮遊ゲート
１５１は電気的に絶縁される。
０に対して選択比を有するエッチングレシピを使用し
て、異方性エッチングの方法に実施することが望まし
い。又、パターニング工程は、図４を参照すると、メモ
リゲート１９１が第１導電膜パターン１５０の開口部１
２６を横切るように実施する。これにより、浮遊ゲート
１５１は電気的に絶縁される。
【００６３】ゲートパターンを形成した後、一連の後続
の不純物注入工程を実施して、低濃度ソース接合領域２
００、低濃度高電圧用接合領域２０２及び低濃度マスク
ＲＯＭ接合領域２０４を形成する。低濃度ソース接合領
域２００は隣り合ったメモリゲート１９１の間のセル活
性領域に形成され、低濃度高電圧用接合領域２０２は選
択ゲート１９２横側のセル活性領域に形成される。又、
低濃度マスクＲＯＭ接合領域２０４はマスクＲＯＭゲー
ト１８４横側のマスクＲＯＭ活性領域に形成される。こ
の際、低濃度ソース接合領域２００及び低濃度高電圧用
接合領域２０２は浮遊接合領域１２０と同一の導電型の
不純物を含み、低濃度マスクＲＯＭ接合領域２０４はチ
ャンネル接合領域１２４と同一の導電型の不純物を含
む。こうした不純物注入工程は半導体装置の製造過程で
通常実施される工程段階なので、詳細な説明は省略す
る。
の不純物注入工程を実施して、低濃度ソース接合領域２
００、低濃度高電圧用接合領域２０２及び低濃度マスク
ＲＯＭ接合領域２０４を形成する。低濃度ソース接合領
域２００は隣り合ったメモリゲート１９１の間のセル活
性領域に形成され、低濃度高電圧用接合領域２０２は選
択ゲート１９２横側のセル活性領域に形成される。又、
低濃度マスクＲＯＭ接合領域２０４はマスクＲＯＭゲー
ト１８４横側のマスクＲＯＭ活性領域に形成される。こ
の際、低濃度ソース接合領域２００及び低濃度高電圧用
接合領域２０２は浮遊接合領域１２０と同一の導電型の
不純物を含み、低濃度マスクＲＯＭ接合領域２０４はチ
ャンネル接合領域１２４と同一の導電型の不純物を含
む。こうした不純物注入工程は半導体装置の製造過程で
通常実施される工程段階なので、詳細な説明は省略す
る。
【００６４】図１４Ａ、図１４Ｂ及び図１４Ｃを参照す
ると、メモリゲート１９１、選択ゲート１９２、カバー
リングゲート１９３及びマスクＲＯＭゲート１８４の側
壁にスペーサ２１０を形成する。以後、低濃度ソース接
合領域２００に、低濃度ソース接合領域２００と同一な
導電型の不純物とを含む高濃度ソース接合領域２２０を
形成する。又、カバーリングゲート１９３横側の抵抗接
合領域１２２及びマスクＲＯＭゲート１８４横側のマス
クＲＯＭ活性領域に各々高濃度抵抗体接合領域２２２及
び高濃度マスクＲＯＭ接合領域２２４を形成する。望ま
しくは高濃度抵抗体接合領域２２２及び高濃度マスクＲ
ＯＭ接合領域２２４は高濃度ソース接合領域２２０を形
成する時、共に形成するのが望ましい。
ると、メモリゲート１９１、選択ゲート１９２、カバー
リングゲート１９３及びマスクＲＯＭゲート１８４の側
壁にスペーサ２１０を形成する。以後、低濃度ソース接
合領域２００に、低濃度ソース接合領域２００と同一な
導電型の不純物とを含む高濃度ソース接合領域２２０を
形成する。又、カバーリングゲート１９３横側の抵抗接
合領域１２２及びマスクＲＯＭゲート１８４横側のマス
クＲＯＭ活性領域に各々高濃度抵抗体接合領域２２２及
び高濃度マスクＲＯＭ接合領域２２４を形成する。望ま
しくは高濃度抵抗体接合領域２２２及び高濃度マスクＲ
ＯＭ接合領域２２４は高濃度ソース接合領域２２０を形
成する時、共に形成するのが望ましい。
【００６５】以後、高濃度接合領域を含む半導体基板の
全面に層間絶縁膜２３０を形成する。層間絶縁膜２３０
をパターニングし、ゲートパターンの側面の活性領域を
露出させる開口部２３５を形成した後、開口部２３５を
充填するコンタクト導電膜パターン２４０を形成する。
こうした層間絶縁膜２３０及びコンタクト導電膜パター
ン２４０等を形成する工程やはり通常の方法により形成
することができるため説明は省略する。
全面に層間絶縁膜２３０を形成する。層間絶縁膜２３０
をパターニングし、ゲートパターンの側面の活性領域を
露出させる開口部２３５を形成した後、開口部２３５を
充填するコンタクト導電膜パターン２４０を形成する。
こうした層間絶縁膜２３０及びコンタクト導電膜パター
ン２４０等を形成する工程やはり通常の方法により形成
することができるため説明は省略する。
【００６６】
【発明の効果】本発明によると、一つの段階の写真工程
を通じて浮遊接合領域、抵抗接合領域及びチャンネル接
合領域を形成する。これにより、工程を単純化すること
ができる。又、本発明によると、抵抗体活性領域はその
上部を横切るカバーリングゲートにより覆われる。これ
により、抵抗体活性領域に意図しない不純物が注入され
る問題を最小にすることができる。その結果、安定に価
格競争力を有する製品を生産することができる。
を通じて浮遊接合領域、抵抗接合領域及びチャンネル接
合領域を形成する。これにより、工程を単純化すること
ができる。又、本発明によると、抵抗体活性領域はその
上部を横切るカバーリングゲートにより覆われる。これ
により、抵抗体活性領域に意図しない不純物が注入され
る問題を最小にすることができる。その結果、安定に価
格競争力を有する製品を生産することができる。
【図１】 一般的なＦＬＯＴＯＸ型ＥＥＰＲＯＭを示す
工程断面図である。
工程断面図である。
【図２】 一般的な半導体装置の抵抗体を示す工程断面
図である。
図である。
【図３】 一般的なマスクＲＯＭトランジスタを示す工
程断面図である。
程断面図である。
【図４】 本発明の望ましい実施形態によるＦＬＯＴＯ
Ｘ型ＥＥＰＲＯＭを示す平面図である。
Ｘ型ＥＥＰＲＯＭを示す平面図である。
【図５】 本発明の望ましい実施形態による抵抗体を示
す平面図である。
す平面図である。
【図６】 本発明の望ましい実施形態によるマスクＲＯ
Ｍトランジスタを示す平面図である。
Ｍトランジスタを示す平面図である。
【図７】 本発明の望ましい実施形態によるＦＬＯＴＯ
Ｘ型ＥＥＰＲＯＭを示す斜視図である。
Ｘ型ＥＥＰＲＯＭを示す斜視図である。
【図８】 本発明の望ましい実施形態による抵抗体を示
す斜視図である。
す斜視図である。
【図９】 本発明の望ましい実施形態によるマスクＲＯ
Ｍトランジスタを示す斜視図である。
Ｍトランジスタを示す斜視図である。
【図１０Ａ】 本発明の望ましい実施形態によるＦＬＯ
ＴＯＸ型ＥＥＰＲＯＭの製造方法を示す工程断面図であ
る。
ＴＯＸ型ＥＥＰＲＯＭの製造方法を示す工程断面図であ
る。
【図１０Ｂ】 本発明の望ましい実施形態による抵抗体
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
【図１０Ｃ】 本発明の望ましい実施形態によるマスク
ＲＯＭトランジスタの製造方法を示す工程断面図であ
る。
ＲＯＭトランジスタの製造方法を示す工程断面図であ
る。
【図１１Ａ】 本発明の望ましい実施形態によるＦＬＯ
ＴＯＸ型ＥＥＰＲＯＭの製造方法を示す工程断面図であ
る。
ＴＯＸ型ＥＥＰＲＯＭの製造方法を示す工程断面図であ
る。
【図１１Ｂ】 本発明の望ましい実施形態による抵抗体
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
【図１１Ｃ】 本発明の望ましい実施形態によるマスク
ＲＯＭトランジスタの製造方法を示す工程断面図であ
る。
ＲＯＭトランジスタの製造方法を示す工程断面図であ
る。
【図１２Ａ】 本発明の望ましい実施形態によるＦＬＯ
ＴＯＸ型ＥＥＰＲＯＭの製造方法を示す工程断面図であ
る。
ＴＯＸ型ＥＥＰＲＯＭの製造方法を示す工程断面図であ
る。
【図１２Ｂ】 本発明の望ましい実施形態による抵抗体
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
【図１２Ｃ】 本発明の望ましい実施形態によるマスク
ＲＯＭトランジスタの製造方法を示す工程断面図であ
る。
ＲＯＭトランジスタの製造方法を示す工程断面図であ
る。
【図１３Ａ】 本発明の望ましい実施形態によるＦＬＯ
ＴＯＸ型ＥＥＰＲＯＭの製造方法を示す工程断面図であ
る。
ＴＯＸ型ＥＥＰＲＯＭの製造方法を示す工程断面図であ
る。
【図１３Ｂ】 本発明の望ましい実施形態による抵抗体
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
【図１３Ｃ】 本発明の望ましい実施形態によるマスク
ＲＯＭトランジスタの製造方法を示す工程断面図であ
る。
ＲＯＭトランジスタの製造方法を示す工程断面図であ
る。
【図１４Ａ】 本発明の望ましい実施形態によるＦＬＯ
ＴＯＸ型ＥＥＰＲＯＭの製造方法を示す工程断面図であ
る。
ＴＯＸ型ＥＥＰＲＯＭの製造方法を示す工程断面図であ
る。
【図１４Ｂ】 本発明の望ましい実施形態による抵抗体
の製造方法を示す工程断面図である。
の製造方法を示す工程断面図である。
【図１４Ｃ】 本発明の望ましい実施形態によるマスク
ＲＯＭトランジスタの製造方法を示す工程断面図であ
る。
ＲＯＭトランジスタの製造方法を示す工程断面図であ
る。
１００ 半導体基板
１１０ 素子分離膜
１２０ 浮遊接合領域
１２２ 抵抗接合領域
１２４ チャンネル接合領域
１３０ 第１ゲート酸化膜
１５２ 下部選択ゲート
１５３ カバーリング下部ゲート
１６２ 選択ゲート層間絶縁膜
１６３ カバーリングゲート層間絶縁膜
１７０ 第２ゲート酸化膜
１７９ 第２ゲート酸化膜
１８１ 制御ゲート
１８２ 上部選択ゲート
１８３ カバーリング上部ゲート
１８４ マスクＲＯＭゲート
１９３ カバーリングゲート
２０４ 低濃度マスクＲＯＭ接合領域
２２２ 低濃度及び高濃度接合領域
２２４ 高濃度マスクＲＯＭ接合領域
２８４ マスクＲＯＭゲート
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/112
27/115
29/788
29/792
Ｆターム(参考） 5F038 AR02 AR12 AR13 EZ20
5F083 CR02 EP02 EP32 EP42 EP55
GA28 JA04 JA19 JA35 PR12
PR43 PR45 PR53 PR57 ZA14
5F101 BA02 BA29 BA36 BB05 BD06
BD07 BD22 BH03 BH04 BH21
Claims (23)
- 【請求項１】 半導体基板の所定領域に形成され
て、セル活性領域、抵抗体活性領域及びマスクＲＯＭ活
性領域を限定する素子分離膜と、 前記抵抗体活性領域に形成される抵抗接合領域と、 前記抵抗接合領域及び前記素子分離膜を横切るカバーリ
ングゲートと前記マスクＲＯＭ活性領域に形成されるチ
ャンネル接合領域と、 前記チャンネル接合領域及び前記素子分離膜を横切るマ
スクＲＯＭゲートと、 前記セル活性領域及び前記素子分離膜を横切るメモリゲ
ート及び選択ゲートと、 前記メモリゲート下部の前記セル活性領域に形成される
浮遊接合領域とを含み、前記浮遊接合領域、前記抵抗接
合領域及び前記チャンネル接合領域は同一の深さである
ことを特徴とする半導体装置。 - 【請求項２】 前記カバーリングゲート、前記選択ゲー
ト及び前記メモリゲートの下部に配置された第１ゲート
酸化膜を含むことを特徴とする請求項１に記載の半導体
装置。 - 【請求項３】 前記メモリゲートの下部に、前記第
１ゲート酸化膜により囲まれたトンネル酸化膜を含むこ
とを特徴とする請求項２に記載の半導体装置。 - 【請求項４】 前記トンネル酸化膜は前記第１ゲー
ト酸化膜より薄い厚さを有することを特徴とする請求項
３に記載の半導体装置。 - 【請求項５】 前記マスクＲＯＭゲートの下部に、
前記第１ゲート酸化膜より薄い厚さを有する第２ゲート
酸化膜が介在されることを特徴とする請求項２に記載の
半導体装置。 - 【請求項６】 前記メモリゲートは順次に積層され
た浮遊ゲート、ゲート層間絶縁膜及び制御ゲートから構
成されることを特徴とする請求項１に記載の半導体装
置。 - 【請求項７】 前記選択ゲートは順次に積層された下部
選択ゲート、選択ゲート層間絶縁膜及び上部選択ゲート
から構成されることを特徴とする請求項１に記載の半導
体装置。 - 【請求項８】 前記選択ゲートは前記メモリゲートと同
一の物質膜から構成されることを特徴とする請求項１に
記載の半導体装置。 - 【請求項９】 前記カバーリングゲートは前記選択ゲー
トと同一の物質膜から構成されることを特徴とする請求
項１に記載の半導体装置。 - 【請求項１０】 前記マスクＲＯＭゲートは前記制御ゲ
ートと同一の物質膜とから構成されることを特徴とする
請求項６に記載の半導体装置。 - 【請求項１１】 前記浮遊接合領域、前記抵抗接合領域
及び前記チャンネル接合領域は同一の不純物を含むこと
を特徴とする請求項１に記載の半導体装置。 - 【請求項１２】 前記浮遊接合領域、前記抵抗接合領域
及び前記チャンネル接合領域は同一の不純物濃度を有す
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項１３】 半導体基板の所定領域にセル活性領
域、抵抗体活性領域及びマスクＲＯＭ活性領域を限定す
る素子分離膜を形成する段階と、 前記セル活性領域、抵抗体活性領域及びマスクＲＯＭ活
性領域に、各々浮遊接合領域、抵抗接合領域及びチャン
ネル接合領域を形成する第１不純物注入工程を実施する
段階と、 前記第１不純物注入工程が実施された、前記セル活性領
域、抵抗体活性領域及びマスクＲＯＭ活性領域の上部に
各々選択ゲートとメモリゲート、カバーリングゲート及
びマスクゲートを形成するゲート形成段階とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項１４】 前記第１不純物注入工程は前記セル活
性領域、抵抗体活性領域及びマスクＲＯＭ活性領域とは
異なる導電型の不純物を使用して実施することを特徴と
する請求項１３に記載の半導体装置の製造方法。 - 【請求項１５】 前記第１不純物注入工程前に、前記セ
ル活性領域、抵抗体活性領域及びマスクＲＯＭ活性領域
上に第１ゲート酸化膜を形成する段階を含むことを特徴
とする請求項１３に記載の半導体装置の製造方法。 - 【請求項１６】 前記第１不純物注入工程が実施された
半導体基板に第１ゲート酸化膜を形成する段階を含むこ
とを特徴とする請求項１３に記載の半導体装置の製造方
法。 - 【請求項１７】 前記第１ゲート酸化膜を形成した後、 前記第１ゲート酸化膜をパターニングして、前記浮遊接
合領域の上部面の一部を露出させる開口部を形成する段
階と、 前記露出された浮遊接合領域の上部面に、前記第１ゲー
ト酸化膜より薄い厚さのトンネル酸化膜を形成する段階
とを付加的に含むことを特徴とする請求項１６に記載の
半導体装置の製造方法。 - 【請求項１８】 前記ゲート形成段階は前記第１不純物
注入工程が実施された半導体基板の全面に、順次に積層
された第１導電膜、第１絶縁膜及び第２導電膜を形成す
る段階と、 前記第２導電膜、第１絶縁膜及び第１導電膜を順次にパ
ターニングして、前記メモリゲート、選択ゲート、カバ
ーリングゲート及びマスクＲＯＭゲートを形成する段階
とを含むことを特徴とする請求項１３に記載の半導体装
置の製造方法。 - 【請求項１９】 前記第１絶縁膜を形成する前に、前記
セル活性領域で前記第１導電膜をパターニングして、前
記セル活性領域に平行な開口部を有する第１導電膜パタ
ーンを形成する段階を付加的に含むことを特徴とする請
求項１８に記載の半導体装置の製造方法。 - 【請求項２０】 前記第２導電膜を形成する前に、 前記第１導電膜及び前記第１絶縁膜をパターニングし
て、前記マスクＲＯＭ活性領域の上部面を露出させる段
階と、 前記露出されたマスクＲＯＭ活性領域上に第２ゲート酸
化膜を形成する段階とを付加的に含むことを特徴とする
請求項１８に記載の半導体装置の製造方法。 - 【請求項２１】 前記第２ゲート酸化膜は前記第１ゲー
ト酸化膜より薄い厚さであることを特徴とする請求項２
０に記載の半導体装置の製造方法。 - 【請求項２２】 前記浮遊接合領域は前記メモリゲート
下部の前記セル活性領域に形成することを特徴とする請
求項１３に記載の半導体装置の製造方法。 - 【請求項２３】 前記浮遊接合領域、前記抵抗接合領域
及びチャンネル接合領域は同時に形成されることを特徴
とする請求項１３に記載の半導体装置の製造方法。
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