JP3261302B2 - 半導体メモリ装置及びその製造方法 - Google Patents

半導体メモリ装置及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置及び
その製造方法に関し、より詳細には、特にプレーナーセ
ル構造のＭＯＳ型電界効果トランジスタ（ＦＥＴ）で構
成された半導体メモリ装置とその製造方法に関する。
【０００２】
【従来の技術】従来、メモリセル部と周辺回路部とから
構成され、これらメモリセル部及び周辺回路部にＭＯＳ
型ＦＥＴが形成された半導体メモリ装置の高集積化のた
めに、図１に示したような半導体メモリ装置が提案され
ている。この半導体メモリ装置を製造する場合、まず、
半導体基板１上のメモリセル部Ｍに、ビットラインとな
るソース／ドレイン領域２ａを複数本ほぼ平行に形成す
る。次いで、ソース／ドレイン領域２ａ上にゲート絶縁
膜（図示せず）を介して、ソース／ドレイン領域２ａと
直交する方向に、ワードラインとなるゲート電極３ａを
形成する。この際、同時に周辺回路部ＣにおけるＭＯＳ
型ＦＥＴのゲート電極３ｂも形成する。続いて、周辺回
路部ＭのＭＯＳ型ＦＥＴのソース／ドレイン領域２ｂ
を、ゲート電極３ｂをマスクとしたイオン注入によって
形成する。なお、メモリセル部Ｍには、ゲート電極３ａ
をマスクとして、ソース／ドレイン領域２ａの導電型不
純物と逆導電型の不純物を注入することによって素子分
離を行う。また、メモリセル部Ｍ及び周辺回路部Ｃのト
ランジスタのチャネル領域は、基板全面に対するイオン
注入によりＶth制御が行われている。
【０００３】
【発明が解決しようとする課題】一般に、このような半
導体メモリ装置は、周辺回路部Ｃを構成するＭＯＳ型Ｆ
ＥＴの微細化に伴い、主としてチャネル長を短くしてい
く際に生じる短チャネル効果により、しきい値電圧Ｖth
の変動、Ｖ−Ｉ曲線の飽和特性の歪み、動作速度の低下
など、ＭＯＳ型ＦＥＴの特性に種々の悪影響が増大して
いる。これに対して、例えば、周辺回路部Ｃを構成する
ＭＯＳ型ＦＥＴの短チャネル効果改善のために適用され
るドレインエンジニアリングの方法においては、ドレイ
ン領域からチャネル方向への電界の広がりを抑えるため
にＬＤＤ（Lighty Doped Drain）領域を浅く形成し、そ
の浅いＬＤＤ領域近傍に、ゲート電極形成以降の工程
で、ソース／ドレイン領域と逆導電型の不純物を、ゲー
ト電極に対して自己整合的（self-alignment）にイオン
注入することが行われている。
【０００４】また、別の方法として、上記と同じくＬＤ
Ｄ領域を浅くし、ドレイン領域からチャネル方向への電
界の広がりを抑えながら、チャネル表面近くの不純物濃
度を高くすることも行われている。
【０００５】しかしながら、プレーナーセル構造のメモ
リセル部のＭＯＳ型ＦＥＴにおいては、ゲート絶縁膜形
成以前の工程でソース／ドレイン領域が形成され、この
ソース／ドレイン領域形成以降の工程で、ゲート電極及
び周辺回路部のソース／ドレイン領域等が形成されるた
め、メモリセル部のソース／ドレイン領域を浅く形成す
ることが困難であった。よって、メモリセル部のソース
／ドレイン領域は、周辺回路部におけるＭＯＳ型トラン
ジスタのソース／ドレイン領域よりも深くなり、メモリ
セル部のトランジスタのドレイン付近の電界の上昇によ
るチャネル部の深い領域の電位の変動を抑制できず、短
チャネル効果の改善ができない。
【０００６】また、プレーナーセル構造のメモリセル部
のＭＯＳ型ＦＥＴは、ソース／ドレイン領域がゲート電
極とオーバーラップしているため、上述のドレインエン
ジニアリングのように、ゲート電極と自己整合的にＬＤ
Ｄ領域近傍へのソース／ドレイン領域と逆導電型の不純
物のイオン注入を行うことができず、メモリセルの高集
積化が不可能である。
【０００７】一方、プレーナーセル構造のメモリセル部
のＭＯＳ型ＦＥＴの短チャネル効果を改善する方法とし
ては、チャネルの不純物濃度を上げて、しきい値電圧Ｖ
thを大きくすることが有効であると考えられている。し
かし、現在の半導体プロセスにおいては、メモリセル部
及び周辺回路部のトランジスタのチャネル領域のしきい
値電圧Ｖth制御は、半導体基板に対する全面イオン注入
により行われているため、メモリセル部のＭＯＳ型ＦＥ
Ｔのしきい値制御のみを行うことは困難である（図１３
及び図１４参照）。さらに、半導体メモリ装置における
周辺回路部におけるＭＯＳ型ＦＥＴは、ある程度高速で
動作させる必要があるため、そのしきい値電圧Ｖthを大
きくすることは好ましくない。つまり、しきい値電圧Ｖ
thが大きすぎると周辺回路における個々のトランジスタ
内を流れる電流は小さくなり、また、電流がトランジス
タのゲート電極へ供給されてＯＮになるまでの時間が長
くなるという欠点があるからである。
【０００８】このように、従来のプレーナーセル構造と
称される半導体メモリ装置の技術では、周辺回路部にお
けるトランジスタをある程度高速で動作させつつ、同時
にメモリセル部においても、トランジスタの短チャネル
効果を改善して、高集積化を図ることは不可能であり、
未だプレナーセル構造と称される半導体メモリ装置は、
高速化と高集積化を同時に達成されていないのが現状で
ある。
【０００９】
【課題を解決するための手段】本発明によれば、半導体
基板上に形成された少なくとも１つのゲート電極と、前
記半導体基板内において前記ゲート電極に対して直交す
るとともに、互いに並行して形成されたソース／ドレイ
ン領域とからなる第１導電型チャネル・トランジスタを
複数個有する、フラットセル構造を有するメモリセル部
と、前記半導体基板上に形成されたゲート電極と、ソー
ス／ドレイン領域とからなる第１導電型チャネル・トラ
ンジスタを含む周辺回路部とから構成される半導体メモ
リ装置であって、前記フラットセル構造を有するメモリ
セル部の表面の第２導電型不純物濃度を、周辺回路の表
面の第２導電型不純物濃度よりも高くして、前記フラッ
トセル構造を有するメモリセル部において互いに隣接す
る第１導電型チャネル・トランジスタを分離してなる半
導体メモリ装置が提供される。
【００１０】
【００１１】さらに、本発明によれば、(i-a) 半導体基
板のメモリセル部に所望の形状を有するマスクを形成
し、該マスクを用いて第１導電型不純物を注入して並行
した複数の第１導電型ソース／ドレイン領域を形成し、
(ii-a)少なくとも前記メモリセル部に開口を有するマス
クを形成し、該マスクを用いて第２導電型不純物を注入
し、(iii-a) 前記メモリセル部に、前記第１導電型ソー
ス／ドレイン領域に対して直交する少なくとも１つのゲ
ート電極を形成する第１の半導体メモリ装置の製造方法
が提供される。
【００１２】また、(i-b) 半導体基板のメモリセル部に
所望の形状を有するマスクを形成し、該マスクを用いて
第１導電型不純物を注入して並行した複数の第１導電型
ソース／ドレイン領域を形成し、(ii-b)前記メモリセル
部に、前記第１導電型ソース／ドレイン領域に対して直
交する少なくとも１つのゲート電極を形成し、(iii-b)
少なくとも前記メモリセル部に開口を有するマスクを形
成し、(iv-b)該マスクを用いて前記半導体基板の表面層
及び前記ゲート電極の表面層に第２導電型不純物をイオ
ン注入し、工程(iv-b)の前又は後に、(v-b) 前記マスク
を用いて前記ゲート電極を通して該ゲート電極下の半導
体基板表面層に到達するように第２導電型不純物をイオ
ン注入する第１の半導体メモリ装置の別の製造方法が提
供される。
【００１３】さらに、(i-c) 半導体基板のメモリセル部
に所望の形状を有するマスクを形成し、(ii-c)該マスク
を用いて第１導電型不純物を前記半導体基板の表面に対
する法線方向から注入して並行した複数の第１導電型ソ
ース／ドレイン領域を形成し、工程(ii-c)の前又は後
に、(iii-c) 前記マスクを用いて第２導電型不純物を、
前記半導体基板の表面に対する法線方向から傾斜させて
注入して、少なくとも前記第１導電型ソース領域に隣接
するチャネルの外周領域に、該チャネルの中央部よりも
不純物濃度の高い領域を形成し、(iv-c)前記メモリセル
部に、前記第１導電型ソース／ドレイン領域に対して直
交する少なくとも１つのゲート電極を形成する第２の半
導体メモリ装置の製造方法が提供される。
【００１４】
【発明の実施の形態】本発明の半導体メモリ装置は、同
一の半導体基板上に形成されたフラットセル構造を有す
るメモリセル部と周辺回路部とから構成されるものであ
る。
【００１５】メモリセル部においては、半導体基板上
に、ゲート絶縁膜を介して略平行に並列して形成された
少なくとも１つのゲート電極と、このゲート電極に対し
て直交するように、略平行に並列して形成されたソース
／ドレイン領域とからなる少なくとも１つのＭＯＳ型電
界効果トランジスタを有している。ゲート絶縁膜は、通
常用いられる材料、例えばＳｉＯ2 膜等により１０〜１
５０Å程度の膜厚で形成することができる。ゲート電極
は、通常用いられる材料、例えばポリシリコン、シリサ
イド、ポリサイド等により膜厚８００〜５０００Å程度
の膜厚、所望の線幅で形成することができる。ソース／
ドレイン領域はＮ型又はＰ型のいずれの導電型不純物を
含有していてもよく、例えばリン、砒素又はボロン等の
不純物濃度は１０20〜１０21ｃｍ-3であることが好まし
い。メモリセル部は、Ｎ型又はＰ型のいずれかの導電型
チャネル・トランジスタを少なくも１つ含んで構成され
ていればよいが、複数のゲート電極が並列して形成され
て、複数のトランジスタが含まれていることが好まし
く、さらに、複数のゲート電極と複数のソース／ドレイ
ン領域とが平行に形成されて構成されるトランジスタが
含まれていてもよい。このメモリセル部は、ＭＲＯＭ、
ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＤＲＡＭ、ＦＲＡＭ等のい
ずれに利用されるものであってもよいが、特にＭＲＯＭ
として使用されることが好ましい。
【００１６】周辺回路部においては、半導体基板上に、
ゲート絶縁膜を介して形成されたゲート電極と、このゲ
ート電極に対して自己整合的に形成されたソース／ドレ
イン領域とからなる少なくとも１つのＭＯＳ型電界効果
トランジスタを有している。ゲート絶縁膜及びゲート電
極は、メモリセル部のトランジスタと同様の材料で形成
されていてもよい。また、ソース／ドレイン領域は、ゲ
ート電極に対して自己整合的に、メモリセル部のトラン
ジスタと同様の不純物濃度で形成されていることが好ま
しい。周辺回路部におけるトランジスタとしては、メモ
リセル部におけるトランジスタと同じ導電型チャネル・
トランジスタであれば、Ｎ型又はＰ型のいずれの導電型
チャネル・トランジスタでもよいが、ＣＭＯＳのように
Ｎ型及びＰ型の両方の導電型チャネル・トランジスタを
含んでいてもよい。また、周辺回路部において、メモリ
セル部のトランジスタと異なる導電型チャネル・トラン
ジスタをも含む場合には、適宜ウェル等としてＮ型又は
Ｐ型の不純物領域が少なくとも１つ形成されていること
が好ましい。この場合の不純物領域は、例えば表面濃度
が１０17〜１０18ｃｍ-3程度であることが好ましい。
【００１７】本発明の第１の半導体メモリ装置のメモリ
セル部におけるトランジスタのチャネルの不純物濃度
は、周辺回路におけるトランジスタのチャネルの不純物
濃度よりも高く設定されている。つまり、周辺回路部に
おけるトランジスタのチャネルの表面不純物濃度が１×
１０17〜２×１０17ｃｍ-3程度に設定されている場合に
は、メモリセル部におけるトランジスタのチャネルの表
面不純物濃度は２×１０ 17〜４×１０17ｃｍ-3程度であ
ることが好ましい。これにより、周辺回路部においては
高速性を得ることができるとともに、メモリセル部にお
いては短チャネル効果を防止することができる。
【００１８】また、本発明の第２の半導体メモリ装置の
メモリセル部におけるトランジスタは、少なくともソー
ス領域に隣接するチャネルの外周領域の不純物濃度が、
同じトランジスタのチャネルの中央部の不純物濃度より
も高く設定されている。例えば、メモリセル部のトラン
ジスタのソース／ドレイン領域の第１導電型不純物濃度
が１０20〜１０21ｃｍ-3程度、メモリセル部のトランジ
スタのチャネルの中央部表面の第２導電型不純物濃度が
１×１０17〜２×１０17ｃｍ-3程度の場合、少なくとも
ソース領域に隣接するチャネルの外周領域表面の第２導
電型不純物濃度は２×１０17〜４×１０17ｃｍ-3程度で
あることが好ましい。なお、このチャネルにおける不純
物濃度の高い領域は、ソース領域に隣接する領域に配置
されているかぎり、ドレイン領域に隣接する領域にも配
置されていてもよいし、さらにチャネルの外周部全体に
渡って配置されていてもよい。また、メモリセル部のト
ランジスタのチャネル中央部の不純物濃度は、周辺回路
部におけるトランジスタのチャネルと同程度の不純物濃
度でよい。
【００１９】本発明における第１及び第２の半導体メモ
リ装置のメモリセル部が、ＭＲＯＭとして適用される場
合には、ＲＯＭデータに応じて所望のトランジスタのし
きい値電圧を高低させて書き込みが行われるが、上述の
条件を満たすかぎり、しきい値電圧の設定は２値又はそ
れ以上の多値であってもよい。
【００２０】また、本発明における半導体メモリ装置に
おいては、半導体メモリ装置のメモリセル部における第
１導電型チャネル・トランジスタへ印加するゲート電圧
を制御するドライバー回路が接続され、さらにこのドラ
イバー回路に半導体メモリ装置へ供給する電源電圧より
も高い電圧を供給するブースト回路が接続されているこ
とが好ましい。ここで、ドライバー回路及びブースト回
路は、それらの機能を併せ持つ回路としてメモリ部に接
続されているものであってもよい。例えば、本発明の半
導体メモリ装置の構成を図１５に示す。図１５のよう
に、本発明における半導体メモリ装置にはリングオシレ
ータ、チャージポンピング回路、レベルシフター等が含
まれる。図１５におけるチャージポンピング回路は、半
導体メモリ装置内に電源電圧ＶDDよりも高い電圧ＶPPを
発生させて、そのＶPP電圧を各レベルシフターに供給す
る。また、ＶDDと同じか又はそれよりも低い電源のワー
ドラインデコーダの各出力を各レベルシフターに入力す
る。そして、各レベルシフターは、ＶDDよりも高い電圧
をメモリセル部のワードラインに出力する。また、図１
６及び図１７にチャージポンピング回路、レベルシフタ
ーの回路構成を示す。図１６のチャージポンピング回路
はＧＮＤ、ＶDD及びリングオシレータのパルス出力部に
接続されており、回路内でブースト回路によって、ＶDD
よりも高い電圧を発生する。図１７のレベルシフタ回路
は、ＧＮＤ、ＶDD及びチャージポンピング回路のＶPP出
力部及びワードラインデコーダ出力部に接続されてお
り、ワードラインデコーダ出力の電圧振幅をＧＮＤ・Ｖ
DDからＧＮＤ・ＶPPに変換してメモリセルワードライン
を駆動する。
【００２１】上記第１の半導体メモリ装置を製造する方
法において、工程(i-a) で、まず半導体基板のメモリセ
ル部に所望の形状を有するマスクを形成する。このマス
クは、通常用いられるレジスト等をフォトリソグラフィ
工程により所望の形状にパターニングすることにより形
成することができる。そして、このマスクを用いて、第
１導電型不純物を注入して略平行に並行した複数の第１
導電型ソース／ドレイン領域を形成する。この際の不純
物は、例えばＮ型の場合にはリン又は砒素イオンが好ま
しく、１０15〜１０16ｃｍ-2程度のドーズ、１０〜１０
０ｋｅＶ程度のエネルギーで、半導体基板の表面に対し
てほぼ法線方向からイオン注入することにより形成する
ことができる。なお、ソース／ドレイン領域を形成する
前に、必要に応じて、半導体基板にウェル等のＮ型又は
Ｐ型ウェル等の不純物領域を形成してもよいし、しきい
値電圧制御のための全面イオン注入を行ってもよい。ま
た、素子分離膜を形成することにより、周辺回路部とメ
モリセル部とを分離してもよいし、素子形成領域を規定
してもよい。
【００２２】工程(ii-a)において、少なくともメモリセ
ル部に開口を有するマスクを形成する。このマスクは、
上記と同様に形成することができる。なお、この際のマ
スクは、メモリセル部におけるトランジスタと同じ導電
型を有する周辺回路部におけるトランジスタの形成領域
をマスクするものであれば、その他の領域に開口を有し
ていてもよい。例えば、周辺回路部に、メモリセル部に
おけるトランジスタと異なる導電型を有するトランジス
タをも形成する場合には、このトランジスタの形成領域
に開口部を有していてもよい。このマスクを用いて、第
２導電型不純物、つまり基板と異なる導電型の不純物を
注入する。この際、不純物は１×１０12〜２×１０12ｃ
ｍ-2程度のドーズ、１０〜５０ｋｅＶ程度の注入エネル
ギーで注入することが好ましい。この工程により、メモ
リセル部におけるトランジスタのチャネルの不純物濃度
は、２×１０17〜４×１０17ｃｍ-3程度に設定されるこ
ととなり、周辺回路における同導電型チャネルトランジ
スタのチャネルの不純物濃度よりも高く設定されること
となる。
【００２３】工程(iii-a) において、メモリセル部に、
先に形成された第１導電型ソース／ドレイン領域に対し
て直交する少なくとも１つのゲート電極を形成する。ゲ
ート電極は、ゲート絶縁膜を介して、公知の方法により
上述の材料で、所望の形状に形成することができる。な
お、この際、周辺回路部又はメモリセル部の他のトラン
ジスタを構成するゲート電極を同時に形成してもよい。
また、このゲート電極を形成するために、パターニング
マスクとして絶縁膜等を用いた場合には、ゲート電極上
に絶縁膜を残存させていてもよいし、さらにサイドウォ
ールスペーサ等を形成してもよい。
【００２４】これらの後、周辺回路部のみ開口を有する
マスク等を用いて、ゲート電極に対して自己整合的にソ
ース／ドレイン領域を形成し、さらに層間絶縁膜の積
層、コンタクトホールの形成、配線層の形成等の公知の
工程を行い、半導体メモリ装置を完成させる。なお、マ
スクＲＯＭ等のデータの書き込みを行う場合には、これ
らの工程の間、又は後に適宜書き込み工程を行うことが
できる。
【００２５】また、本発明の第１の半導体メモリ装置の
別の製造方法として、工程(i-b) において、工程(i-a)
と同様の工程を行った後、工程(ii-b)において、メモリ
セル部に、第１導電型ソース／ドレイン領域に対して直
交する少なくとも１つのゲート電極を形成する。この際
のゲート電極は上記工程(iii-a) と同様に形成すること
ができる。
【００２６】次いで、工程(iii-b) において、少なくと
もメモリセル部に開口を有するマスクを形成する。この
際のマスクは工程(ii-a)におけるマスクの形成と同様に
行うことができる。
【００２７】工程(iv-b)において、得られたマスクを用
いて半導体基板の表面層及び前記ゲート電極の表面層に
第２導電型不純物をイオン注入する。つまり、この際の
イオン注入は、主として、ゲート電極が形成されていな
い領域の半導体基板の表面層の不純物濃度を高く設定す
るための工程であり、不純物がボロン等の場合、５×１
０12〜５×１０13ｃｍ-2程度のドーズ、５〜５０ｋｅＶ
程度の注入エネルギーで注入する。
【００２８】また、工程(v-b) において、上記で得られ
たマスクを用いてゲート電極を通して、このゲート電極
下の半導体基板表面層に到達するように第２導電型不純
物をイオン注入する。つまり、この際のイオン注入は、
主として、ゲート電極が形成されている領域の半導体基
板の表面層の不純物濃度を高く設定するための工程であ
り、不純物がボロン等の場合、１×１０12〜２×１０12
ｃｍ-2程度のドーズ、１００〜３００ｋｅＶ程度の注入
エネルギーで注入する。なお、この工程は、上記工程(i
v-b)前又は後のいずれに行ってもよい。これらの工程に
より、ゲート電極が形成されているメモリセル部の半導
体基板の表面層の不純物濃度を、２×１０17〜４×１０
17ｃｍ-3程度と、周辺回路における同導電型チャネルト
ランジスタのチャネルの不純物濃度よりも高く、均一に
設定することができる。この後の工程は上述した工程と
同様に行うことができる。
【００２９】さらに、本発明の第２の半導体メモリ装置
の製造方法においては、工程(i-c)において、工程(i-a)
と同様にマスクを形成し、工程(ii-c)において、工程
(i-a) と同様に、得られたマスクを用いてソース／ドレ
イン領域を形成する。
【００３０】工程(iii-c) において、ソース／ドレイン
領域を形成するために用いた不純物と異なる導電型の不
純物を、同じマスクを用いて注入する。この際の不純物
は、例えば、ボロンを用いた場合には、１０13〜１０14
ｃｍ-2のドーズ、１０〜５０ｋｅＶ程度の注入エネルギ
ーで、半導体基板の法線方向から０〜４５°程度傾斜し
た方向から注入する。また、この際の注入は、少なくと
もソース領域に隣接するチャネルの外周領域に行えばよ
いので、一方向から、又は同様にドレイン領域に隣接す
るチャネルの外周領域に行われるように二方向から、さ
らにチャネル外周領域全体に渡って行われるように半導
体基板を法線を軸に回転させながら行ってもよい。な
お、この工程(iii-c) は、工程(ii-c)前又は後のいずれ
に行ってもよい。これらの注入により、所望の領域に、
メモリセル部の第１導電型チャネル・トランジスタのチ
ャネルの中央部の不純物濃度よりも高い不純物濃度を有
する領域を形成することができる。
【００３１】工程(iv-c)において、メモリセル部に、第
１導電型ソース／ドレイン領域に対して直交する少なく
とも１つのゲート電極を形成する。この工程は上記工程
(iii-a) と同様に行うことができる。
【００３２】なお、本発明の半導体メモリ装置に接続さ
れる又は併設されるドライバー回路及びブースト回路
は、一部同一の工程により又は上記工程とは別の工程で
形成することができる。
【００３３】以下に、本発明の半導体メモリ装置の具体
的な実施例を図面に基づいて説明する。
【００３４】実施の形態１ 本発明の半導体メモリ装置は、図１に示したように、半
導体基板１上に形成されたメモリセル部Ｍと周辺回路部
Ｃとからなる。メモリセル部Ｍは、ビットラインとなる
ソース／ドレイン領域２ａを複数本平行に形成されてお
り、このソース／ドレイン領域２ａ上にゲート絶縁膜
（図示せず）を介して、ソース／ドレイン領域２ａと直
交する方向に、ワードラインとなるゲート電極３ａが延
設されて構成されている。また、周辺回路部Ｃには、例
えばＰＭＯＳ領域とＮＭＯＳ領域とが形成されており、
それぞれの領域内にゲート電極３ｂと、ゲート電極３ｂ
に自己整合的にソース／ドレイン領域２ｂが形成されて
トランジスタを構成している。
【００３５】この半導体メモリ装置のメモリセル部Ｍと
周辺回路部Ｃにおけるトランジスタのチャネル中央の不
純物プロファイルを図２に示す。この半導体メモリ装置
においては、周辺回路部Ｃにおけるトランジスタのチャ
ネルの不純物プロファイルは、従来と同様に保ちつつ、
メモリセル部におけるトランジスタのチャネルの不純物
濃度を高く設定することにより、メモリセル部における
トランジスタの短チャネル効果を改善し、高集積化を図
ることができる。また、上記半導体メモリ装置は、図３
に示したように、メモリセル部を構成するトランジスタ
が、そのワードラインが行デコーダ、ビットラインが列
デコーダ及び／又はセンスアンプに接続されている。さ
らに、ワードラインは、ゲート電圧を制御するためのド
ライバ回路に接続されており、このドライバ回路には、
半導体メモリ装置への供給電源電圧よりも高い電圧を供
給するためのブースト回路が接続されている。
【００３６】上記半導体メモリ装置における製造方法を
図面に基づいて説明する。なお、図４〜図６は、図１の
Ａ−Ａ′線断面図である。まず、図４に示したように、
Ｐ型半導体基板１の所望の領域に、周辺回路部ＣのＰＭ
ＯＳを形成するためのＮ型領域７を２×１０17ｃｍ3 程
度の表面不純物濃度を有するように形成し、この半導体
基板１上全面にゲート絶縁膜４を形成する。その後、メ
モリセル部Ｍに互いに平行な複数本の開口部を有するマ
スクパターン５を形成し、このマスクパターン５をマス
クとして、例えば、砒素イオンを、５×１０15ｃｍ-2程
度のドーズ、５０ｋｅＶ程度のエネルギーでイオン注入
し、ソース／ドレイン領域２ａを形成する。
【００３７】次いで、図５に示したように、イオン注入
用マスクパターン６を形成し、このマスクパターン６を
マスクとして、Ｐ型不純物イオン、例えば、ボロンイオ
ンを、メモリセル部Ｍとなる領域と周辺回路部Ｃにおけ
るＰＭＯＳ形成領域とに、同時に、５×１０12ｃｍ-2程
度のドーズ、２０ｋｅＶ程度のエネルギーでイオン注入
する。このイオン注入により、メモリセル部Ｍとなる領
域の不純物濃度を周辺回路部ＣのＮＭＯＳとなる領域の
不純物濃度よりも高く設定するとともに、周辺回路部Ｃ
のＰＭＯＳとなる領域においては、先に形成されたＮ型
領域７に含まれる不純物に打ち消されることとなる。
【００３８】続いて、図６に示したように、メモリセル
部に形成されたソース／ドレイン領域２ａとほぼ直交す
る複数のゲート電極３ａを形成すると同時に、周辺回路
部Ｃにもゲート電極３ｂを形成する。
【００３９】その後、周辺回路部Ｃのトランジスタのソ
ース／ドレイン領域２ｂを、ゲート電極３ｂをマスクと
したイオン注入によって順次形成し、層間絶縁膜、金属
配線等を形成し、さらにＲＯＭデータに対応した書き込
みを行うことにより半導体メモリ装置を完成する。
【００４０】実施の形態２ 実施の形態１における半導体メモリ装置の別の製造方法
を説明する。なお、図７〜図９は、図１のＡ−Ａ′線断
面図である。まず、図４と同様に、図７に示したよう
に、Ｐ型半導体基板１の所望の領域に、周辺回路部Ｃの
ＰＭＯＳを形成するためのＮ型領域７を形成し、この半
導体基板１上全面にゲート絶縁膜４を形成する。その
後、メモリセル部Ｍに互いに平行な複数本の開口部を有
するマスクパターン５を形成し、このマスクパターン５
をマスクとして、例えば、砒素イオンを注入してソース
／ドレイン領域２ａを形成する。
【００４１】次いで、図８に示したように、メモリセル
部に形成されたソース／ドレイン領域２ａとほぼ直交す
る複数のゲート電極３ａを形成すると同時に、周辺回路
部Ｃにもゲート電極３ｂを形成する。
【００４２】続いて、図９に示したように、メモリセル
部のみ開口部を有するイオン注入用マスクパターン８を
形成する。このマスクパターン８をマスクとして、ま
ず、Ｐ型不純物イオン、例えば、ボロンイオンを、１×
１０13ｃｍ-2程度のドーズ、２０ｋｅＶ程度のエネルギ
ーで、半導体基板１の表面層及びゲート電極３ａの表面
層にイオン注入する。このイオン注入により、半導体基
板１の表面層及びゲート電極３ａの表面層の不純物濃度
が５×１０16〜１×１０18ｃｍ-3程度に設定される。次
いで、同一のマスクパターン８をマスクとして、Ｐ型不
純物イオン、例えば、ボロンイオンを、２×１０12ｃｍ
-2程度のドーズ、２００ｋｅＶ程度と先のイオン注入よ
りも高いエネルギーで、ゲート電極３ａを通してゲート
電極３ａ下の半導体基板１表面層に到達するようにイオ
ン注入する。このイオン注入により、ゲート電極３ａ下
の半導体基板１表面層の不純物濃度が５×１０16〜１×
１０ 18ｃｍ-3程度に設定されることとなり、よって、メ
モリセル部Ｍにおける半導体基板表面の不純物濃度は、
周辺回路部ＣのＮＭＯＳ領域における半導体基板表面の
不純物濃度よりも高く、しかも均一に設定されることと
なる。
【００４３】その後、周辺回路部Ｃのトランジスタのソ
ース／ドレイン領域２ｂを、ゲート電極３ｂをマスクと
したイオン注入によって順次形成し、層間絶縁膜、金属
配線等を形成し、さらにＲＯＭデータに対応した書き込
みを行うことにより半導体メモリ装置を完成する。
【００４４】実施の形態３ この半導体メモリ装置は、基本的な構成は図１で示した
半導体メモリ装置と同様である。この半導体メモリ装置
のメモリセル部Ｍと周辺回路部Ｃにおけるトランジスタ
の基板表面の不純物プロファイルを図１０に示す。これ
によれば、周辺回路部Ｃにおけるトランジスタのチャネ
ル部の不純物プロファイルは、従来と同様に保ちつつ、
メモリセル部Ｍにおけるトランジスタのチャネルの外周
近傍、特にチャネルにおける少なくともソース領域の隣
接領域で、周辺回路部Ｃにおけるトランジスタのチャネ
ル及びメモリセル部Ｍにおけるトランジスタのチャネル
中央付近よりも、不純物濃度を高く設定していることに
より、メモリセル部におけるトランジスタの短チャネル
効果を改善し、高集積化を図ることができる。
【００４５】上記の半導体メモリ装置の製造方法を図面
に基づいて説明する。なお、図１１〜図１２は、図１の
Ａ−Ａ′線断面図である。まず、実施の形態１と同様の
方法により、図１１に示したように、Ｐ型半導体基板１
の所望の領域に周辺回路部ＣにおけるＰＭＯＳを形成す
るためのＮ型領域を形成し、この半導体基板１上全面に
ゲート絶縁膜４を形成する。その後、メモリセル部Ｍに
互いに平行な複数本の開口部を有するマスクパターン５
を形成し、このマスクパターン５をマスクとして、ま
ず、砒素イオンを、５×１０15ｃｍ-2程度のドーズ、５
０ｋｅＶ程度のエネルギーで、ほぼ半導体基板１表面に
対する法線方向からイオン注入し、ソース／ドレイン領
域２ａを形成する。次いで、同じマスクパターン５をマ
スクとして用いて、例えばボロンイオンを、５×１０13
ｃｍ-2程度のドーズ、２０ｋｅＶ程度のエネルギーで、
半導体基板１表面に対する法線方向から４５°程度傾斜
した方向からイオン注入し、ソース／ドレイン領域２ａ
の両端、つまり、チャネル領域の外周部近傍にＰ型領域
９を形成する。これにより、周辺回路部Ｃにおけるトラ
ンジスタが形成された基板表面の不純物プロファイルを
図１０のように設定することができる。
【００４６】
【発明の効果】本発明によれば、プレーナーセル構造と
称される半導体メモリ装置において、メモリセル部にお
ける第１導電型チャネル・トランジスタのチャネルの不
純物濃度が、周辺回路部における第１導電型チャネル・
トランジスタのチャネルの不純物濃度よりも高いので、
周辺回路部におけるトランジスタの特性を損ねることな
く、メモリセル部のトランジスタの短チャネル効果が改
善され、かかる半導体メモリ装置の更なる高集積化が可
能となる。
【００４７】また、メモリセル部における第１導電型チ
ャネル・トランジスタの少なくともソース領域に隣接す
るチャネルの外周領域の不純物濃度が、第１導電型チャ
ネル・トランジスタのチャネルの中央部の不純物濃度よ
りも高いので、上記と同様に周辺回路部におけるトラン
ジスタの特性を損ねることなく、メモリセル部のトラン
ジスタの短チャネル効果が改善され、かかる半導体メモ
リ装置の更なる高集積化が可能となる。
【００４８】さらに、半導体メモリ装置のメモリセル部
における第１導電型チャネル・トランジスタへ印加する
ゲート電圧を制御するドライバー回路が接続され、さら
にこのドライバー回路に半導体メモリ装置へ供給する電
源電圧よりも高い電圧を供給するブースト回路が接続さ
れている場合には、メモリセル部におけるトランジスタ
のゲート電極に十分高い電圧を印加した状態で、かかる
トランジスタのドレイン電圧のセンスを行うことによ
り、わずかなドレイン電圧の変動に対しても反応するセ
ンス回路を有する半導体メモリ装置を得ることができる
とともに、周辺回路部の動作だけでなく、メモリセル部
におけるトランジスタののセンス動作も高速化が可能と
なり、かかる半導体メモリ装置の動作の高速化が可能と
なる。
【００４９】また、本発明によれば、従来のＣＭＯＳプ
ロセス等による半導体メモリ装置の製造方法によって、
そのフォト工程回数を増やすことなく、しかも周辺回路
部におけるトランジスタの特性を損ねることなくメモリ
セルＭＯＳＦＥＴの短チャネル効果が改善され、かかる
半導体メモリ装置をさらに高集積化して製造することが
可能となる。特に、ゲート電極を形成するよりも前にメ
モリセル部におけるトランジスタの短チャネル効果防止
のためのイオン注入を行う場合には、ソース／ドレイン
領域の深さに対応して短チャネル効果を防止できること
となる。
【００５０】
【図面の簡単な説明】
【図１】半導体メモリ装置の一例を示す要部の概略平面
図である。
【図２】本発明の半導体メモリ装置を構成するメモリセ
ル部と周辺回路部とにおけるトランジスタのチャネルの
不純物プロファイルを示す図である。
【図３】本発明の半導体メモリ装置の一例を示す回路図
である。
【図４】本発明の半導体メモリ装置の製造方法の一実施
例を示す概略断面図である。
【図５】本発明の半導体メモリ装置の製造方法の一実施
例を示す概略断面図である。
【図６】本発明の半導体メモリ装置の製造方法の一実施
例を示す概略断面図である。
【図７】本発明の半導体メモリ装置の製造方法の別の実
施例を示す概略断面図である。
【図８】本発明の半導体メモリ装置の製造方法の別の実
施例を示す概略断面図である。
【図９】本発明の半導体メモリ装置の製造方法の別の実
施例を示す概略断面図である。
【図１０】本発明の別の半導体メモリ装置を構成するメ
モリセル部と周辺回路部とにおけるトランジスタの不純
物プロファイルを示す図である。
【図１１】本発明の半導体メモリ装置の製造方法のさら
に別の実施例を示す概略断面図である。
【図１２】本発明の半導体メモリ装置の製造方法のさら
に別の実施例を示す概略断面図である。
【図１３】従来の半導体メモリ装置を構成するメモリセ
ル部と周辺回路部とにおけるトランジスタのチャネルの
不純物プロファイルを示す図である。
【図１４】従来の半導体メモリ装置を構成するメモリセ
ル部と周辺回路部とにおけるトランジスタの不純物プロ
ファイルを示す図である。
【図１５】本発明における半導体メモリ装置の構成を示
す概略回路図である。
【図１６】本発明における半導体メモリ装置に含まれる
チャージポンピング回路を示す概略回路図である。
【図１７】本発明における半導体メモリ装置に含まれる
レベルシフター回路を示す概略回路図である。
【符号の説明】
１ 半導体基板 ２ａ、２ｂ ソース／ドレイン領域 ３ａ、３ｂゲート電極 ４ ゲート絶縁膜 ５、６、８ マスクパターン ７ Ｎ型領域 ９ Ｐ型領域 Ｍ メモリセル部 Ｃ 周辺回路部 ＷＬ ワードライン
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−15965（ＪＰ，Ａ) 特開 平３−58475（ＪＰ，Ａ) 特開 平７−99236（ＪＰ，Ａ) 特開 平７−226446（ＪＰ，Ａ) 特開 平４−358393（ＪＰ，Ａ) 特開 平５−225779（ＪＰ，Ａ) 特開 平４−212455（ＪＰ，Ａ) 特開 平５−121698（ＪＰ，Ａ) 特開 昭62−11277（ＪＰ，Ａ) 特開 平１−143255（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8246 G11C 17/12 H01L 27/112

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された少なくとも１
    つのゲート電極と、前記半導体基板内において前記ゲー
    ト電極に対して直交するとともに、互いに並行して形成
    されたソース／ドレイン領域とからなる第１導電型チャ
    ネル・トランジスタを複数個有する、フラットセル構造
    を有するメモリセル部と、 前記半導体基板上に形成されたゲート電極と、ソース／
    ドレイン領域とからなる第１導電型チャネル・トランジ
    スタを含む周辺回路部とから構成される半導体メモリ装
    置であって、 前記フラットセル構造を有するメモリセル部の表面の第
    ２導電型不純物濃度を、周辺回路の表面の第２導電型不
    純物濃度よりも高くして、前記フラットセル構造を有す
    るメモリセル部において互いに隣接する第１導電型チャ
    ネル・トランジスタを分離してなることを特徴とする半
    導体メモリ装置。
  2. 【請求項２】 メモリセル部における第１導電型チャネ
    ル・トランジスタの少なくともソース領域に隣接するチ
    ャネルの外周領域の不純物濃度が、前記チャネルの中央
    部の不純物濃度よりも高い請求項１に記載の半導体メモ
    リ装置。
  3. 【請求項３】 さらに、半導体メモリ装置のメモリセル
    部における第１導電型チャネル・トランジスタへ印加す
    るゲート電圧を制御するドライバー回路が接続され、さ
    らに該ドライバー回路に前記半導体メモリ装置へ供給す
    る電源電圧よりも高い電圧を供給するブースト回路が接
    続されてなる請求項１又は２記載の半導体メモリ装置。
  4. 【請求項４】 (i-a) 半導体基板のメモリセル部に所望
    の形状を有するマスクを形成し、該マスクを用いて第１
    導電型不純物を注入して並行した複数の第１導電型ソー
    ス／ドレイン領域を形成し、 (ii-a)少なくとも前記メモリセル部に開口を有するマス
    クを形成し、該マスクを用いて第２導電型不純物を注入
    し、 (iii-a) 前記メモリセル部に、前記第１導電型ソース／
    ドレイン領域に対して直交する少なくとも１つのゲート
    電極を形成することを特徴とする請求項１記載の半導体
    メモリ装置の製造方法。
  5. 【請求項５】 (i-b) 半導体基板のメモリセル部に所望
    の形状を有するマスクを形成し、該マスクを用いて第１
    導電型不純物を注入して並行した複数の第１導電型ソー
    ス／ドレイン領域を形成し、 (ii-b)前記メモリセル部に、前記第１導電型ソース／ド
    レイン領域に対して直交する少なくとも１つのゲート電
    極を形成し、 (iii-b) 少なくとも前記メモリセル部に開口を有するマ
    スクを形成し、 (iv-b)該マスクを用いて前記半導体基板の表面層及び前
    記ゲート電極の表面層に第２導電型不純物をイオン注入
    し、 工程(iv-b)の前又は後に、(v-b) 前記マスクを用いて前
    記ゲート電極を通して該ゲート電極下の半導体基板表面
    層に到達するように第２導電型不純物をイオン注入する
    ことを特徴とする請求項１記載の半導体メモリ装置の製
    造方法。
  6. 【請求項６】 (i-c) 半導体基板のメモリセル部に所望
    の形状を有するマスクを形成し、 (ii-c)該マスクを用いて第１導電型不純物を前記半導体
    基板の表面に対する法線方向から注入して並行した複数
    の第１導電型ソース／ドレイン領域を形成し、 工程(ii-c)の前又は後に、(iii-c) 前記マスクを用いて
    第２導電型不純物を、前記半導体基板の表面に対する法
    線方向から傾斜させて注入して、少なくとも前記第１導
    電型ソース領域に隣接するチャネルの外周領域に、該チ
    ャネルの中央部よりも不純物濃度の高い領域を形成し、 (iv-c)前記メモリセル部に、前記第１導電型ソース／ド
    レイン領域に対して直交する少なくとも１つのゲート電
    極を形成することを特徴とする請求項２記載の半導体メ
    モリ装置の製造方法。
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