JPH11330264A

JPH11330264A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH11330264A
Application number: JP10128394A
Authority: JP
Inventors: Fumio Otsuka; 文雄大塚; Katsuhiko Ichinose; 勝彦一瀬; Morio Nakamura; 守男中村; Masaya Iida; 雅也飯田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-05-12
Filing date: 1998-05-12
Publication date: 1999-11-30

Abstract

(57)【要約】【課題】相対的に低いＶｔｈのトランジスタについて
は基板効果定数を確保し、かつ、相対的に高いＶｔｈの
トランジスタについては逆短チャネル効果を防止する。【解決手段】高ＶｔｈのＭＩＳ・ＦＥＴＱＨのチャネ
ル不純物層７Ｈには、低ＶｔｈのＭＩＳ・ＦＥＴＱＬの
チャネル不純物層７Ｌの不純物元素よりも軽い不純物元
素を導入した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、電位の異なる２種
以上のしきい電圧を有する半導体集積回路装置に適用し
て有効な技術に関するものである。

【０００２】

【従来の技術】例えばマイクロプロセッサ（microproce
ssor unit ）等のような高速動作が要求される半導体集
積回路装置においては、消費電力と動作周波数とがトレ
ードオフの関係にある。すなわち、高速化するためには
ＭＩＳ（Metal Insulator Semiconductor ）トランジス
タのしきい電圧（Ｖｔｈ）を下げてドレイン電流を増加
させることが必要となるが、オフ電流も増加するため消
費電力も増大するという問題が生じる。これを防止する
ため、電位の異なる２種以上のＶｔｈを設けて、半導体
集積回路装置の動作周波数を決める論理回路のＶｔｈの
みを下げるという設計方式が提案されている。

【０００３】なお、動作速度を維持したまま消費電力を
下げる技術としては、例えば日経ＢＰ社、１９９６年８
月１日発行、「日経マイクロデバイス」Ｐ５７〜Ｐ６６
に記載があり、ここには、上記した設計方式とは異なり
Ｖｔｈを可変にすることで低消費電力を実現する方式で
あって、回路動作時には低電力化および高速化のために
Ｖｔｈを低くし、回路待機時にはリーク電流を低減する
ためにＶｔｈを高くする技術が開示されている。

【０００４】

【発明が解決しようとする課題】ところが、上記２種以
上のＶｔｈを設けて所定の論理回路のＶｔｈのみ下げる
設計技術においては、以下の課題があることを本発明者
が見出した。

【０００５】すなわち、この設計方式の場合、大部分の
ＭＩＳトランジスタが相対的に低いＶｔｈのＭＩＳトラ
ンジスタ（以下、低ＶｔｈのＭＩＳトランジスタとい
う）となるため、エージング時に熱暴走が生じる。この
対策として、エージング時にバックバイアスを印加して
しきい電圧を上げる必要が生じるが、低ＶｔｈのＭＩＳ
トランジスタはチャネルドーズ量が少ないために、基板
効果定数が小さく、バックバイアスを印加してもＶｔｈ
が必要な程度までに上がらないという問題がある。

【０００６】そこで、本発明者の検討結果によれば、基
板効果と低Ｖｔｈ化との両立を図るため、低ＶｔｈのＭ
ＩＳトランジスタのチャネル形成用の不純物濃度プロフ
ァイルは、接合深さ以内の深さにピーク濃度を持つよう
に設定し、トータルドーズ量を所定量以上に保ちつつ、
かつ、半導体基板の表面不純物濃度を下げることが必要
であることが見出された。

【０００７】このようなチャネル領域の不純物濃度プロ
ファイルは、相対的に重い元素を導入することで実現さ
れるが、同じ不純物元素を相対的に高いＶｔｈのＭＩＳ
トランジスタ（以下、高ＶｔｈのＭＩＳトランジスタ）
に用いるとドーズ量を多くする必要が生じるため、半導
体基板に点欠陥が生じ、ソース・ドレイン用の不純物濃
度プロファイルの変調をきたし、逆短チャネル効果が生
じて、Ｖｔｈのばらつきが増加する問題が生じる。な
お、逆短チャネル効果とチャネルイオン注入との関係に
ついては、例えばＩＥＤ９７：Ｐ２２７〜Ｐ２３０に記
載されている。

【０００８】そこで、本発明の目的は、相対的に低いＶ
ｔｈのトランジスタについては基板効果定数を確保し、
かつ、相対的に高いＶｔｈのトランジスタについては逆
短チャネル効果を防止することのできる技術を提供する
ことにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１１】本発明の半導体集積回路装置は、異なるし
きい電圧を２以上有する半導体集積回路装置において、
相対的に高いしきい電圧を有する第１のトランジスタに
おける第１導電型のチャネル領域には、相対的に低いし
きい電圧を有する第２のトランジスタにおける第１導電
型のチャネル領域の不純物元素よりも軽い不純物元素を
導入したものである。

【００１２】また、本発明の半導体集積回路装置の製造
方法は、半導体基板に相対的に高いしきい電圧の第１の
トランジスタと、相対的に低いしきい電圧の第２のトラ
ンジスタとを設けている半導体集積回路装置の製造方法
において、（ａ）前記半導体基板の前記第１のトランジ
スタ形成領域および前記第２のトランジスタ形成領域
に、ウエル形成用の不純物および第１導電型のチャネル
形成用の第１の不純物を導入する工程と、（ｂ）前記半
導体基板の前記第２のトランジスタ形成領域に、ウエル
形成用の不純物および前記第１の不純物よりも軽い不純
物であって第１導電型のチャネル形成用の第２の不純物
を導入する工程と、（ｃ）前記（ａ）工程および（ｂ）
工程後に、前記第１のトランジスタおよび第２のトラン
ジスタのゲート絶縁膜を半導体基板上に形成する工程
と、（ｄ）前記ゲート絶縁膜を形成した後、その上に、
前記第１のトランジスタおよび第２のトランジスタのゲ
ート電極を形成する工程とを有するものである。

【００１３】さらに、本発明の半導体集積回路装置の製
造方法は、半導体基板に相対的に高いしきい電圧の第１
のトランジスタと、相対的に低いしきい電圧の第２のト
ランジスタとを設けている半導体集積回路装置の製造方
法において、（ａ）前記半導体基板の前記第１のトラン
ジスタ形成領域に、ウエル形成用の不純物および第１導
電型のチャネル形成用の第１の不純物を導入する工程
と、（ｂ）前記（ａ）工程後、前記半導体基板上にゲー
ト絶縁膜を形成した後、その上に導体膜を形成する工程
と、（ｃ）前記（ｂ）工程後、前記半導体基板の前記第
２のトランジスタ形成領域に、ウエル形成用の不純物お
よび前記第１の不純物よりも軽い不純物であって第１導
電型のチャネル形成用の第２の不純物を前記導体膜を通
過させて導入する工程と、（ｄ）前記（ｃ）工程後に、
前記第１のトランジスタおよび第２のトランジスタのゲ
ート電極を形成する工程とを有するものである。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００１５】（実施の形態１）図１は本発明の一実施の
形態である半導体集積回路装置の説明図、図２〜図５は
本実施の形態の半導体集積回路装置の製造工程中におけ
る要部断面図、図６および図７は図２〜図５の半導体集
積回路装置の製造工程等を経て得られた半導体集積回路
装置のＭＩＳトランジスタ形成領域における不純物濃度
プロファイルを示すグラフ図である。

【００１６】まず、本発明の基本構成の一例を図１によ
り説明する。なお、図１には同一の半導体基板１Ｓに設
けられた低ＶｔｈのＭＩＳ・ＦＥＴＱＬおよび高Ｖｔｈ
のＭＩＳ・ＦＥＴＱＨが示されているが、そのＭＩＳ・
ＦＥＴＱＬ, ＱＨのチャネルの導電型はｎチャネルおよ
びｐチャネルのいずれでも良いので、ここでは説明を簡
単にするため特に定めていない。

【００１７】半導体基板１Ｓは所定導電型のＳｉ単結晶
からなり、その上部には所定導電型のウエル２Ｗが形成
されている。また、この半導体基板１Ｓの主面には分離
部３が形成されている。この分離部３は、半導体基板１
Ｓの厚さ方向に掘られた分離溝３ａ内に分離用絶縁膜３
ｂが埋め込まれて形成されている。ただし、この分離部
３は、溝型に限定されるものではなく、例えば選択酸化
法等によって形成されたフィールド絶縁膜で形成しても
良い。

【００１８】この分離部３に囲まれた素子形成領域に
は、上記した低ＶｔｈのＭＩＳ・ＦＥＴＱＬおよび高Ｖ
ｔｈのＭＩＳ・ＦＥＴＱＨが形成されている。この低Ｖ
ｔｈのＭＩＳ・ＦＥＴＱＬのＶｔｈは、特に限定されな
いが、例えば０〜0.１Ｖ程度である。低ＶｔｈのＭＩＳ
・ＦＥＴは、主として半導体集積回路装置の中のクリテ
ィカルパスに使用されている。また、高ＶｔｈのＭＩＳ
・ＦＥＴＱＨのＶｔｈは、特に限定されないが、例えば
0.2 〜0.4 Ｖ程度である。この高ＶｔｈのＭＩＳ・ＦＥ
ＴＱＨは、ＳＲＡＭ（Static Random Access Memory ）
やＤＲＡＭ（Dynamic Random Access Memory）等のよう
なメモリセルまたはＰＬＬ（Phase LockedLoop ）等の
ようなアナログ系回路に使用されている。

【００１９】この低ＶｔｈのＭＩＳ・ＦＥＴＱＬおよび
高ＶｔｈのＭＩＳ・ＦＥＴＱＨの各々は、半導体基板１
Ｓに形成された一対の半導体領域４ｄ, ４ｄと、半導体
基板１Ｓの主面上に形成されたゲート絶縁膜５ｉと、そ
の上に形成されたゲート電極６ｇとを有している。

【００２０】一対の半導体領域４ｄ, ４ｄは、低Ｖｔｈ
のＭＩＳ・ＦＥＴＱＬおよび高ＶｔｈのＭＩＳ・ＦＥＴ
ＱＨのソース・ドレイン領域を形成する領域であり、互
いに離間する位置に形成されている。各半導体領域４ｄ
は、低不純物濃度領域４ｄ1と、高不純物濃度領域４ｄ2
と、シリサイド層４ｄ3 とを有している。低不純物濃
度領域４ｄ1 は、ホットキャリア効果を抑制するための
領域であり、最もチャネル領域に近い位置に形成されて
いる。また、高不純物濃度領域４ｄ2 は、低不純物濃度
領域４ｄ1 の平面寸法分だけチャネル領域から平面的に
離間した位置に形成されている。この低不純物濃度領域
４ｄ1 および高不純物濃度領域４ｄ2 は、同一導電型に
設定されており、互いに電気的に接続されている。ただ
し、低不純物濃度領域４ｄ1 の導電型を決める不純物の
濃度は、高不純物濃度領域４ｄ2のそれに比べて低く設
定されている。また、シリサイド層４ｄ3 は、例えばタ
ングステンシリサイド等からなり、高不純物濃度領域４
ｄ2 の上部に形成されている。

【００２１】このような一対の半導体領域４ｄ, ４ｄ間
にチャネル領域が形成される。このチャネル領域には、
チャネル不純物層７Ｈ, ７Ｈが形成されている。チャネ
ル不純物層７Ｌ, ７Ｈは、それぞれ低ＶｔｈのＭＩＳ・
ＦＥＴＱＬおよび高ＶｔｈのＭＩＳ・ＦＥＴＱＨのＶｔ
ｈを設定するための不純物が一対の半導体領域４ｄ,４
ｄ間に導入されて形成された領域であり、一般的に、ｐ
チャネル型のＭＩＳ・ＦＥＴならｎ型に設定され、ｎチ
ャネル型のＭＩＳ・ＦＥＴならｐ型に設定される。

【００２２】また、半導体領域４ｄを構成する低不純物
濃度領域４ｄ1 の下部および高不純物濃度領域４ｄ2 の
チャネル領域側の底部角の近傍にはポケット領域８が形
成されている。このポケット領域８は、ソース・ドレイ
ン間のパンチスルーを抑制するための領域であり、半導
体領域４ｄの導電型とは反対の導電型になるように設定
されている。

【００２３】ゲート絶縁膜５ｉは、例えばシリコン酸化
膜からなる。ただし、ゲート絶縁膜５ｉを酸窒化膜（Ｓ
ｉＯＮ）で形成しても良い。これにより、ＭＩＳ・ＦＥ
Ｔの電気的特性を向上させることが可能となる。また、
ゲート電極６ｇは、例えば低抵抗ポリシリコンからなる
導体膜６ｇ1 上にタングステンシリサイド等からなるシ
リサイド層６ｇ2 を設けて構成されている。ただし、ゲ
ート電極６ｇの構造は、これに限定されるものではなく
種々変更可能であり、例えば低抵抗ポリシリコンの単体
膜構造または低抵抗ポリシリコン上に窒化チタンや窒化
タングステン等のバリア金属膜を介してタングステン等
のような金属膜を設けたポリメタル構造でも良い。な
お、ゲート電極６ｇの側面には、例えばシリコン酸化膜
またはシリコン窒化膜等からなるサイドウォール９が形
成されている。

【００２４】ところで、本発明の技術思想においては、
低ＶｔｈのＭＩＳ・ＦＥＴＱＬの上記チャネル不純物層
７Ｌの不純物濃度ピーク位置が、高ＶｔｈのＭＩＳ・Ｆ
ＥＴＱＨのチャネル不純物層７Ｈの不純物濃度ピーク位
置よりも深くなっている。また、低ＶｔｈのＭＩＳ・Ｆ
ＥＴＱＬのチャネル不純物層７Ｌの不純物元素は、高Ｖ
ｔｈのＭＩＳ・ＦＥＴＱＨのチャネル不純物層７Ｈの不
純物元素よりも重いものが使用されている。

【００２５】すなわち、低ＶｔｈのＭＩＳ・ＦＥＴＱＬ
のチャネル領域におけるチャネル不純物層７Ｌを相対的
に重い不純物元素で形成することにより、当該チャネル
領域における半導体基板１Ｓの表面不純物濃度を低くす
ることができるのでＶｔｈを低くでき、かつ、チャネル
不純物層７Ｌを形成するための不純物のドーズ量を高く
設定できるので基板効果定数を増加させることが可能と
なる。そして、低ＶｔｈのＭＩＳ・ＦＥＴＱＬにおける
基板効果定数を増加させることができるので、エージン
グ等に際してはバックバイアスを印加することで当該Ｖ
ｔｈを高くすることができ、熱暴走を防止することが可
能となる。

【００２６】一方、高ＶｔｈのＭＩＳ・ＦＥＴＱＨのチ
ャネル領域におけるチャネル不純物層７Ｈを相対的に軽
い不純物元素で形成することにより、当該不純物元素が
軽く拡散し易いので半導体基板１Ｓの表面不純物濃度が
低下しないようにできる結果、チャネル不純物層７Ｈを
形成するための不純物のドーズ量を低く設定することが
可能となる。したがって、当該ドーズ量を多くしなけれ
ばならなかった場合に生じた点欠陥やそれに起因するソ
ース・ドレイン用の不純物の濃度プロファイル変調を抑
制でき、逆短チャネル効果を抑えることができるので、
高ＶｔｈのＭＩＳ・ＦＥＴＱＨにおけるＶｔｈのばらつ
きを抑制することが可能となる。

【００２７】次に、本発明を、例えば高速ＣＭＩＳ（Co
mplimentary MIS ）プロセッサに適用した場合を一例と
して、本実施の形態１の半導体集積回路装置の製造方法
を図２〜図５により説明する。なお、図２〜図５におい
て、左側は低ＶｔｈのＭＩＳ・ＦＥＴ形成領域を示し、
右側は高ＶｔｈのＭＩＳ・ＦＥＴ形成領域を示してい
る。さらに、低ＶｔｈのＭＩＳ・ＦＥＴ形成領域および
高ＶｔｈのＭＩＳ・ＦＥＴ形成領域の各々において左側
はｐチャネル型のＭＩＳ・ＦＥＴ（以下、ｐＭＩＳと略
す）形成領域を示し、右側はｎチャネル型のＭＩＳ・Ｆ
ＥＴ（以下、ｎＭＩＳと略す）形成領域を示している。

【００２８】まず、図２に示すように、例えばｐ^-型の
シリコン単結晶からなる半導体基板１Ｓの主面に溝型の
分離部３を形成する。この分離部３は、半導体基板１Ｓ
の厚さ方向に分離溝３ａを掘った後、その分離溝３ａを
含む半導体基板１Ｓの主面上に、例えばシリコン酸化膜
等からなる分離用絶縁膜３ｂをＣＶＤ法で被着し、さら
にその後、分離溝３ａ内以外の領域の分離用絶縁膜３ｂ
をＣＭＰ（Chemical Mechanical Polishing ）法等によ
り削ることで形成されている。

【００２９】続いて、低ＶｔｈのｐＭＩＳ形成領域にｎ
ウエル２ＮＷL およびチャネル不純物層７ＰＬを形成す
る。すなわち、不純物導入領域が露出され、かつ、他の
領域が被覆されるようなフォトレジストパターンを形成
した後、これをマスクとして、ｎウエル２ＮＷL 形成用
の不純物およびチャネル不純物層７ＰＬ形成用の不純物
をイオン注入法等により半導体基板１Ｓに導入する。

【００３０】このｎウエル２ＮＷL には、例えばリンが
導入されており、そのイオン打ち込みエネルギーは、例
えば４００ｋｅＶ〜７００ｋｅＶ程度、そのドーズ量
は、例えば１〜４×１０¹³／ｃｍ²程度である。また、
チャネル不純物層７ＰＬには、例えばヒ素またはアンチ
モンが導入されており、そのイオン打ち込みエネルギー
は、例えば２００ｋｅＶ程度、そのドーズ量は、例えば
５×１０¹¹／ｃｍ²程度である。

【００３１】続いて、上記フォトレジストパターンを除
去した後、低ＶｔｈのｎＭＩＳ形成領域にｐウエル２Ｐ
ＷL およびチャネル不純物層７ＮＬを形成する。その方
法は、低ＶｔｈのｐＭＩＳ形成領域のｎウエル２ＮＷL
およびチャネル不純物層７ＰＬと同様なので説明を省略
する。

【００３２】このｐウエル２ＰＷL には、例えばホウ素
が導入されており、そのイオン打ち込みエネルギーは、
例えば１７０ｋｅＶ〜３００ｋｅＶ程度、そのドーズ量
は、例えば上記ｎウエル２ＮＷL の場合と同じである。
また、チャネル不純物層７ＮＬには、例えばインジウム
または２フッ化ホウ素が導入されており、そのイオン打
ち込みエネルギーは、例えば１９０ｋｅＶ程度、そのド
ーズ量は、例えば上記チャネル不純物層７ＰＬの場合と
同じである。

【００３３】次いで、図３に示すように、高Ｖｔｈのｐ
ＭＩＳ形成領域にｎウエル２ＮＷHおよびチャネル不純
物層７ＰＨを形成する。その方法は、低ＶｔｈのｐＭＩ
Ｓ形成領域のｎウエル２ＮＷL およびチャネル不純物層
７ＰＬと同様なので説明を省略する。また、このｎウエ
ル２ＮＷH を形成するための不純物、イオン打ち込みエ
ネルギーおよびドーズ量についても、上記したｎウエル
２ＮＷL 形成の場合と同じである。ただし、この場合の
チャネル不純物層７ＰＨには、上記チャネル不純物層７
ＰＬ形成用の不純物よりも相対的に軽い不純物が導入さ
れており、例えばリンが用いられている。また、そのイ
オン打ち込みエネルギーは、例えば２０ｋｅＶ程度、そ
のドーズ量は、例えば1.５×１０¹²／ｃｍ²程度であ
る。

【００３４】続いて、高ＶｔｈのｎＭＩＳ形成領域にｐ
ウエル２ＰＷH およびチャネル不純物層７ＮＨを形成す
る。その方法は、低ＶｔｈのｎＭＩＳ形成領域のｐウエ
ル２ＰＷL およびチャネル不純物層７ＮＬと同様なので
説明を省略する。また、このｐウエル２ＰＷH を形成す
るための不純物、イオン打ち込みエネルギーおよびドー
ズ量についても、上記したｐウエル２ＰＷL 形成の場合
と同じである。ただし、この場合のチャネル不純物層７
ＮＨには、上記チャネル不純物層７ＮＬで形成用の不純
物よりも相対的に軽い不純物が導入されており、例えば
ホウ素が用いられている。また、そのイオン打ち込みエ
ネルギーは、例えば１０ｋｅＶ程度、そのドーズ量は、
例えば上記チャネル不純物層７ＰＨの場合と同じであ
る。

【００３５】次いで、図４に示すように、ゲート絶縁膜
５ｉを半導体基板１Ｓの主面上に酸化法等により形成し
た後、その上に、例えば厚さ２００ｎｍ〜３００ｎｍ程
度のポリシリコン膜をＣＶＤ法等により被着し、さら
に、そのポリシリコン膜をフォトリソグラフィ技術およ
びドライエッチング技術等によりパターニングすること
によりゲート電極６ｇを形成する。

【００３６】続いて、低ＶｔｈのｐＭＩＳ形成領域およ
び高ＶｔｈのｐＭＩＳ形成領域の各々に低不純物濃度領
域４ｐｄ1 およびポケット領域８ａを形成する。すなわ
ち、不純物導入領域が露出され、かつ、他の領域が被覆
されるフォトレジストパターンを形成した後、そのフォ
トレジストパターンおよびゲート電極６ｇをマスクとし
て、低不純物濃度形成領域４ｐｄ1 形成用の不純物を半
導体基板１Ｓに導入した後、ポケット領域８形成用の不
純物をイオン注入法等により半導体基板１Ｓに導入す
る。

【００３７】この低不純物濃度領域４ｐｄ1 には、例え
ばホウ素が導入され、ポケット領域８ａには、例えばリ
ンまたはヒ素が導入されている。なお、ポケット領域８
ａを形成するための不純物導入工程に際しては、その不
純物イオンを半導体基板１Ｓの主面に対して斜め方向か
ら打ち込むようにしても良い。

【００３８】同様にして、低ＶｔｈのｎＭＩＳ形成領域
および高ＶｔｈのｎＭＩＳ形成領域の各々に低不純物濃
度領域４ｎｄ1 およびポケット領域８ｂを形成する。こ
の低不純物濃度領域４ｎｄ1 には、例えばリンまたはヒ
素が導入され、ポケット領域８ｂには、例えばホウ素が
導入されている。

【００３９】次いで、半導体基板１Ｓの主面上に、例え
ばシリコン酸化膜等からなる絶縁膜をＣＶＤ法等によっ
て被着した後、その絶縁膜を異方性のドライエッチング
処理によってエッチバックすることにより、図５に示す
ように、ゲート電極６ｇの側面にサイドウォール９を形
成する。

【００４０】続いて、低ＶｔｈのｐＭＩＳ形成領域およ
び高ＶｔｈのｐＭＩＳ形成領域の各々に高不純物濃度領
域４ｐｄ2 を形成する。すなわち、不純物導入領域が露
出され、かつ、他の領域が被覆されるフォトレジストパ
ターンを形成した後、そのフォトレジストパターン、ゲ
ート電極６ｇおよびサイドウォール９をマスクとして、
高不純物濃度形成領域４ｐｄ2 形成用の不純物をイオン
注入法等により半導体基板１Ｓに導入する。

【００４１】この高不純物濃度領域４ｐｄ2 には、例え
ば２フッ化ホウ素が導入されており、そのイオン打ち込
みエネルギーは、例えば５０ｋｅＶ程度、ドーズ量は、
例えば２×１０¹⁵／ｃｍ²程度である。この際、各々の
ｐＭＩＳ形成領域のゲート電極６ｇにも２フッ化ホウ素
が導入される。

【００４２】同様にして、低ＶｔｈのｎＭＩＳ形成領域
および高ＶｔｈのｎＭＩＳ形成領域の各々に高不純物濃
度領域４ｎｄ2 を形成する。この高不純物濃度領域４ｎ
ｄ2には、例えばヒ素が導入されており、そのイオン打
ち込みエネルギーは、例えば８０ｋｅＶ程度、ドーズ量
は、例えば上記高不純物濃度領域４ｐｄ2 と同じであ
る。この際、各々のｎＭＩＳ形成領域のゲート電極６ｇ
にもヒ素が導入される。

【００４３】このように、一対の半導体領域４ｐｄ, ４
ｎｄを形成して、低ＶｔｈのｐＭＩＳＱＰＬおよび低Ｖ
ｔｈのｎＭＩＳＱＮＬからなる低ＶｔｈのＣＭＩＳを形
成し、かつ、高ＶｔｈのｐＭＩＳＱＰＨおよび高Ｖｔｈ
のｎＭＩＳＱＮＨからなる高ＶｔｈのＣＭＩＳを形成す
る。

【００４４】なお、以上のような工程の後、半導体基板
１Ｓの主面上に、例えばタングステン等のような金属膜
をスパッタリング法等により被着した後、半導体基板１
Ｓに対して熱処理を施すことにより、当該金属膜と半導
体基板１Ｓおよびゲート電極６ｇとの接触部にシリサイ
ド層を形成し、図１に示したサリサイド構造を形成して
も良い。

【００４５】このようにして形成されたｐＭＩＳＱＰ
Ｌ, ＱＰＨおよびｎＭＩＳＱＮＬ, ＱＮＨの不純物濃度
プロファイルを図６および図７に示す。なお、図６およ
び図７において横軸は半導体基板の深さを示し、縦軸は
不純物濃度を示している。

【００４６】図６に示すように、低ＶｔｈのｐＭＩＳの
チャネル不純物層７ＰＬの不純物濃度プロファイルは、
高ＶｔｈのｐＭＩＳのチャネル不純物層７ＰＨの不純物
濃度プロファイルよりも急峻なプロファイルを示し、そ
のピーク位置がｐ型の高不純物濃度領域４ｐｄ2 の接合
深さよりも浅い。

【００４７】また、図７に示すように、ｎＭＩＳの場合
もｐＭＩＳの場合と同様に、低ＶｔｈのｎＭＩＳのチャ
ネル不純物層７ＮＬの不純物濃度プロファイルは、高Ｖ
ｔｈのｎＭＩＳのチャネル不純物層７ＮＨの不純物濃度
プロファイルよりも急峻なプロファイルを示し、そのピ
ーク位置がｎ型の高不純物濃度領域４ｎｄ2 の接合深さ
よりも浅い。

【００４８】このように、本実施の形態１によれば、以
下の効果が得られる。

【００４９】(1).低ＶｔｈのＭＩＳ・ＦＥＴＱＬのチャ
ネル領域におけるチャネル不純物層７Ｌを相対的に重い
不純物元素で形成することにより、低ＶｔｈのＭＩＳ・
ＦＥＴＱＬにおける基板効果定数を増加させることがで
きるので、エージング等に際してはバックバイアスを印
加することで当該Ｖｔｈを高くすることができ、熱暴走
を防止することが可能となる。

【００５０】(2).高ＶｔｈのＭＩＳ・ＦＥＴＱＨのチャ
ネル領域におけるチャネル不純物層７Ｈを相対的に軽い
不純物元素で形成することにより、チャネル不純物層７
Ｈ形成用の不純物のドーズ量を低減できるので、そのド
ーズ量を多くしなければならなかった場合に生じた点欠
陥やそれに起因するソース・ドレイン用の不純物の濃度
プロファイル変調を抑制でき、逆短チャネル効果を抑え
ることが可能となる。この結果、高ＶｔｈのＭＩＳ・Ｆ
ＥＴＱＨにおけるＶｔｈのばらつきを抑制することが可
能となる。

【００５１】(3).上記(1) 、(2) により、低ＶｔｈのＭ
ＩＳ・ＦＥＴＱＬおよび高ＶｔｈのＭＩＳ・ＦＥＴＱＨ
を有する半導体集積回路装置の歩留まりおよび信頼性を
向上させることが可能となる。

【００５２】（実施の形態２）図８〜図１０は本発明の
他の実施の形態である半導体集積回路装置の製造工程中
における要部断面図である。

【００５３】まず、本実施の形態２においては、図８に
示すように、低ＶｔｈのｐＭＩＳ形成領域および高Ｖｔ
ｈのｐＭＩＳ形成領域にｎウエル２ＮＷL,２ＮＷH およ
びチャネル不純物層７ＰＬ, ７ＰＬを形成した後、低Ｖ
ｔｈのｎＭＩＳ形成領域および高ＶｔｈのｎＭＩＳ形成
領域にｐウエル２ＰＷL,２ＰＷH およびチャネル不純物
層７ＮＬ, ７ＮＬを形成する。

【００５４】すなわち、低Ｖｔｈおよび高ＶｔｈのｐＭ
ＩＳ形成領域の両方が露出され、かつ、他の領域が被覆
されるようなフォトレジストパターンを形成した後、こ
れをマスクとして、前記実施の形態１と同じイオン打ち
込みエネルギーで、かつ、同じドーズ量で、ｎウエル２
ＮＷL,２ＮＷH 形成用の不純物およびチャネル不純物層
７ＰＬ, ７ＰＬ形成用の不純物をイオン注入法等により
半導体基板１Ｓに導入する。その後、そのフォトレジス
トパターンを除去し、低Ｖｔｈおよび高ＶｔｈのｎＭＩ
Ｓ形成領域の両方が露出され、かつ、他の領域が被覆さ
れるようなフォトレジストパターンを形成した後、これ
をマスクとして、前記実施の形態１と同じイオン打ち込
みエネルギーで、かつ、同じドーズ量で、ｐウエル２Ｐ
ＷL,２ＰＷH 形成用の不純物およびチャネル不純物層７
ＮＬ, ７ＮＬ形成用の不純物をイオン注入法等により半
導体基板１Ｓに導入する。

【００５５】続いて、図９に示すように、高ＶｔｈのＭ
ＩＳ・ＦＥＴ形成領域のみに選択的に、チャネル不純物
層７ＰＨ2,７ＮＨ2 を形成する。

【００５６】すなわち、高ＶｔｈのｐＭＩＳ形成領域が
露出され、かつ、他の領域が被覆されるようなフォトレ
ジストパターンを形成した後、これをマスクとして、チ
ャネル不純物層７ＰＨ2 形成用の不純物をイオン注入法
等により半導体基板１Ｓに導入する。その後、そのフォ
トレジストパターンを除去し、高ＶｔｈのｎＭＩＳ形成
領域が露出され、かつ、他の領域が被覆されるようなフ
ォトレジストパターンを形成した後、これをマスクとし
て、チャネル不純物層７ＮＨ2 形成用の不純物をイオン
注入法等により半導体基板１Ｓに導入する。

【００５７】この際のチャネル不純物層７ＰＨ2,７ＮＨ
2 のドーズ量は、チャネル不純物層７ＰＬ, ７ＮＬの不
純物が加算されることを考慮して、前記実施の形態１の
チャネル不純物層７ＰＨ, ７ＮＨの不純物濃度よりも低
く、共に、例えば１×１０¹²／ｃｍ²程度である。ま
た、イオン種、イオン打ち込みエネルギーは、前記実施
の形態１と同様に、チャネル不純物層７ＰＨ2 が、例え
ばリンで、２０ｋｅＶ程度、チャネル不純物層７ＮＨ2
が、例えばホウ素で、１０ｋｅＶ程度である。

【００５８】その後、前記実施の形態１と同様にして、
図１０に示すように、低ＶｔｈのｐＭＩＳ、低Ｖｔｈの
ｎＭＩＳ、高ＶｔｈのｐＭＩＳおよび高ＶｔｈのｎＭＩ
Ｓを半導体基板１Ｓ上に形成する。

【００５９】このような本実施の形態２によれば、前記
実施の形態１で得られた効果の他に、以下の効果が得ら
れる。

【００６０】(1).低Ｖｔｈおよび高ＶｔｈのＭＩＳ・Ｆ
ＥＴのウエルおよびチャネル不純物層を形成するための
フォトレジストマスクの枚数を低減することができる。
すなわち、フォトレジスト膜の塗布、プリベーク、露
光、現像およびポストベーク等のような一連のフォトリ
ソグラフィ工程を減らすことが可能となる。

【００６１】(2).上記(1) により、半導体集積回路装置
の製造時間を短縮することができる。

【００６２】(3).上記(1) により、異物付着率を低減で
きるので、半導体集積回路装置の歩留まりおよび信頼性
をさらに向上させることが可能となる。

【００６３】(4).上記(1) 〜(3) により、材料の低減お
よび歩留まりの向上等により半導体集積回路装置の製造
コストを低減することができるので、半導体集積回路装
置のコスト低減を推進することが可能となる。

【００６４】（実施の形態３）図１１〜図１３は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。

【００６５】まず、本実施の形態３においては、前記実
施の形態１の図２で説明した工程を経た後、図１１に示
すように、半導体基板１Ｓ上に、ゲート絶縁膜５ｉを形
成し、さらに、その上に、例えば厚さ３０ｎｍ程度の低
抵抗ポリシリコン等からなる導体膜１０をＣＶＤ法等に
よって被着する。

【００６６】続いて、図１２に示すように、高Ｖｔｈの
ｐＭＩＳ形成領域にｎウエル２ＮＷH およびチャネル不
純物層７ＰＨを形成した後、高ＶｔｈのｎＭＩＳ形成領
域にｐウエル２ＰＷH およびチャネル不純物層７ＮＨを
形成する。

【００６７】すなわち、高ＶｔｈのｐＭＩＳ形成領域が
露出され、かつ、他の領域が被覆されるようなフォトレ
ジストパターンを形成した後、これをマスクとして、ｎ
ウエル２ＮＷH 形成用の不純物およびチャネル不純物層
７ＰＨ形成用の不純物を、イオン注入法等により導体膜
１０を通過させて半導体基板１Ｓに導入する。この場合
のイオン打ち込みエネルギーおよびドーズ量は、前記実
施の形態１と同じで良い。その後、そのフォトレジスト
パターンを除去した後、高ＶｔｈのｐＭＩＳ形成領域の
場合と同様にして、ｐウエル２ＰＷH 形成用の不純物お
よびチャネル不純物層７ＮＨ形成用の不純物を、イオン
注入法等により導体膜１０を通過させて半導体基板１Ｓ
に導入する。この場合のイオン打ち込みエネルギーおよ
びドーズ量も、前記実施の形態１と同じで良い。

【００６８】その後、導体膜１０上に、例えば低抵抗ポ
リシリコンの単体膜、シリサイドの単体膜またはバリア
金属膜を介して金属膜を積み重ねた複合膜からなる導体
膜をＣＶＤ法で被着した後、これをフォトリソグラフィ
技術およびドライエッチング技術によりパターニングす
ることにより、図１３に示すように、導体膜１０および
導体膜１１からなるゲート電極６ｇを形成し、前記実施
の形態１と同様にして、低ＶｔｈのｐＭＩＳＱＰＬ、低
ＶｔｈのｎＭＩＳＱＮＬ、高ＶｔｈのｐＭＩＳＱＰＨお
よび高ＶｔｈのｎＭＩＳＱＮＨを半導体基板１Ｓ上に形
成する。

【００６９】このように、本実施の形態３においては、
前記実施の形態１で得られた効果の他に、以下の効果が
得られる。

【００７０】(1).ゲート絶縁膜５ｉを形成した後に、高
ＶｔｈのｐＭＩＳＱＰＨおよびｎＭＩＳＱＮＨのチャネ
ル不純物層７ＰＨ, ７ＮＨを形成することにより、ゲー
ト絶縁膜５ｉ形成時の熱処理によりチャネル不純物層７
ＰＨ, ７ＮＨ中の相対的に軽い不純物が拡散してしまう
のを防止することができるので、高ＶｔｈのｐＭＩＳＱ
ＰＨおよびｎＭＩＳＱＮＨのＶｔｈのばらつきを抑制す
ることが可能となる。

【００７１】(2).上記(1) により、半導体集積回路装置
の信頼性および歩留まりをさらに向上させることが可能
となる。

【００７２】（実施の形態４）図１４〜図１６は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。

【００７３】まず、本実施の形態４においては、前記実
施の形態２の図８で説明した工程を経た後、図１４に示
すように、半導体基板１Ｓ上に、ゲート絶縁膜５ｉを形
成し、さらに、その上に、例えば厚さ３０ｎｍ程度の低
抵抗ポリシリコン等からなる導体膜１０をＣＶＤ法等に
よって被着する。

【００７４】続いて、図１５に示すように、前記実施の
形態２と同様にして、高ＶｔｈのｐＭＩＳおよび高Ｖｔ
ｈのｎＭＩＳのチャネル不純物層７ＰＨ2,７ＮＨ2 を形
成するが、本実施の形態４では、前記実施の形態３と同
様に、そのチャネル不純物層７ＰＨ2,７ＮＨ2 を形成す
るための不純物を導体膜１０を通過させて半導体基板１
Ｓに導入する。チャネル不純物層７ＰＨ2,７ＮＨ2 を形
成するための不純物のイオン種、イオン打ち込みエネル
ギー、ドーズ量は、前記実施の形態２と同じで良い。

【００７５】その後、前記実施の形態３と同様にして、
図１６に示すゲート電極６ｇを形成し、低ＶｔｈのｐＭ
ＩＳＱＰＬ、低ＶｔｈのｎＭＩＳＱＮＬ、高Ｖｔｈのｐ
ＭＩＳＱＰＨおよび高ＶｔｈのｎＭＩＳＱＮＨを半導体
基板１Ｓ上に形成する。

【００７６】このような本実施の形態４によれば、前記
実施の形態１で得られた効果の他に、前記実施の形態２
および前記実施の形態３で得られた効果を得ることが可
能となる。

【００７７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜３に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００７８】例えば前記実施の形態１〜３においては、
Ｓｉ単結晶等の単体構造からなる半導体基板を用いた場
合について説明したが、これに限定されるものではな
く、例えば半導体基板の表面にエピタキシャル層を形成
してなる、いわゆるエピタキシャル基板を用いても良
い。

【００７９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である高速Ｃ
ＭＯＳプロセッサに適用した場合について説明したが、
それに限定されるものではなく、例えばＤＲＡＭ（Dyna
mic Random Access Memory）やＳＲＡＭ（Static Rando
m Access Memory ）等のような半導体メモリ等、低Ｖｔ
ｈのＭＩＳ・ＦＥＴおよび高ＶｔｈのＭＩＳ・ＦＥＴを
有する他の半導体集積回路装置等に適用できる。

【００８０】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００８１】(1).本発明によれば、相対的に低いしきい
電圧のトランジスタのチャネル領域には相対的に重い不
純物元素を導入することにより、半導体基板の表面不純
物濃度を低下させることができるのでそのしきい電圧を
低くすることができ、かつ、その不純物のドーズ量を高
く設定できるので基板効果定数を増加させることが可能
となる。このように、相対的に低いしきい電圧のトラン
ジスタの基板効果定数を向上させることができるので、
エージンング時にバックバイアスを印加することでしき
い電圧を高くすることができ、熱暴走を防止することが
可能となる。

【００８２】(2).本発明によれば、相対的に高いしきい
電圧のトランジスタのチャネル領域には相対的に軽い不
純物元素を導入することにより、その不純物元素は拡散
し易く半導体基板の表面不純物濃度の低下を抑えること
ができ、その不純物のドーズ量を低く設定することがで
きるので、そのドーズ量を多くしなければならなかった
場合に生じた点欠陥やそれに起因するソース・ドレイン
用の不純物の濃度プロファイル変調を抑制でき、逆短チ
ャネル効果を抑えることが可能となる。このように、相
対的に高いしきい電圧のトランジスタの逆短チャネル効
果を抑えることができるので、しきい電圧のばらつきを
抑制することが可能となる。

【００８３】(3).上記(1) および(2) により、電位の異
なる２種以上のしきい電圧を有する半導体集積回路装置
の歩留まりおよび信頼性を向上させることが可能とな
る。

【００８４】(4).本発明によれば、相対的に低いしきい
電圧のトランジスタと、相対的に高いしきい電圧のトラ
ンジスタとのウエル領域形成用の不純物を一緒に導入す
ることにより、フォトレジストマスクの枚数を低減する
ことができる。すなわち、フォトレジスト膜の塗布、プ
リベーク、露光、現像およびポストベーク等のような一
連のフォトリソグラフィ工程を減らすことが可能とな
る。

【００８５】(5).上記(4) により、電位の異なる２種以
上のしきい電圧を有する半導体集積回路装置の製造時間
を短縮することが可能となる。

【００８６】(6).上記(4) により、異物付着率を低減で
きるので、電位の異なる２種以上のしきい電圧を有する
半導体集積回路装置の歩留まりおよび信頼性をさらに向
上させることが可能となる。

【００８７】(7).上記(4）〜(6) により、材料の低減お
よび歩留まりの向上等により、電位の異なる２種以上の
しきい電圧を有する半導体集積回路装置の製造コストを
低減することができるので、その半導体集積回路装置の
コスト低減を推進することが可能となる。

【００８８】(8).本発明によれば、ゲート絶縁膜を形成
した後に、相対的に高いしきい電圧のトランジスタのチ
ャネル領域に相対的に軽い不純物を導入するすることに
より、ゲート絶縁膜形成時の熱処理により、そのチャネ
ル領域の相対的に軽い不純物が拡散してしまうのを防止
することができるので、その相対的に高いしきい電圧の
トランジスタにおけるしきい電圧のばらつきを抑制する
ことが可能となる。

【００８９】(9).上記(8) により、電位の異なる２種以
上のしきい電圧を有する半導体集積回路装置の信頼性お
よび歩留まりをさらに向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の説明図である。

【図２】本実施の形態の半導体集積回路装置の製造工程
中における要部断面図である。

【図３】図２に続く半導体集積回路装置の製造工程中に
おける要部断面図である。

【図４】図３に続く半導体集積回路装置の製造工程中に
おける要部断面図である。

【図５】図４に続く半導体集積回路装置の製造工程中に
おける要部断面図である。

【図６】本実施の形態の半導体集積回路装置のｐチャネ
ル型のＭＩＳトランジスタ形成領域における不純物濃度
プロファイルを示すグラフ図である。

【図７】本実施の形態の半導体集積回路装置のｎチャネ
ル型のＭＩＳトランジスタ形成領域における不純物濃度
プロファイルを示すグラフ図である。

【図８】本発明の他の実施の形態である半導体集積回路
装置の製造工程中における要部断面図である。

【図９】図８に続く半導体集積回路装置の製造工程中に
おける要部断面図である。

【図１０】図９に続く半導体集積回路装置の製造工程中
における要部断面図である。

【図１１】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。

【図１２】図１１に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１３】図１２に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１４】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。

【図１５】図１４に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１６】図１５に続く半導体集積回路装置の製造工程
中における要部断面図である。

【符号の説明】

１Ｓ半導体基板２Ｗウエル２ＮＷL ｎウエル２ＰＷL ｐウエル２ＮＷH ｎウエル２ＰＷH ｐウエル３分離部３ａ分離溝３ｂ分離用絶縁膜４ｄ, ４ｐｄ, ４ｎｄ半導体領域４ｄ1,４ｐｄ1,４ｎｄ1 低不純物濃度領域４ｄ2,４ｐｄ2,４ｎｄ2 高不純物濃度領域４ｄ3 シリサイド層５ｉゲート絶縁膜６ｇゲート電極６ｇ1 導体膜６ｇ2 導体膜７Ｌチャネル不純物層７ＰＬチャネル不純物層７ＮＬチャネル不純物層７ＰＨチャネル不純物層７ＮＨチャネル不純物層８ポケット領域８ａ, ８ｂポケット９サイドウォールＱＬ, ＱＰＬ, ＱＮＬ低ＶｔｈのＭＩＳ・ＦＥＴＱＨ, ＱＰＨ, ＱＮＨ高ＶｔｈのＭＩＳ・ＦＥＴ

───────────────────────────────────────────────────── フロントページの続き (72)発明者飯田雅也東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】異なるしきい電圧を２以上有する半導体
集積回路装置において、相対的に高いしきい電圧を有す
る第１のトランジスタにおける第１導電型のチャネル領
域には、相対的に低いしきい電圧を有する第２のトラン
ジスタにおける第１導電型のチャネル領域の不純物元素
よりも軽い不純物元素を導入したことを特徴とする半導
体集積回路装置。
【請求項２】異なるしきい電圧を２以上有する半導体
集積回路装置において、相対的に高いしきい電圧のｎチ
ャネル型のＭＩＳトランジスタのチャネル領域に導入さ
れる第ＩＩＩ属の不純物元素は、相対的に低いしきい電
圧のｎチャネル型のＭＩＳトランジスタにおけるチャネ
ル領域の第ＩＩＩ属の不純物元素よりも軽い不純物元素
を導入したことを特徴とする半導体集積回路装置。
【請求項３】異なるしきい電圧を２以上有する半導体
集積回路装置において、相対的に高いしきい電圧のｐチ
ャネル型のＭＩＳトランジスタのチャネル領域に導入さ
れる第Ｖ属の不純物元素は、相対的に低いしきい電圧の
ｐチャネル型のＭＩＳトランジスタにおけるチャネル領
域の第Ｖ属の不純物元素よりも軽い不純物元素を導入し
たことを特徴とする半導体集積回路装置。
【請求項４】ｎチャネル型のＭＩＳトランジスタおよ
びｐチャネル型のＭＩＳトランジスタからなるＣＭＩＳ
トランジスタを半導体基板に設け、異なるしきい電圧を
２以上有する半導体集積回路装置において、前記ｎチャネル型のＭＩＳトランジスタのチャネル領域
には、第ＩＩＩ属の不純物元素が導入されており、相対
的に高いしきい電圧のｎチャネル型のＭＩＳトランジス
タのチャネル領域に導入される第ＩＩＩ属の不純物元素
は、相対的に低いしきい電圧のｎチャネル型のＭＩＳト
ランジスタにおけるチャネル領域の第ＩＩＩ属の不純物
元素よりも軽い不純物元素からなり、かつ、前記ｐチャ
ネル型のＭＩＳトランジスタのチャネル領域には、第Ｖ
属の不純物元素が導入されており、相対的に高いしきい
電圧のｐチャネル型のＭＩＳトランジスタのチャネル領
域に導入される第Ｖ属の不純物元素は、相対的に低いし
きい電圧のｐチャネル型のＭＩＳトランジスタにおける
チャネル領域の第Ｖ属の不純物元素よりも軽い不純物元
素からなることを特徴とする半導体集積回路装置。
【請求項５】半導体基板に相対的に高いしきい電圧の
第１のトランジスタと、相対的に低いしきい電圧の第２
のトランジスタとを設けている半導体集積回路装置の製
造方法において、（ａ）前記半導体基板の前記第１のト
ランジスタ形成領域に、ウエル形成用の不純物および第
１導電型のチャネル形成用の第１の不純物を導入する工
程と、（ｂ）前記半導体基板の前記第２のトランジスタ
形成領域に、ウエル形成用の不純物および前記第１の不
純物よりも軽い不純物であって第１導電型のチャネル形
成用の第２の不純物を導入する工程と、（ｃ）前記
（ａ）工程および（ｂ）工程後に、前記第１のトランジ
スタおよび第２のトランジスタのゲート絶縁膜を半導体
基板上に形成する工程と、（ｄ）前記ゲート絶縁膜を形
成した後、その上に、前記第１のトランジスタおよび第
２のトランジスタのゲート電極を形成する工程とを有す
ることを特徴とする半導体集積回路装置の製造方法。
【請求項６】半導体基板に相対的に高いしきい電圧の
第１のトランジスタと、相対的に低いしきい電圧の第２
のトランジスタとを設けている半導体集積回路装置の製
造方法において、（ａ）前記半導体基板の前記第１のト
ランジスタ形成領域および前記第２のトランジスタ形成
領域に、ウエル形成用の不純物および第１導電型のチャ
ネル形成用の第１の不純物を導入する工程と、（ｂ）前
記半導体基板の前記第２のトランジスタ形成領域に、ウ
エル形成用の不純物および前記第１の不純物よりも軽い
不純物であって第１導電型のチャネル形成用の第２の不
純物を導入する工程と、（ｃ）前記（ａ）工程および
（ｂ）工程後に、前記第１のトランジスタおよび第２の
トランジスタのゲート絶縁膜を半導体基板上に形成する
工程と、（ｄ）前記ゲート絶縁膜を形成した後、その上
に、前記第１のトランジスタおよび第２のトランジスタ
のゲート電極を形成する工程とを有することを特徴とす
る半導体集積回路装置の製造方法。
【請求項７】半導体基板に相対的に高いしきい電圧の
第１のトランジスタと、相対的に低いしきい電圧の第２
のトランジスタとを設けている半導体集積回路装置の製
造方法において、（ａ）前記半導体基板の前記第１のト
ランジスタ形成領域に、ウエル形成用の不純物および第
１導電型のチャネル形成用の第１の不純物を導入する工
程と、（ｂ）前記（ａ）工程後、前記半導体基板上にゲ
ート絶縁膜を形成した後、その上に導体膜を形成する工
程と、（ｃ）前記（ｂ）工程後、前記半導体基板の前記
第２のトランジスタ形成領域に、ウエル形成用の不純物
および前記第１の不純物よりも軽い不純物であって第１
導電型のチャネル形成用の第２の不純物を前記導体膜を
通過させて導入する工程と、（ｄ）前記（ｃ）工程後
に、前記第１のトランジスタおよび第２のトランジスタ
のゲート電極を形成する工程とを有することを特徴とす
る半導体集積回路装置の製造方法。
【請求項８】半導体基板に相対的に高いしきい電圧の
第１のトランジスタと、相対的に低いしきい電圧の第２
のトランジスタとを設けている半導体集積回路装置の製
造方法において、（ａ）前記半導体基板の前記第１のト
ランジスタ形成領域および第２のトランジスタ形成領域
に、ウエル形成用の不純物および第１導電型のチャネル
形成用の第１の不純物を導入する工程と、（ｂ）前記
（ａ）工程後、前記半導体基板上にゲート絶縁膜を形成
した後、その上に導体膜を形成する工程と、（ｃ）前記
（ｂ）工程後、前記半導体基板の前記第２のトランジス
タ形成領域に、ウエル形成用の不純物および前記第１の
不純物よりも軽い不純物であって第１導電型のチャネル
形成用の第２の不純物を前記導体膜を通過させて導入す
る工程と、（ｄ）前記（ｃ）工程後に、前記第１のトラ
ンジスタおよび第２のトランジスタのゲート電極を形成
する工程とを有することを特徴とする半導体集積回路装
置の製造方法。