JP2008042059A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】少なくともレトログレードチャネル構造を有するＭＩＳトランジスタを備えた半導体装置において、ランダム成分によるトランジスタ特性のばらつきを抑制した、信頼性の高い半導体装置及びその製造方法を提供することにある。
【解決手段】基板１０の領域Ｔｒ１に、基板１０内部に不純物濃度のピークを有するチャネル領域１８を形成し、領域Ｔｒ２及び領域Ｔｒ３に、半導体基板１０の表面近傍に不純物濃度のピークを有するチャネル領域１６、１４を形成する。その後、領域Ｔｒ１、領域Ｔｒ２及び領域Ｔｒ３に、それぞれエクステンション領域２２を形成した後、基板１０を熱処理して、エクステンション領域２２に発生した欠陥を消滅させる。その後、ゲート電極２１、側壁スペーサ２３をマスクに、領域Ｔｒ１、領域Ｔｒ２及び領域Ｔｒ３に、それぞれソース・ドレイン領域２４を形成する。
【選択図】図３

Description

本発明は、異なるチャネルプロファイルを有するＭＩＳトランジスタを備えた半導体装置及びその製造方法に関する。
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、集積されるＳＲＡＭのセル面積が縮小され、ＳＲＡＭを構成するＭＩＳトランジスタのサイズが非常に小さくなってきている。しかしながら、ＭＩＳトランジスタのサイズが縮小されると、チャネル不純物に起因するランダムな特性ばらつきが大きくなり、ＳＲＡＭとしての動作マージンがなくなってしまい、動作不能に至ってしまうという問題点がある。
そこで、このランダムなばらつき成分を抑制するために、チャネル領域の不純物プロファイルを、ゲート酸化膜と半導体基板界面における不純物濃度を低くし、基板の内部に不純物濃度のピークを持たせた、いわゆるレトログレードチャネル構造とすることが有効である（特許文献１を参照）。
従来のレトログレードチャネル構造を有するＭＩＳトランジスタの製造方法を、図１０（ａ）〜（ｃ）に示した工程断面図を参照しながら説明する。
図１０（ａ）に示すように、Ｐ型の半導体基板１０１に素子分離領域１０２を形成した後、ゲート酸化膜１０３及びゲート電極膜１０４を形成する。
続いて、図１０（ｂ）に示すように、ゲート酸化膜１０３及びゲート電極膜１０４を通して、半導体基板１０１の内部に、ボロン（Ｂ）をイオン注入し、基板１０１の内部に不純物濃度のピークを有するチャネル領域１０５を形成する。
最後に、図１０（ｃ）に示すように、ゲート電極膜１０４をパターニングしてゲート電極１０４を形成した後、ゲート電極１０４をマスクに、半導体基板１０に砒素（Ａｓ）をイオン注入して、ソース１０６、ドレイン１０７を形成し、レトログレードチャネル構造を有するＭＩＳトランジスタを完成する。
この方法は、ゲート酸化膜１０３を形成した後に、チャネル領域１０５をイオン注入により形成するため、注入後のＢ不純物がゲート酸化膜１０３形成時の高温熱処理によって熱拡散するのを防ぐことができるが、ゲート酸化膜１０３およびゲート電極１０４を通してイオン注入をするため、加速エネルギーを高くせざるを得なく、注入後のプロファイルがブロードになる。それ故、微細なトランジスタの形成には不適当である。
これに対して、特許文献２には、半導体基板の表面に形成された保護膜を通して、質量の大きなインジウム（Ｉｎ）と、活性化率の高いＢを、半導体基板の内部の同じ深さにイオン注入し、その後、９５０℃、１０秒程度の短時間熱処理を行うことによって、レトログレードチャネル領域を形成する方法が記載されている。
この方法によれば、イオン注入後の短時間熱処理によって、Ｂの分布がＩｎの急峻な分布に再分布することにより、深さ分布はＩｎで、電気的にはＢが不純物として作用するチャネル領域を形成することができる。これにより、急峻な分布をもつレトログレードチャネル領域を形成することができる。
特開平５-３３５５６４号公報 特開２００２−３６８２１２号公報
確かに、特許文献２に記載された方法により、急峻な分布をもつレトログレードチャネル領域を形成することができるが、例えば、ＳＲＡＭやロジック回路、Ｉ／Ｏ回路等を混載した半導体集積回路装置を半導体基板に形成する場合、以下のような問題が生じる。
すなわち、ＳＲＡＭやロジック回路、Ｉ／Ｏ回路等を構成するＭＩＳトランジスタは、それぞれ要求される特性が異なるため、ＭＩＳトランジスタの構成自身も異なるものを採用する。例えば、ＳＲＡＭは微細化が要求されるため、レトログレードチャネル構造を有するＭＩＳトランジスタを採用し、ロジック回路やＩ／Ｏ回路は、通常の表面チャネル構造を有するＭＩＳトランジスタを採用する。
ところで、微細なＭＩＳトランジスタを形成する場合、チャネル領域の形成以外に、エクステンション領域、チャネルストッパ領域、ソース・ドレイン領域等を形成する必要があるため、各領域を形成するための不純物が半導体基板にイオン注入される。そして、イオン注入されたこれらの不純物は、最終のイオン注入（通常は、ソース・ドレイン不純物のイオン注入）が行われた後に、一括して活性化のための熱処理が行われる。
しかしながら、レトログレードチャネル領域の半導体基板表面側には、エクステンション領域が近接して形成されており、このエクステンション領域に、エクステンション領域のイオン注入時に発生した欠陥が残っている状態で、側壁スペーサ形成のため酸化膜等の絶縁膜を４００℃から６００℃程度で堆積すると、レトログレードチャネル領域を構成する不純物が、半導体基板表面側に拡散（以下、「表面拡散」という）してしまう。その結果、レトログレードチャネル領域における基板表面濃度が高くなり、レトログレードチャネル本来の効果の低下を招く。然るに、従来の活性化のための熱処理において、エクステンション領域に発生した欠陥が、レトログレードチャネル領域の不純物分布に与える影響については、ほとんど考慮されていなかった。
本発明は、上記知見に基づきなされたもので、その主な目的は、少なくともレトログレードチャネル構造を有するＭＩＳトランジスタを備えた半導体装置において、ランダム成分によるトランジスタ特性のばらつきを抑制した、信頼性の高い半導体装置及びその製造方法を提供することにある。
本発明は、上記問題を解決するために、ＭＩＳトランジスタのレトログレードチャネル領域、及びエクステンション領域を形成した後、ゲート電極の側面に側壁スペーサを形成する前に、エクステンション領域に発生したイオン注入による欠陥を消滅させる工程を実行する方法を採用する。この工程の導入により、ソース・ドレイン領域の形成後、レトログレードチャネル領域、エクステンション領域、及びソース・ドレイン領域の不純物を活性化する熱処理を行っても、レトログレードチャネル領域の不純物が表面拡散することを防止することができる。これにより、レトログレードチャネル構造を有するＭＩＳトランジスタを、基板表面に不純物濃度ピークを持ったチャネル構造（以下、「通常の表面チャネル構造」という）有するＭＩＳトランジスタと同時に形成しても、レトログレードチャネル固有の特性を損なうことなく、ランダム成分によるトランジスタ特性のばらつきを抑制した、信頼性の高い半導体装置を実現することができる。
本発明に係わる半導体装置は、半導体基板に形成された第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを備えた半導体装置であって、第１のＭＩＳトランジスタは、半導体基板における第１のＭＩＳトランジスタ形成領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のＭＩＳトランジスタ形成領域に形成され、第１のＭＩＳトランジスタ形成領域の表面から離間している内部に不純物濃度のピークを有する第１のチャネル領域と、第１のＭＩＳトランジスタ形成領域における前記第１のゲート電極の側方下に形成された第１のエクステンション領域とを備え、第２のＭＩＳトランジスタは、半導体基板における第２のＭＩＳトランジスタ形成領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のＭＩＳトランジスタ形成領域に形成され、第２のＭＩＳトランジスタ形成領域の表面近傍に不純物濃度のピークを有する第２のチャネル領域と、第２のＭＩＳトランジスタ形成領域における第２のゲート電極の側方下に形成された第２のエクステンション領域とを備えている。
ある好適な実施形態において、上記第１のＭＩＳトランジスタは、第１のゲート電極の側面上に形成された第１の側壁スペーサと、第１のＭＩＳトランジスタ形成領域における第１の側壁スペーサの外側方下に形成された第１のソース・ドレイン領域とをさらに備え、第２のＭＩＳトランジスタは、第２のゲート電極の側面上に形成された第２の側壁スペーサと、第２のＭＩＳトランジスタ形成領域における第２の側壁スペーサの外側方下に形成された第２のソース・ドレイン領域とをさらに備えている。
好適には、第２のゲート絶縁膜は、第１のゲート絶縁膜と膜厚が同じである。
好適には、第２のゲート絶縁膜は、第１のゲート絶縁膜に比べて膜厚が厚い。
好適には、第１のチャネル領域は、同一導電型で不純物種の異なる第１の不純物と第２の不純物からなる。
ある好適な実施形態において、上記半導体装置は、半導体基板に形成された第３のＭＩＳトランジスタをさらに備え、第３のＭＩＳトランジスタは、半導体基板における第３のＭＩＳトランジスタ形成領域上に形成され、第１のゲート絶縁膜及び第２のゲート絶縁膜に比べて膜厚の厚い第３のゲート絶縁膜と、第３のゲート絶縁膜上に形成された第３のゲート電極と、第３のＭＩＳトランジスタ形成領域に形成され、第３のＭＩＳトランジスタ形成領域の表面近傍に不純物濃度のピークを有する第３のチャネル領域とを備えている。
ある好適な実施形態において、上記半導体装置は、半導体基板に形成された第３のＭＩＳトランジスタをさらに備え、第３のＭＩＳトランジスタは、半導体基板における第３のＭＩＳトランジスタ形成領域上に形成され、第１のゲート絶縁膜と同じ膜厚を有する第３のゲート絶縁膜と、第３のゲート絶縁膜上に形成された第３のゲート電極と、第３のＭＩＳトランジスタ形成領域に形成され、第３のＭＩＳトランジスタ形成領域の表面から離間している内部に不純物濃度のピークを有し、第２の不純物からなる第３のチャネル領域とを備えている。
好適には、上記第１のＭＩＳトランジスタは、ＳＲＡＭを構成するトランジスタである。
本発明に係わる半導体装置の製造方法は、互いに異なるチャネル領域の不純物濃度プロファイルを有する第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを備え、半導体基板における前記第１のＭＩＳトランジスタ形成領域に、第１の不純物をイオン注入して、第１のＭＩＳトランジスタ形成領域の表面から離間している内部に不純物濃度のピークを有する第１のチャネル領域を形成する工程（ａ）と、半導体基板における第２のＭＩＳトランジスタ形成領域に、第２の不純物をイオン注入して、第２のＭＩＳトランジスタ形成領域の表面近傍に不純物濃度のピークを有する第２のチャネル領域を形成する工程（ｂ）と、第１のＭＩＳトランジスタ形成領域上に第１のゲート絶縁膜を介して第１のゲート電極を形成すると共に、第２のＭＩＳトランジスタ形成領域上に第２のゲート絶縁膜を介して第２のゲート電極を形成する工程（ｃ）と、第１のゲート電極及び第２のゲート電極をマスクにして、第１のＭＩＳトランジスタ形成領域及び第２のＭＩＳトランジスタ形成領域に、第３の不純物をイオン注入して、第１のエクステンション領域及び第２のエクステンション領域を形成する工程（ｄ）と、工程（ｄ）の後、半導体基板を熱処理して、第３の不純物のイオン注入によって、第１のエクステンション領域及び第２のエクステンション領域に発生した欠陥を消滅させる工程（ｅ）とを有することを特徴とする。
ある好適な実施形態において、上記工程（ｅ）の後、第１のゲート電極の側面上に第１の側壁スペーサを形成すると共に、第２のゲート電極の側面上に第２の側壁スペーサを形成する工程（ｆ）と、第１のゲート電極及び第１の側壁スペーサをマスクにして、第１のＭＩＳトランジスタ形成領域に第４の不純物をイオン注入し、第１のソース・ドレイン領域を形成するとともに、第２のゲート電極及び第２の側壁スペーサをマスクにして、第２のＭＩＳトランジスタ形成領域に第４の不純物をイオン注入し、第２のソース・ドレイン領域を形成する工程（ｇ）とをさらに備えている。
ある好適な実施形態において、上記工程（ｇ）の後、半導体基板を熱処理して、第１のＭＩＳトランジスタ形成領域及び第２のＭＩＳトランジスタ形成領域にイオン注入された、第１の不純物、第２の不純物、第３の不純物、及び第４の不純物を活性化させる工程（ｈ）をさらに有する。
ある好適な実施形態において、上記工程（ｄ）において、第１のエクステンション領域の深さが、第１のチャネル領域における第１の不純物の不純物濃度のピーク位置と略一致するように形成されている。
好適には、上記第２のゲート絶縁膜は、第１のゲート絶縁膜と膜厚が同じであるる
好適には、上記第２のゲート絶縁膜は、第１のゲート絶縁膜に比べて膜厚が厚い。
ある好適な実施形態において、上記工程（ｃ）よりも前に、第１のＭＩＳトランジスタ形成領域に、第１のＭＩＳトランジスタ形成領域の表面から離間している内部に不純物濃度のピークを有するように、第１の不純物と同一導電型で不純物種の異なる第５の不純物をイオン注入する工程（ｉ）を有し、第１の不純物及び第５の不純物からなる第１のチャネル領域を形成する。
ある好適な実施形態において、上記半導体装置は、第３のチャネル領域を有する第３のＭＩＳトランジスタをさらに備え、上記工程（ｃ）よりも前に、半導体基板における第３のＭＩＳトランジスタ形成領域に、第６の不純物をイオン注入して、第３のＭＩＳトランジスタ形成領域の表面近傍に不純物濃度のピークを有する第３のチャネル領域を形成する工程（ｊ）をさらに備え、工程（ｃ）は、第３のＭＩＳトランジスタ形成領域上に第１のゲート絶縁膜と同じ膜厚を有する第３のゲート絶縁膜を介して第３のゲート電極を形成する工程を含んでいる。
ある好適な実施形態において、上記半導体装置は、第３のチャネル領域を有する第３のＭＩＳトランジスタをさらに備え、上記工程（ｉ）は、半導体基板における第３のＭＩＳトランジスタ形成領域に、第５の不純物をイオン注入して、第３のＭＩＳトランジスタ形成領域の表面から離間している内部に不純物濃度のピークを有する第３のチャネル領域を形成する工程を含み、上記工程（ｃ）は、第３のＭＩＳトランジスタ形成領域上に第１のゲート絶縁膜と同じ膜厚を有する第３のゲート絶縁膜を介して第３のゲート電極を形成する工程を含んでいる。
ある好適な実施形態において、上記半導体装置は、第３のチャネル領域を有する第３のＭＩＳトランジスタをさらに備え、上記工程（ａ）及び工程（ｂ）よりも後で、工程（ｃ）よりも前に、第１〜第３のＭＩＳトランジスタ形成領域上に第２のゲート絶縁膜を形成する工程（ｋ）を有し、上記工程（ｉ）は、工程（ｋ）よりも後で工程（ｃ）よりも前に行い、半導体基板における第１のＭＩＳトランジスタ形成領域及び前記第３のＭＩＳトランジスタ形成領域に、第２のゲート絶縁膜を通して第５の不純物をイオン注入することにより、第１のＭＩＳトランジスタ形成領域に第１のチャネル領域を形成するとともに、第３のＭＩＳトランジスタ形成領域に第３のＭＩＳトランジスタ形成領域の表面から離間している内部に不純物濃度のピークを有する第３のチャネル領域を形成する工程を含み、工程（ｉ）よりも後で工程（ｃ）よりも前に、第１のＭＩＳトランジスタ形成領域及び第３のＭＩＳトランジスタ形成領域上の第２のゲート絶縁膜を除去した後、第１のＭＩＳトランジスタ形成領域に第１のゲート絶縁膜を形成するとともに、第３のＭＩＳトランジスタ形成領域上に第１のゲート絶縁膜と同じ膜厚を有する第３のゲート絶縁膜を形成する工程（ｌ）を有し、工程（ｃ）は、第３のＭＩＳトランジスタ形成領域上に第３のゲート絶縁膜を介して第３のゲート電極を形成する工程を含んでいる。
本発明に係わる半導体装置及びその製造方法によれば、レトログレードチャネル構造を有するＭＩＳトランジスタを、通常の表面チャネル構造を有するＭＩＳトランジスタと同時に形成しても、レトログレードチャネル固有の特性を損なうことなく、ランダム成分によるトランジスタ特性のばらつきを抑制した、信頼性の高い半導体装置を実現することができる。
以下に、本発明の実施形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。
なお、本発明は、２種類以上のＭＩＳトランジスタを備えた半導体装置において、少なくとも、レトログレードチャネル構造を有するＭＩＳトランジスタを含むものを対象とするもので、チャネル領域以外の他のトランジスタの構成（例えば、ゲート絶縁膜、ゲート電極、ソース・ドレイン等）については、特に限定されるものではない。また、以下の実施形態では、３種類のＭＩＳトランジスタを備えた半導体装置を例に説明するが、レトログレードチャネル構造を有するＭＩＳトランジスタと、通常の表面チャネル構造を有するＭＩＳトランジスタとの関係において、本発明の技術的意義を有するものである。
（第１の実施形態）
図１（ａ）〜図２（ｃ）は、本発明の第１の実施形態における半導体装置の製造方法を模式的に示した工程断面図である。
まず、図１（ａ）に示すように、シリコンからなる半導体基板１０に素子分離領域１１を形成して、第１のＭＩＳトランジスタの形成領域（以下、「領域Ｔｒ１」という）、第２のＭＩＳトランジスタの形成領域（以下、「領域Ｔｒ２」という）、第３のＭＩＳトランジスタの形成領域（以下、「領域Ｔｒ３」という）に区画する。なお、本実施形態においては、領域Ｔｒ１には、ＳＲＡＭを構成するｎ型ＭＩＳトランジスタ、領域Ｔｒ２には、ロジック回路を構成するｎ型ＭＩＳトランジスタ、領域Ｔｒ３には、Ｉ／Ｏ回路を構成するｎ型ＭＩＳトランジスタ（低電圧駆動トランジスタ）をそれぞれ形成する。ここで、Ｉ／Ｏ回路を構成するｎ型ＭＩＳトランジスタは、ＳＲＡＭ又はロジック回路を構成するｎ型ＭＩＳトランジスタの駆動電圧（例えば、１．２Ｖ）よりも高い駆動電圧（例えば、３．３Ｖ）を有するＭＩＳトランジスタ（高電圧駆動トランジスタ）からなる。
その後、半導体基板１０の表面に厚さ１０ｎｍ以下の酸化膜からなる保護膜１２を形成した後、各領域Ｔｒ１〜Ｔｒ３に、Ｐ型ウェル（不図示）を形成する。
次に、図１（ｂ）に示すように、半導体基板１０上に、領域Ｔｒ１及び領域Ｔｒ２を覆い、領域Ｔｒ３に開口を有するレジストマスク１３を形成した後、レジストマスク１３を注入マスクにして、半導体基板１０における領域Ｔｒ３に、保護膜１２を通してｐ型不純物であるボロン（Ｂ）を１０ｋｅＶ程度の加速エネルギでイオン注入してチャネル領域１４を形成する。チャネル領域１４は、半導体基板１０表面近傍に不純物濃度ピークを有し、そのドーズ量は、領域Ｔｒ３に形成される高電圧駆動のｎ型ＭＩＳトランジスタが、所定のしきい値（例えば、０．４Ｖ）を得るような値に設定される。
次に、図１（ｃ）に示すように、レジストマスク１３を除去した後、半導体基板１０上に、領域Ｔｒ１及び領域Ｔｒ３を覆い、領域Ｔｒ２に開口を有するレジストマスク１５を形成した後、レジストマスク１５を注入マスクにして、半導体基板１０における領域Ｔｒ２に、保護膜１２を通してＢを１０ｋｅＶ程度の加速エネルギでイオン注入してチャネル領域１６を形成する。チャネル領域１６は、半導体基板１０の表面近傍に不純物濃度ピークを有し、そのドーズ量は、領域Ｔｒ２に形成されるロジック回路を構成するＭＩＳトランジスタが、所定のしきい値（例えば、０．３Ｖ）を得るような値に設定される。
次に、図１（ｄ）に示すように、レジストマスク１５を除去した後、半導体基板１０上に、領域Ｔｒ２及び領域Ｔｒ３を覆い、領域Ｔｒ１に開口を有するレジストマスク１７を形成した後、レジストマスク１７を注入マスクにして、半導体基板１０における領域Ｔｒ１に、保護膜１２を通してＢを１５ｋｅＶ程度の加速エネルギでイオン注入してチャネル領域１８を形成する。チャネル領域１８は、半導体基板１０内部に１×１０１８／ｃｍ３以上のピーク濃度を有するレトログレードチャネル構造をなす。
次に、図２（ａ）に示すように、レジストマスク１７及び保護膜１２を除去した後、半導体基板１０における領域Ｔｒ１及びＴｒ２の上には、シリコン酸化膜をプラズマ窒化した厚さ２ｎｍ程度のシリコン酸窒化膜からなるゲート絶縁膜１９を形成するとともに、半導体基板１０における領域Ｔｒ３上には、シリコン酸化膜の表面をプラズマ窒化した厚さ７．５ｎｍ程度のゲート絶縁膜２０を形成する。そして、ゲート絶縁膜１９、２０上に、厚さ１００ｎｍ程度のポリシリコン膜を形成した後、異方性エッチングによりポリシリコン膜をエッチングして、ゲート電極２１を形成する。
次に、図２（ｂ）に示すように、半導体基板１０における領域Ｔｒ１〜Ｔｒ３に、ゲート電極２１をマスクにして、ｎ型不純物である砒素（Ａｓ）を選択的にイオン注入して、ｎ型エクステンション領域２２を自己整合的に形成する。
その後、半導体基板１０を、例えば、９５０℃の温度で１０秒程度、短時間熱処理する。これにより、Ａｓのイオン注入によってエクステンション領域２２に発生した欠陥を消滅させる。なお、この短時間熱処理では、領域Ｔｒ１〜Ｔｒ３に形成されたチャネル領域１４、１６、１８の不純物は熱拡散されない。
その後、図２（ｃ）に示すように、ゲート電極２１の側面上に、Ｌ字状のシリコン酸化膜２３ａ及びシリコン酸化膜２３ａ上に形成されたシリコン窒化膜２３ｂからなる側壁スペーサ２３を形成した後、ゲート電極２１及び側壁スペーサ２３をマスクにして、ｎ型不純物であるＡｓを選択的にイオン注入して、ｎ型ソース・ドレイン領域２４を自己整合的に形成する。
図３は、上記の製造方法により各領域Ｔｒ１〜Ｔｒ３に形成されたｎ型ＭＩＳトランジスタの構成を示した図で、（ａ）は断面図で、（ｂ）は、各チャネル領域１４、１６、１８の不純物濃度のプロファイルを示す。
領域Ｔｒ１に形成されたｎ型ＭＩＳトランジスタは、図３（ｂ）に示すように、レトログレードチャネル構造を有し、微細化とトランジスタ特性のばらつきに対する仕様の厳しいＳＲＡＭを構成するトランジスタに適用される。これに対して、領域Ｔｒ２及びＴｒ３に形成されたｎ型ＭＩＳトランジスタは、通常の表面チャネル構造を有するが、領域Ｔｒ２に形成された薄いゲート絶縁膜１９を有するｎ型ＭＩＳトランジスタは、しきい値が低く、高速動作を要求されるロジック回路を構成する低電圧駆動トランジスタに適用され、領域Ｔｒ３に形成された厚いゲート絶縁膜２０を有するｎ型ＭＩＳトランジスタは、高電圧駆動トランジスタに適用される。
本実施形態による半導体装置の製造方法は、領域Ｔｒ１〜Ｔｒ３にチャネル領域１４、１６、１８及びエクステンション領域２２を形成した後、側壁スペーサ２３を形成する前に、半導体基板１０を短時間熱処理することによって、エクステンション領域２２に発生したイオン注入による欠陥を消滅させる工程を導入したことを特徴とする。これにより、ゲート電極２１の側面に側壁スペーサ２３を形成し、さらにソース・ドレイン領域２４の形成後、チャネル領域１４、１６、１８、エクステンション領域２２、及びソース・ドレイン領域２４の不純物を活性化する熱処理を行っても、領域Ｔｒ１に形成されたレトログレードチャネル領域１８の不純物が表面拡散することを防止することができる。その結果、レトログレードチャネル構造を有するＭＩＳトランジスタを、通常の表面チャネル構造ＭＩＳトランジスタと同時に形成しても、レトログレードチャネル固有の特性を損なうことなく、ランダム成分によるトランジスタ特性のばらつきを抑制した、信頼性の高い半導体装置を実現することができる。
また、エクステンション領域２２の深さが、レトログレードチャネル領域１８における不純物濃度のピーク位置と一致するように形成されている場合には、ソース・ドレイン領域２４からの空乏層の拡がりを抑制することができる。これにより、ゲート長が縮小されるに従い閾値電圧が低下する、いわゆる短チャネル効果を効果的に抑制することができるという効果がさらに発揮される。
以上の製造方法によって、半導体基板１０上に形成されたゲート絶縁膜１９と、ゲート絶縁膜１９上に形成されたゲート電極２１と、半導体基板１０の内部（半導体基板表面から離間した位置）に不純物濃度のピークを持つチャネル領域１８とを有する第１のｎ型ＭＩＳトランジスタと、半導体基板１０上に形成されたゲート絶縁膜１９と、ゲート絶縁膜１９上に形成されたゲート電極２１と、半導体基板１０の表面近傍に不純物濃度のピークを持つチャネル領域１６とを有する第２のｎ型ＭＩＳトランジスタと、半導体基板１０上に形成され、ゲート絶縁膜１９よりも膜厚の厚いゲート絶縁膜２０と、ゲート絶縁膜２０上に形成されたゲート電極２１と、半導体基板１０の表面近傍に不純物濃度のピークを持つチャネル領域１４とを有する第３のｎ型ＭＩＳトランジスタとを備えた半導体装置を得ることができる。
（第２の実施形態）
図４（ａ）〜図５（ｃ）は、本発明の第２の実施形態における半導体装置の製造方法を模式的に示した工程断面図である。
まず、図４（ａ）に示すように、シリコンからなる半導体基板１０に素子分離領域１１を形成して、第１のＭＩＳトランジスタの形成領域（以下、「領域Ｔｒ１」という）、第２のＭＩＳトランジスタの形成領域（以下、「領域Ｔｒ２」という）、第３のＭＩＳトランジスタの形成領域（以下、「領域Ｔｒ３」という）に区画する。なお、本実施形態においては、第１の実施形態と同様に、領域Ｔｒ１には、ＳＲＡＭを構成するｎ型ＭＩＳトランジスタ、領域Ｔｒ２には、ロジック回路を構成する低電圧駆動のｎ型ＭＩＳトランジスタ、領域Ｔｒ３には、高電圧駆動のｎ型ＭＩＳトランジスタをそれぞれ形成する。
その後、半導体基板１０の表面に厚さ１０ｎｍ以下の酸化膜からなる保護膜１２を形成した後、各領域Ｔｒ１〜Ｔｒ３に、Ｐ型ウェル（不図示）を形成する。
次に、図４（ｂ）に示すように、半導体基板１０上に、領域Ｔｒ１及び領域Ｔｒ２を覆い、領域Ｔｒ３に開口を有するレジストマスク１３を形成した後、レジストマスク１３を注入マスクにして、半導体基板１０における領域Ｔｒ３に、保護膜１２を通してＢを１０ｋｅＶ程度の加速エネルギでイオン注入してチャネル領域１４を形成する。チャネル領域１４は、半導体基板１０の表面近傍に不純物濃度のピークを有し、そのドーズ量は、領域Ｔｒ３に形成される高電圧駆動のｎ型ＭＩＳトランジスタが、所定のしきい（例えば、０．４Ｖ）を得るような値に設定される。
次に、図４（ｃ）に示すように、レジストマスク１３を除去した後、半導体基板１０上に、領域Ｔｒ２及び領域Ｔｒ３を覆い、領域Ｔｒ１に開口を有するレジストマスク１５を形成した後、レジストマスク１５を注入マスクにして、半導体基板１０における領域Ｔｒ１に、保護膜１２を通してインジウム（Ｉｎ）を５０ｋｅＶ程度の加速エネルギでイオン注入してチャネル領域１８を形成する。チャネル領域１８は、半導体基板１０の内部（半導体基板表面から離間した位置）に１×１０１８／ｃｍ３以上のピーク濃度を有するレトログレードチャネル構造をなす。
次に、図４（ｄ）に示すように、レジストマスク１５を除去した後、半導体基板１０上に、領域Ｔｒ３を覆い、領域Ｔｒ１及びＴｒ２に開口を有するレジストマスク１７を形成した後、レジストマスク１７を注入マスクにして、半導体基板１０における領域Ｔｒ１及びＴｒ２に、保護膜１２を通してＢを１５ｋｅＶ程度の加速エネルギでイオン注入する。このとき、領域Ｔｒ２に形成されたチャネル領域１６は、半導体基板１０の内部（半導体基板表面から離間した位置）に１×１０１８／ｃｍ３以上のピーク濃度を有するレトログレードチャネル構造をなす。また、領域Ｔｒ１には、Ｉｎからなるチャネル領域１８にＢからなるチャネル領域１６が重なった不純物プロファイルを有するチャネル領域１８Ａが形成される。
次に、図５（ａ）に示すように、レジストマスク１７及び保護膜１２を除去した後、半導体基板１０における領域Ｔｒ１及びＴｒ２上には、シリコン酸化膜をプラズマ窒化した厚さ２ｎｍ程度のシリコン酸窒化膜からなるゲート絶縁膜１９を形成するとともに、半導体基板１０における領域Ｔｒ３上には、シリコン酸化膜の表面をプラズマ窒化した厚さ７．５ｎｍ程度のゲート絶縁膜２０を形成する。そして、ゲート絶縁膜１９、２０上に、厚さ１００ｎｍ程度のポリシリコン膜を形成した後、異方性エッチングによりポリシリコン膜をエッチングして、ゲート電極２１を形成する。
次に、図５（ｂ）に示すように、半導体基板１０における領域Ｔｒ１〜Ｔｒ３に、ゲート電極２１をマスクにして、ｎ型不純物であるＡｓを選択的にイオン注入して、ｎ型エクステンション領域２２を自己整合的に形成する。
その後、半導体基板１０を、例えば、９５０℃の温度で１０秒程度、短時間熱処理する。これにより、Ａｓのイオン注入によってエクステンション領域２２に発生した欠陥を消滅させる。なお、この短時間熱処理では、領域Ｔｒ１〜Ｔｒ３に形成されたチャネル領域１４、１６、１８Ａの不純物は熱拡散されない。
その後、図５（ｃ）に示すように、ゲート電極２１の側面上に、Ｌ字状のシリコン酸化膜２３ａ及びシリコン酸化膜２３ａ上に形成されたシリコン窒化膜２３ｂからなる側壁スペーサ２３を形成した後、ゲート電極２１及び側壁スペーサ２３をマスクにして、ｎ型不純物であるＡｓを選択的にイオン注入して、ｎ型ソース・ドレイン領域２４を自己整合的に形成する。
図６は、上記の製造方法により各領域Ｔｒ１〜Ｔｒ３に形成されたｎ型ＭＩＳトランジスタの構成を示した図で、（ａ）は断面図で、（ｂ）は、各チャネル領域１４、１６、１８Ａの不純物濃度のプロファイルを示す。
領域Ｔｒ１及びＴｒ２に形成されたｎ型ＭＩＳトランジスタは、図６（ｂ）に示すように、ともにレトログレードチャネル構造で薄いゲート絶縁膜１９を有するが、領域Ｔｒ１のチャネル領域１８Ａには、ＩｎとＢの不純物が注入されているため、より急峻な分布をもつレトログレードチャネル構造をなす。従って、領域Ｔｒ１に形成されたｎ型ＭＩＳトランジスタは、微細化とトランジスタ特性のばらつきに対する仕様の厳しいＳＲＡＭを構成するトランジスタに適用するのが好適である。一方、領域Ｔｒ２に形成されたｎ型ＭＩＳトランジスタは、微細化と高速動作を要求されるロジック回路を構成するトランジスタに適用するのが好適である。また、領域Ｔｒ３に形成された通常の表面チャネル構造で厚いゲート絶縁膜２０を有するｎ型ＭＩＳトランジスタは、高電圧駆動トランジスタに適用されるのが好適である。
（第３の実施形態）
図７（ａ）〜図８（ｄ）は、本発明の第３の実施形態における半導体装置の製造方法を模式的に示した工程断面図である。
まず、図７（ａ）に示すように、シリコンからなる半導体基板１０に素子分離領域１１を形成して、第１のＭＩＳトランジスタの形成領域（以下、「領域Ｔｒ１」という）、第２のＭＩＳトランジスタの形成領域（以下、「領域Ｔｒ２」という）、第３のＭＩＳトランジスタの形成領域（以下、「領域Ｔｒ３」という）に区画する。なお、本実施形態においては、第１の実施形態と同様に、領域Ｔｒ１には、ＳＲＡＭを構成するｎ型ＭＩＳトランジスタ、領域Ｔｒ２には、ロジック回路を構成する低電圧駆動のｎ型ＭＩＳトランジスタ、領域Ｔｒ３には、高電圧駆動のｎ型ＭＩＳトランジスタをそれぞれ形成する。
その後、半導体基板１０の表面に厚さ１０ｎｍ以下の酸化膜からなる保護膜１２を形成した後、各領域Ｔｒ１〜Ｔｒ３に、Ｐ型ウェル（不図示）を形成する。
次に、図７（ｂ）に示すように、半導体基板１０上に、領域Ｔｒ１及び領域Ｔｒ２を覆い、領域Ｔｒ３に開口を有するレジストマスク１３を形成した後、レジストマスク１３を注入マスクにして、半導体基板１０における領域Ｔｒ３に、保護膜１２を通してＢを１０ｋｅＶ程度の加速エネルギでイオン注入してチャネル領域１４を形成する。チャネル領域１４は、半導体基板１０の表面近傍に不純物濃度のピークを有し、そのドーズ量は、領域Ｔｒ３に形成される高電圧駆動のｎ型ＭＩＳトランジスタが、所定のしきい（例えば、０．４Ｖ）を得るような値に設定される。
次に、図７（ｃ）に示すように、レジストマスク１３を除去した後、半導体基板１０上に、領域Ｔｒ２及び領域Ｔｒ３を覆い、領域Ｔｒ１に開口を有するレジストマスク１５を形成した後、レジストマスク１５を注入マスクにして、半導体基板１０における領域Ｔｒ１に、保護膜１２を通してＩｎを５０ｋｅＶ程度の加速エネルギでイオン注入してチャネル領域１８を形成する。
次に、図７（ｄ）に示すように、レジストマスク１５及び保護膜１２を除去した後、半導体基板１０上に、厚さ７．５ｎｍ程度のシリコン酸化膜からなる厚いゲート絶縁膜２０を形成する。その後、半導体基板１０上に、領域Ｔｒ３を覆い、領域Ｔｒ１及び領域Ｔｒ２に開口を有するレジストマスク１７を形成した後、レジストマスク１７を注入マスクにして、半導体基板１０における領域Ｔｒ１及びＴｒ２に、ゲート絶縁膜２０を通してＢを１５ｋｅＶ程度の加速エネルギでイオン注入する。このとき、領域Ｔｒ２に形成されたチャネル領域１６は、半導体基板１０の内部（半導体基板表面から離間した位置）に１×１０１８／ｃｍ３以上のピーク濃度を有するレトログレードチャネル構造をなす。また、領域Ｔｒ１には、Ｉｎからなるチャネル領域１８にＢからなるチャネル領域１６が重なった不純物プロファイルを有するチャネル領域１８Ａが形成され、半導体基板１０の内部（半導体基板表面から離間した位置）に１×１０１８／ｃｍ３以上のピーク濃度を有するレトログレードチャネル構造をなす。
次に、図８（ａ）に示すように、レジストマスク１７を用いて領域Ｔｒ１及びＴｒ２の半導体基板１０上に形成されたゲート絶縁膜２０を除去した後、レジストマクス１７を除去する。その後、再度、領域Ｔｒ１及びＴｒ２の半導体基板１０上に、厚さ２ｎｍ程度のシリコン酸化膜を形成した後、シリコン酸化膜をプラズマ窒化してシリコン酸窒化膜からなるゲート絶縁膜１９を形成する。このとき、領域Ｔｒ３の半導体基板１０上に形成されているシリコン酸化膜からなるゲート絶縁膜２０の表面もプラズマ窒化される。
次に、図８（ｂ）に示すように、ゲート絶縁膜１９、２０上に、厚さ１００ｎｍ程度のポリシリコン膜を形成した後、異方性エッチングによりポリシリコン膜をエッチングして、ゲート電極２１を形成する。
次に、図８（ｃ）に示すように、領域Ｔｒ１〜Ｔｒ３の半導体基板１０に、ゲート電極２１をマスクにして、ｎ型不純物であるＡｓを選択的にイオン注入して、ｎ型エクステンション領域２２を自己整合的に形成する。
その後、半導体基板１０を、例えば、９５０℃の温度で１０秒程度、短時間熱処理する。これにより、Ａｓのイオン注入によってエクステンション領域２２に発生した欠陥を消滅させる。なお、この短時間熱処理では、領域Ｔｒ１〜Ｔｒ３に形成されたチャネル領域１４、１６、１８Ａの不純物は熱拡散されない。
その後、図８（ｄ）に示すように、ゲート電極２１の側面に、Ｌ字状のシリコン酸化膜２３ａ及びシリコン酸化膜２３ａ上に形成されたシリコン窒化膜２３ｂからなる側壁スペーサ２３を形成した後、ゲート電極２１及び側壁スペーサ２３をマスクにして、ｎ型不純物であるＡｓを選択的にイオン注入して、ｎ型ソース・ドレイン領域２４を自己整合的に形成する。
上記の製造方法によれば、図７（ｄ）の工程において、厚いゲート絶縁膜２０を形成した後に、半導体基板１０の領域Ｔｒ１、Ｔｒ２にチャネル領域１６、１８Ａを形成する不純物（Ｂ）をイオン注入しているので、その後、図８（ａ）に示すように、薄いゲート絶縁膜１９を形成する熱処理工程しか入らず、第２の実施形態に比べて、領域Ｔｒ１、Ｔｒ２に形成されるレトログレードチャネル領域１６、１８Ａの不純物濃度のプロファイルをより急峻にすることができる。
図９は、上記の製造方法により各領域Ｔｒ１〜Ｔｒ３に形成されたｎ型ＭＩＳトランジスタの構成を示した図で、（ａ）は断面図で、（ｂ）は、各チャネル領域１４、１６、１８Ａの不純物濃度のプロファイルを示す。
領域Ｔｒ１及びＴｒ２に形成されたｎ型ＭＩＳトランジスタは、図９（ｂ）に示すように、ともにレトログレードチャネル構造で薄いゲート絶縁膜１９を有するが、領域Ｔｒ１のチャネル領域１８Ａには、ＩｎとＢの不純物が注入されているため、より急峻な分布をもつレトログレードチャネル構造をなす。従って、領域Ｔｒ１に形成されたｎ型ＭＩＳトランジスタは、微細化とトランジスタ特性のばらつきに対する仕様の厳しいＳＲＡＭを構成するトランジスタに適用するのが好適である。一方、領域Ｔｒ２に形成されたｎ型ＭＩＳトランジスタは、微細化と高速動作を要求されるロジック回路を構成するトランジスタに適用するのが好適である。また、領域Ｔｒ３に形成された通常の表面チャネル構造で厚いゲート絶縁膜２０を有するｎ型ＭＩＳトランジスタは、高電圧駆動トランジスタに適用されるのが好適である。
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、本実施形態では、領域Ｔｒ１〜Ｔｒ３には、ｎ型ＭＩＳトランジスタを形成したが、ｐ型ＭＩＳトランジスタを同時に形成してもよい。この場合、Ｉｎの代わりにＡｓをイオン注入することによって、レトログレードチャネル領域を形成し、Ｂの代わりにＰをイオン注入することによって、通常のチャネル領域を形成することができる。また、エクステンション領域、及びソース・ドレイン領域は、ＢまたはＢＦ２をイオン注入することによって形成することができる。
また、本実施形態では、レトログレードチャネル構造を有するＭＩＳトランジスタと通常の表面チャネル構造を有するＭＩＳトランジスタとを備えた半導体装置について説明したが、レトログレードチャネル構造を有するＭＩＳトランジスタのみを備えた半導体装置についても、本実施形態で説明した製造方法を適用することによって、ランダム成分によるトランジスタ特性のばらつきを抑制した、信頼性の高い半導体装置を実現することができる。
本発明は、少なくともレトログレードチャネル構造を有するＭＩＳトランジスタを備えた半導体装置を形成する際に有用である。
（ａ）〜（ｄ）は、本発明の第１の実施形態における半導体装置の製造方法を示した工程断面図である。 （ａ）〜（ｃ）は、本発明の第１の実施形態における半導体装置の製造方法を示した工程断面図である。 本発明の第１の実施形態における半導体装置の構成を示した図で、（ａ）はその断面図、（ｂ）はチャネル領域の不純物のプロファイルを示した図である。 （ａ）〜（ｄ）は、本発明の第２の実施形態における半導体装置の製造方法を示した工程断面図である。 （ａ）〜（ｃ）は、本発明の第２の実施形態における半導体装置の製造方法を示した工程断面図である。 本発明の第２の実施形態における半導体装置の構成を示した図で、（ａ）はその断面図、（ｂ）はチャネル領域の不純物のプロファイルを示した図である。 （ａ）〜（ｄ）は、本発明の第３の実施形態における半導体装置の製造方法を示した工程断面図である。 （ａ）〜（ｄ）は、本発明の第３の実施形態における半導体装置の製造方法を示した工程断面図である。 本発明の第３の実施形態における半導体装置の構成を示した図で、（ａ）はその断面図、（ｂ）はチャネル領域の不純物のプロファイルを示した図である。 従来のレトログレードチャネル構造を有するＭＩＳトランジスタの製造方法を示した工程断面図である。
符号の説明
１０ 半導体基板
１１ 素子分離領域
１２ 保護膜
１３、１５、１７ レジストマスク
１４、１６、１８、１８Ａ チャネル領域
１９、２０ ゲート絶縁膜
２１ ゲート電極
２２ エクステンション領域
２３ 側壁スペーサ
２４ ソース・ドレイン領域

Claims (18)

  1. 半導体基板に形成された第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを備えた半導体装置であって、
    前記第１のＭＩＳトランジスタは、
    前記半導体基板における第１のＭＩＳトランジスタ形成領域上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
    前記第１のＭＩＳトランジスタ形成領域に形成され、前記第１のＭＩＳトランジスタ形成領域の表面から離間している内部に不純物濃度のピークを有する第１のチャネル領域と、
    前記第１のＭＩＳトランジスタ形成領域における前記第１のゲート電極の側方下に形成された第１のエクステンション領域とを備え、
    前記第２のＭＩＳトランジスタは、
    前記半導体基板における第２のＭＩＳトランジスタ形成領域上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
    前記第２のＭＩＳトランジスタ形成領域に形成され、前記第２のＭＩＳトランジスタ形成領域の表面近傍に不純物濃度のピークを有する第２のチャネル領域と、
    前記第２のＭＩＳトランジスタ形成領域における前記第２のゲート電極の側方下に形成された第２のエクステンション領域とを備えていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１のＭＩＳトランジスタは、
    前記第１のゲート電極の側面上に形成された第１の側壁スペーサと、
    前記第１のＭＩＳトランジスタ形成領域における前記第１の側壁スペーサの外側方下に形成された第１のソース・ドレイン領域とをさらに備え、
    前記第２のＭＩＳトランジスタは、
    前記第２のゲート電極の側面上に形成された第２の側壁スペーサと、
    前記第２のＭＩＳトランジスタ形成領域における前記第２の側壁スペーサの外側方下に形成された第２のソース・ドレイン領域とをさらに備えている、半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第２のゲート絶縁膜は、前記第１のゲート絶縁膜と膜厚が同じである、半導体装置。
  4. 請求項１又は２に記載の半導体装置において、
    前記第２のゲート絶縁膜は、前記第１のゲート絶縁膜に比べて膜厚が厚い、半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１のチャネル領域は、同一導電型で不純物種の異なる第１の不純物と第２の不純物からなる、半導体装置。
  6. 請求項２又は３に記載の半導体装置において、
    前記半導体基板に形成された第３のＭＩＳトランジスタをさらに備え、
    前記第３のＭＩＳトランジスタは、
    前記半導体基板における第３のＭＩＳトランジスタ形成領域上に形成され、前記第１のゲート絶縁膜及び第２のゲート絶縁膜に比べて膜厚の厚い第３のゲート絶縁膜と、
    前記第３のゲート絶縁膜上に形成された第３のゲート電極と、
    前記第３のＭＩＳトランジスタ形成領域に形成され、前記第３のＭＩＳトランジスタ形成領域の表面近傍に不純物濃度のピークを有する第３のチャネル領域とを備えている、半導体装置。
  7. 請求項５に記載の半導体装置において、
    前記半導体基板に形成された第３のＭＩＳトランジスタをさらに備え、
    前記第３のＭＩＳトランジスタは、
    前記半導体基板における第３のＭＩＳトランジスタ形成領域上に形成され、前記第１のゲート絶縁膜と同じ膜厚を有する第３のゲート絶縁膜と、
    前記第３のゲート絶縁膜上に形成された第３のゲート電極と、
    前記第３のＭＩＳトランジスタ形成領域に形成され、前記第３のＭＩＳトランジスタ形成領域の表面から離間している内部に不純物濃度のピークを有し、前記第２の不純物からなる第３のチャネル領域とを備えている、半導体装置。
  8. 請求項1〜７のうちいずれか１項に記載の半導体装置において、
    前記第１のＭＩＳトランジスタは、ＳＲＡＭを構成するトランジスタである、半導体装置。
  9. 互いに異なるチャネル領域の不純物濃度プロファイルを有する第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを備えた半導体装置の製造方法であって、
    半導体基板における前記第１のＭＩＳトランジスタ形成領域に、第１の不純物をイオン注入して、前記第１のＭＩＳトランジスタ形成領域の表面から離間している内部に不純物濃度のピークを有する第１のチャネル領域を形成する工程（ａ）と、
    前記半導体基板における前記第２のＭＩＳトランジスタ形成領域に、第２の不純物をイオン注入して、前記第２のＭＩＳトランジスタ形成領域の表面近傍に不純物濃度のピークを有する第２のチャネル領域を形成する工程（ｂ）と、
    前記第１のＭＩＳトランジスタ形成領域上に第１のゲート絶縁膜を介して第１のゲート電極を形成すると共に、前記第２のＭＩＳトランジスタ形成領域上に第２のゲート絶縁膜を介して第２のゲート電極を形成する工程（ｃ）と、
    前記第１のゲート電極及び前記第２のゲート電極をマスクにして、前記第１のＭＩＳトランジスタ形成領域及び前記第２のＭＩＳトランジスタ形成領域に、第３の不純物をイオン注入して、第１のエクステンション領域及び第２のエクステンション領域を形成する工程（ｄ）と、
    前記工程（ｄ）の後、前記半導体基板を熱処理して、前記第３の不純物のイオン注入によって、前記第１のエクステンション領域及び前記第２のエクステンション領域に発生した欠陥を消滅させる工程（ｅ）と
    を有することを特徴とする、半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記工程（ｅ）の後、前記第１のゲート電極の側面上に第１の側壁スペーサを形成すると共に、前記第２のゲート電極の側面上に第２の側壁スペーサを形成する工程（ｆ）と、
    前記第１のゲート電極及び前記第１の側壁スペーサをマスクにして、前記第１のＭＩＳトランジスタ形成領域に第４の不純物をイオン注入し、第１のソース・ドレイン領域を形成するとともに、前記第２のゲート電極及び前記第２の側壁スペーサをマスクにして、前記第２のＭＩＳトランジスタ形成領域に前記第４の不純物をイオン注入し、第２のソース・ドレイン領域を形成する工程（ｇ）とをさらに備えている、半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記工程（ｇ）の後、前記半導体基板を熱処理して、前記第１のＭＩＳトランジスタ形成領域及び前記第２のＭＩＳトランジスタ形成領域にイオン注入された、前記第１の不純物、前記第２の不純物、前記第３の不純物、及び前記第４の不純物を活性化させる工程（ｈ）をさらに有する、半導体装置の製造方法。
  12. 請求項９〜１１のうちいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｄ）において、前記第１のエクステンション領域の深さが、前記第１のチャネル領域における前記第１の不純物の不純物濃度のピーク位置と略一致するように形成されている、半導体装置の製造方法。
  13. 請求項９〜１２のうちいずれか１項に記載の半導体装置の製造方法において、
    前記第２のゲート絶縁膜は、前記第１のゲート絶縁膜と膜厚が同じである、半導体装置の製造方法。
  14. 請求項９〜１２のうちいずれか１項に記載の半導体装置の製造方法において、
    前記第２のゲート絶縁膜は、前記第１のゲート絶縁膜に比べて膜厚が厚い、半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法において、
    前記工程（ｃ）よりも前に、前記第１のＭＩＳトランジスタ形成領域に、前記第１のＭＩＳトランジスタ形成領域の表面から離間している内部に不純物濃度のピークを有するように、前記第１の不純物と同一導電型で不純物種の異なる第５の不純物をイオン注入する工程（ｉ）を有し、前記第１の不純物及び前記第５の不純物からなる前記第１のチャネル領域を形成する、半導体装置の製造方法。
  16. 請求項１４に記載の半導体装置の製造方法において、
    第３のチャネル領域を有する第３のＭＩＳトランジスタをさらに備え、
    前記工程（ｃ）よりも前に、前記半導体基板における前記第３のＭＩＳトランジスタ形成領域に、前記第６の不純物をイオン注入して、前記第３のＭＩＳトランジスタ形成領域の表面近傍に不純物濃度のピークを有する前記第３のチャネル領域を形成する工程（ｊ）をさらに備え、
    前記工程（ｃ）は、前記第３のＭＩＳトランジスタ形成領域上に前記第１のゲート絶縁膜と同じ膜厚を有する第３のゲート絶縁膜を介して第３のゲート電極を形成する工程を含んでいる、半導体装置の製造方法。
  17. 請求項１５に記載の半導体装置の製造方法において、
    第３のチャネル領域を有する第３のＭＩＳトランジスタをさらに備え、
    前記工程（ｉ）は、前記半導体基板における前記第３のＭＩＳトランジスタ形成領域に、前記第５の不純物をイオン注入して、前記第３のＭＩＳトランジスタ形成領域の表面から離間している内部に不純物濃度のピークを有する前記第３のチャネル領域を形成する工程を含み、
    前記工程（ｃ）は、前記第３のＭＩＳトランジスタ形成領域上に前記第１のゲート絶縁膜と同じ膜厚を有する第３のゲート絶縁膜を介して第３のゲート電極を形成する工程を含んでいる、半導体装置の製造方法。
  18. 請求項１５に記載の半導体装置の製造方法において、
    第３のチャネル領域を有する第３のＭＩＳトランジスタをさらに備え、
    前記工程（ａ）及び前記工程（ｂ）よりも後で、前記工程（ｃ）よりも前に、前記第１〜第３のＭＩＳトランジスタ形成領域上に前記第２のゲート絶縁膜を形成する工程（ｋ）を有し、
    前記工程（ｉ）は、前記工程（ｋ）よりも後で前記工程（ｃ）よりも前に行い、前記半導体基板における前記第１のＭＩＳトランジスタ形成領域及び前記第３のＭＩＳトランジスタ形成領域に、前記第２のゲート絶縁膜を通して前記第５の不純物をイオン注入することにより、前記第１のＭＩＳトランジスタ形成領域に前記第１のチャネル領域を形成するとともに、前記第３のＭＩＳトランジスタ形成領域に前記第３のＭＩＳトランジスタ形成領域の表面から離間している内部に不純物濃度のピークを有する前記第３のチャネル領域を形成する工程を含み、
    前記工程（ｉ）よりも後で前記工程（ｃ）よりも前に、前記第１のＭＩＳトランジスタ形成領域及び前記第３のＭＩＳトランジスタ形成領域上の前記第２のゲート絶縁膜を除去した後、前記第１のＭＩＳトランジスタ形成領域に前記第１のゲート絶縁膜を形成するとともに、前記第３のＭＩＳトランジスタ形成領域上に前記第１のゲート絶縁膜と同じ膜厚を有する第３のゲート絶縁膜を形成する工程（ｌ）を有し、
    前記工程（ｃ）は、前記第３のＭＩＳトランジスタ形成領域上に前記第３のゲート絶縁膜を介して第３のゲート電極を形成する工程を含んでいる、半導体装置の製造方法。
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