KR19980071156A - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

CMOS 장치는 측면에 제 1 측벽스페이서를 갖고 LDD 구조로 된 소오스 및 드레인 영역을 갖는 제 1 전도성타입 채널 MOSFET 및 측면에 제 2 측벽스페이서를 갖고 단일 드레인 구조로 된 소오스 및 드레인 영역을 갖는 제 2 전도성타입 채널 MOSFET 를 포함하는데, 상기 제 1 측벽스페이서의 폭은 상기 제 2 측벽스페이서의 폭보다 넓으므로 숏채널 (short channel) 효과 및 핫캐리어 (hot carrier) 효과를 방지한다.

Description

반도체장치 및 그 제조방법
본발명은 n 채널 및 p 채널 MOSFET (metal oxide semiconductor field effect transistor) 를 갖는 CMOS (complementary metal oxide semiconductor) 반도체장치 및 그 제조방법에 관한 것으로, 특히 포토리소그라피 (photolithography) 공정의 수를 증가시키지 않고도 n 채널 및 p 채널 MOSFET 의 숏채널 (short channel) 효과를 방지할 수 있는 CMOS 장치 및 그 제조방법에 관한 것이다.
일반적으로, 소자의 게이트 길이가 소자의 임계치수에 의해 짧아지게 되면, 임계 전압이 감소하거나 숏채널 효과가 두드러지게 일어날 수 있다. 숏채널 효과를 억제하기 위한 방법 중 하나로 소오스 및 드레인 영역이 얕아져야 한다는 것은 잘 알려져 있다. 그러나, 소오스 및 드레인 영역을 얕게 만드는 경우에, 소오스 및 드레인 영역 상에 콘택을 형성할 때 장치의 공정마진이 작아지게 되어 실리사이드를 형성하기가 어려우므로, 따라서 소오스 및 드레인 영역이 LDD (lightly doped drain) 구조, 즉 얕은 접합을 갖는 저 불순물농도 영역 및 상대적으로 깊은 접합을 갖는 고 불순물농도 영역으로 형성되는 구조로 형성되는 것이 널리 이용된다. 이로 인해 얕은 접합을 갖는 저 불순물농도 영역에 의해 솟채널 효과가 개선되고, 또한 상대적으로 깊은 접합을 갖는 고 불순물농도 영역에 의해 실리사이드 및 콘택을 쉽게 형성할 수 있다. 그러나, n 채널 MOSFET (이하 nMOSFET) 및 p 채널 MOSFET (이하 pMOSFET) 을 일반적인 제조방법에 의해 LDD 구조로 형성하는 순서에 있어서, 기판과 반대인 웰 (well) 영역은 (1) n 타입 저농도영역 형성, (2) p 타입 저농도영역 형성, (3) n 타입 고농도영역 형성, 및 (4) p 타입 고농도영역 형성과 같은 각각의 공정에서 마스크가 도포되어야 하고, 따라서 포토리소그라피 공정이 반복하여 네번 수행되어야 소오스 및 드레인 영역을 형성하게 되므로 많은 수의 공정이 필요하게 된다. 그러므로, pMOSFET 는 숏채널 효과가 상대적으로 거의 발생하지 않는 단일 드레인 구조이어야 하고, 소오스 및 드레인 영역이 두번의 포토리소그라피 공정에 의해 형성되어야 하는 방법이 제안되어 왔는데, 이하에서 기재된다
도 3(a) 내지 도 3(f) 는 제조공정을 순서대로 도시하는 장치의 단면도이다. 도 3(a) 에 도시된 바와 같이, 필드산화막 (102) 이 p 타입 실리콘기판 (101) 상에 형성되어 n 타입 웰영역 (103) 및 p 타입 웰영역 (104) 를 형성한다.
그 후에, 도 3(b) 에 도시된 바와 같이, 게이트산화막 (105) 이 상기 p 타입 실리콘기판 (101) 상에 형성되고, 폴리실리콘으로 구성된 nMOSFET 의 게이트전극 (106) 및 pMOSFET 의 게이트전극 (107) 이 형성된다.
그 후에, 도 3(c) 에 도시된 바와 같이, 아세닉 이온 (As+) (108) 이 저농도 (2 ~ 5 × 1013) 로 nMOSFET 형성영역 및 pMOSFET 형성영역에 이온주입되어 nMOSFET 형성영역 및 pMOSFET 형성영역에 n 타입 저농도영역 (109, 110) 이 형성된다.
도 3(d) 에 도시된 바와 같이, CVD (Chemical Vapor Deposition) 방법에 의해 p 타입 실리콘기판 (101) 상에 SiO2층을 형성한 후, 이방성 식각공정을 수행하여 nMOSFET 및 pMOSFET 각각의 게이트전극 (106, 107) 의 측면에 SiO2로 구성된 측벽스페이서 (111, 112) 를 형성한다.
도 3(e) 에 도시된 바와 같이, 포토레지스트로서 제 1 마스크층 (113) 이 nMOSFET 에 도포된 후, 보론 이온 (B+) (114) 이 고농도로 pMOSFET 형성영역에 이온주입되어, p 타입 고농도 소오스 및 드레인 영역 (115) 을 형성한다. 이 때에, n 타입 저농도영역 (110) 은 p 타입 고농도 소오스 및 드레인 영역 (115) 에 포함되어 p 타입 영역으로 역전된다.
도 3(f) 에 도시된 바와 같이, 제 1 마스크층 (113) 을 제거한 후에, 포토레지스트로서 제 2 마스크층 (117) 을 pMOSFET 영역에 도포하고, As+ (118) 가 고농도로 nMOSFET 영역으로 이온주입되어 n 타입 고농도영역 (119) 을 형성한다. 상기 제 2 마스크층 (117) 이 제거되고, CMOSFET 제조공정이 완료된다.
게다가, 다른 CMOS 장치 및 그 제조방법에는 nMOSFET 만이 LDD 구조로 되거나 nMOSFET 및 pMOSFET 양측이 모두 LDD 구조로 되어야 한다는 제안이 있다.
즉, 일본특개평 3-41763 에는, nMOSFET 형성영역 및 pMOSFET 형성영역 상에 게이트전극이 형성되고, 레지스트필름이 pMOSFET 형성영역 상에 도포된 채 n-타입 영역이 nMOSFET 형성영역에 형성되는 단계; nMOSFET 용 게이트전극의 측면에 측벽스페이서가 형성되고, n 타입 불순물이 상기 nMOSFET 형성영역에 고농도로 도핑되어 pMOSFET 형성영역 상에 레지스트필름이 도포된 채 n+타입 영역을 형성하는 단계; 및 폭이 nMOSFET 의 폭보다 넓은 다른 측벽스페이서가 pMOSFET 형성영역의 게이트전극의 측면에 형성되고, p 타입 불순물이 pMOSFET 형성영역에 도핑되어 nMOSFET 형성영역 상에 레지스트필름이 도포된 채 p+타입 소오스 및 드레인 영역을 형성하는 단계를 구비하는 공정이 개시되어 있다.
한편, 일본특개평 5-145030 에는, nMOSFET 형성영역 및 pMOSFET 형성영역 상에 게이트전극을 형성하고, n 타입 불순물이 상기 양 영역에 저농도로 도핑되어 상기 양 영역에 n-타입 영역을 형성하고, 상기 양 게이트전극의 측면에 측벽스페이서를 형성하는 단계; 레지스트필름을 상기 nMOSFET 상에 도포한 채 p 타입 불순물을 pMOSFET 형성영역에 이온주입하여 p+타입 영역을 pMOSFET 형성영역 상에 형성하는 단계; 그 위에 p 타입 불순물을 경사진 방향으로 이온주입하여 n-타입 영역을 p-타입 영역으로 역전시키는 단계; 및 레지스트필름을 상기 pMOSFET 상에 도포한 채 n 타입 불순물을 nMOSFET 형성영역에 고농도로 도핑하여 n+타입 영역을 형성하는 단계를 구비하는 공정이 개시되어 있다.
상기한 예에 따르면, nMOSFET 는 LDD 구조로 형성되는 한편, pMOSFET 는, 도 3(f) 에 도시된 바와 같이, 단일 드레인 구조로 형성된다. 그러나, 숏채널 효과는 일반적으로 채널영역 근처에 위치한 소오스 및 드레인 영역의 접합 깊이에 좌우되기 때문에, 상기한 예에서, nMOSFET 영역은 n 타입 저농도영역 (109) 의 접합 깊이에 좌우되는 숏채널 특성에 의해 제어되고, pMOSFET 영역은 p 타입 고농도 소오스 및 드레인 영역 (115) 의 접합 깊이에 좌우되는 숏채널 특성에 의해 제어된다. 그러므로, n 타입 저농도영역 (109) 이 nMOSFET 형성영역 내에 어느 정도 남아 있어야 하기 때문에, 도 3 (f) 에 도시된 As+의 이온주입에서 마스크가 되는 측벽스페이서 (111) 가 n 타입 고농도영역 (119) 의 측방향으로의 폭을 고려하여 두껍게 형성된다. 그러나, 측벽스페이서로서 n 타입 저농도영역의 전도성타입을 형성한 후에 도 3(e) 에 도시된 바와 같이 B+이온주입에 의해 역전되는 공정에 pMOSFET 의 측면이 이용되기 때문에, 측벽스페이서를 두껍게 형성하는 경우 p 타입 고농도 소오스 및 드레인 영역이 소정의 깊이로 형성된다. 이 때문에, pMOSFET 영역 내의 p 타입 고농도 소오스 및 드레인 영역의 접합 깊이가 nMOSFET 영역 내의 n 타입 고농도 소오스 및 드레인 영역의 접합 깊이보다 더 깊다. 그 결과, pMOSFET 의 숏채널 효과가 두드러지게 되어 pMOSFET 용 게이트 길이의 임계치수가 제한을 받는다.
따라서, 본발명의 목적은 소오스 및 드레인 영역을 형성하기 위하여 두번의 포토리소그라피 공정을 수행하고 n 채널 및 p 채널 MOSFET 의 숏채널 효과를 억제할 수 있는 반도체장치 및 그 제조방법을 제공하는 것이다.
본발명의 제 1 실시예에 따르면, 측면에 제 1 측벽스페이서를 갖고 LDD 구조의 소오스 및 드레인 영역을 갖는 제 1 전도성타입 채널 MOSFET, 및 측면에 제 2 측벽스페이서를 갖고 단일 드레인 구조의 소오스 및 드레인 영역을 갖는 제 2 전도성타입 채널 MOSFET 를 구비하는 CMOS 장치가 제공되는데, 상기 제 1 측벽스페이서의 폭은 상기 제 2 측벽스페이서의 폭보다 크다.
본발명의 제 2 실시예에 따르면, (1) 제 1 및 제 2 전도성타입 반도체영역 상에 게이트 절연막을 통하여 제 1 및 제 2 게이트전극을 각각 형성하는 단계; (2) 상기 제 1 및 제 2 게이트전극을 마스크로 이용하여 제 1 전도성 불순물을 상기 제 1 및 제 2 전도성타입 반도체영역에 저농도로 도핑함으로써 상기 제 1 및 제 2 게이트전극 양측의 상기 제 1 및 제 2 전도성타입 반도체영역 내에 제 1 전도성타입 저농도영역을 형성하는 단계; (3) 전면에 절연막을 형성하고 에치백 (etch back) 을 수행함으로써 상기 제 1 및 제 2 게이트전극의 측면에 제 1 및 제 2 측벽스페이서를 형성하는 단계; (4) 상기 제 1 전도성타입 반도체영역 상에 제 1 마스크를 적층하고 상기 제 1 마스크, 상기 제 1 게이트전극 및 상기 제 1 측벽스페이서를 마스크로 이용하여 제 1 전도성타입 불순물을 고농도로 도핑함으로써 상기 제 1 측벽스페이서 외부의 상기 제 2 전도성타입 반도체영역의 표면 영역 내에 제 1 전도성타입 고농도영역을 형성하는 단계; 및 (5) 제 2 마스크가 적층된 상기 제 2 전도성타입 반도체영역과 함께 상기 제 2 측벽스페이서의 표면을 등방성 식각으로 처리함으로써 상기 제 2 측벽스페이서의 두께를 감소시키고, 그 후에 상기 제 2 마스크, 상기 제 2 게이트전극 및 상기 제 2 측벽스페이서를 마스크로 이용하여 제 2 전도성타입 불순물을 고농도로 도핑함으로써 상기 제 2 게이트전극 외부의 상기 제 1 전도성타입 반도체영역의 표면 영역 내에 제 2 전도성타입 고농도영역을 형성하는 단계를 구비하는 CMOS 장치의 제조방법이 제공된다. 이 CMOS 제조방법은 상기한 단계의 순서로 수행될 수도 있고, 상기 네번째 단계 및 다섯번째 단계가 바뀐 순서로 수행될 수도 있다.
LDD 구조의 nMOSFET 및 단일 드레인 구조의 pMOSFET 를 형성하기 위한 CMOS 장치를 제조하는 공정에 있어서, 그 폭이 nMOSFET 의 폭보다 작은 pMOSFET 의 측벽스페이서를 형성한 후 p 타입 소오스 및 드레인 영역을 형성하기 위한 이온주입이 수행되므로, n 타입 저농도영역 (LDD 구조) 의 전도성타입은 pMOSFET 의 소오스 및 드레인 영역이 상대적으로 얕다하더라도 역전될 수 있다. 따라서, pMOSFET 의 소오스 및 드레인 영역의 접합 깊이는 nMOSFET 의 소오스 및 드레인 영역의 접합 깊이와 같거나 얕아져서, pMOSFET 의 숏채널 효과를 억제하여 장치의 임계치수나 미세한 치수를 달성한다. 더욱이, nMOSFET 의 LDD 구조 (또는 n 타입 저농도영역) 가 충분히 보장되어, 숏채널 효과 및 핫캐리어 효과를 억제한다.
도 1(a) 내지 도 1(f) 는 본발명의 일실시예에 따른 CMOS 장치의 제조공정을 도시하는 단면도.
도 2(a) 내지 도 2(g) 는 본발명의 또다른 실시예에 따른 CMOS 장치의 제조공정을 도시하는 단면도.
도 3(a) 내지 도 3(f) 는 종래의 기술을 설명하기 위한 CMOS 장치의 제조공정을 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : p 타입 실리콘기판 2 : 필드산화막
3 : n 타입 웰영역 4 : 게이트산화막
5 : 게이트전극 6 : As+
7 : n 타입 저농도영역 8 : 측벽스페이서
9 : 레지스트필름 10 : BF2 +
11 : p+타입 소오스 및 드레인 영역
본발명의 상기한 목적이나 다른 목적, 효과 및 특징은 첨부도면을 참조하여 기재되는 이하의 내용으로부터 분명해진다.
도 1(a) 내지 도 1(f) 는 본발명의 일실시예에 따른 CMOS 장치의 제조공정의 순서를 도시하는 단면도이다.
우선 도 1(a) 에 도시된 바와 같이, 장치의 영역을 결정하기 위하여 잘 알려진 공정에 의해 필드산화막 (2) 이 p 타입 실리콘기판 (1) 상에 형성된다. 그리고 나서 p 타입 웰영역 (도시되지 않음) 및 n 타입 웰영역 (3) 이 형성된다. 이어서, 열산화 방법에 의해 게이트산화막 (4) 을 형성한 후 CVD 방법에 의해 도핑되지 않은 폴리실리콘이 증착되고, 포토리소그라피 공정 및 식각 공정에 의해 게이트전극 (5) 이 형성된다.
그 후에, 게이트전극 (5) 및 필드산화막 (2) 을 마스크로 하여 n 타입 불순물 즉 As+(아세닉 이온) (6) 이 이온주입되어, 도 1(b) 에 도시된 바와 같이, n 타입 저농도영역 (7) 을 형성한다. 이 때에, n 타입 저농도영역은 도면에 도시되지 않은 p 타입 웰영역에도 또한 형성된다. 그리고 나서 열처리가 가해져서 주입된 이온 시드 (seed) 를 활성화시킨다.
이어서, CVD 방법에 의해 전체 p 타입 실리콘기판 (1) 상에 절연막 즉 SiO2필름을 형성한 후에, 이방성 식각공정이 수행되어 상기 게이트전극 (5) 의 측면에 측벽스페이서 (8) 가 형성된다.
그리고 나서 도 1(d) 에 도시된 바와 같이, 레지스트필름 (9) 이 pMOSFET 형성영역에 도포되고, n 타입 불순물이 nMOSFET (도시되지 않음) 상으로 이온주입되어 n 타입 고농도영역을 형성한다.
그 후에, 레지스트필름 (9) 이 제거되고 도시되지 않은 nMOSFET 형성영역에 레지스트필름이 도포되며, 그리고 나서 등방성 식각공정에 의해 측벽스페이서 (8) 의 표면이 식각되어, 도 1(e) 에 도시된 바와 같이, 측벽스페이서 (8) 의 두께가 감소된다. 등방성 식각공정 이전에, 이온 시드 즉 BF2 +가 측벽스페이서의 표면을 거칠게 하기 위하여 저 에너지 레벨로 경사진 방향으로 측벽스페이서 (8) 에 이온주입될 수도 있다. 등방성 식각방법으로서 희석된 불화수소를 이용하는 습식 식각 방법이 또한 사용될 수도 있다.
그리고 나서, 도 1(f) 에 도시된 바와 같이, p 타입 불순물 즉 BF2 +(10) 이 이온주입되어 p+소오스 및 드레인 영역 (11) 을 형성한다.
소오스 및 드레인 영역을 형성하기 위한 이온주입으로 인하여 n 타입 저농도영역 (7) 이 p 타입 저농도영역으로 역전된다. 그리고 나서 활성화된 열처리가 가해져서 주입된 이온을 활성화시킨다.
상기한 제조방법에 따르면, pMOSFET 의 경우 p+타입 소오스 및 드레인 영역을 형성할 때, 도 1(f) 에 도시된 바와 같이, 측벽스페이서 (8) 의 폭이 작아져서 p 타입 불순물을 이온주입하지도 않고 깊게 형성하지 않고도 n 타입 저농도영역 (7) 의 전도성타입이 역전될 수 있다. 따라서, p+타입 소오스 및 드레인 영역 (11) 의 접합 깊이가 얕아져서 숏채널 효과를 방지할 수 있다. 한편, nMOSFET 의 경우 측벽스페이서의 폭이 충분히 크므로 결과적으로 LDD 영역으로서 n 타입 저농도영역 (7) 의 길이를 바람직하게 형성하여서, 숏채널 효과 및 핫캐리어 효과를 방지한다.
도 2(a) 내지 도 2(g) 는 본발명의 또다른 실시예에 따른 CMOS 장치의 제조공정을 도시하는 단면도이다. 우선, 도 2(a) 에 도시된 바와 같이, 장치의 영역을 결정하기 위하여 필드산화막 (22) 이 p 타입 실리콘기판 (21) 상에 베이스 평면으로서 형성되고, 그 후에 n 타입 웰영역 (23) 및 p 타입 웰영역 (24) 이 형성된다. 보다 상세히 기재하면, 예를 들어, 700 KeV 에너지 및 1.5 × 1013cm-2도즈 (dose) 의 조건 하에서 P+를 이온주입한 후에, 100 KeV 에너지 및 5 × 1012cm-2도즈의 조건 하에서 As+를 이온주입함으로써 n 타입 웰영역 (23) 이 형성될 수도 있다. 예를 들어, 300 KeV 에너지 및 2 × 1013cm-2도즈의 조건 하에서 B+를 이온주입한 후에, 30 KeV 에너지 및 6 × 1012cm-2도즈의 조건 하에서 B+를 이온주입함으로써 p 타입 웰영역이 또한 형성될 수도 있다. 이어서, 게이트산화막 (25) 을 열산화 방법에 의해 6 ㎚ 두께로 형성한 후에, 도핑되지 않은 폴리실리콘이 CVD 방법에 의해 200 ㎚ 두께로 증착된다. 그리고 나서 nMOSFET 의 게이트전극 (26) 및 pMOSFET의 게이트전극 (27) 모두가 포토리소그라피 공정 및 식각공정에 의해 형성된다.
그 후에, 도 2(b) 에 도시된 바와 같이, 10 KeV 에너지 및 3 × 1013cm-2도즈의 조건 하에서 게이트전극 (26, 27) 및 필드산화막 (22) 을 마스크로 하여 As+ 이 n 타입 웰영역 (23) 및 p 타입 웰영역 (24) 모두로 이온주입되어 n 타입 저농도영역 (31, 32) 을 nMOSFET 형성영역 (29) 및 pMOSFET 형성영역 (30) 양측에 형성한다. 그 후에, 질소 분위기에서 10 초당 1000℃ 의 조건으로 열처리가 수행된다.
그리고 나서, 도 2(c) 에 도시된 바와 같이, SiO2필름이 CVD 방법에 의해서 100 ㎚ 두께로 p 타입 실리콘기판 (21) 의 전면에 증착되고, 이방성 식각이 수행되어 게이트전극 (26, 27) 의 측면에 80 ㎚ 의 폭으로 SiO2로 구성된 측벽스페이서 (33) 를 형성한다.
그런 후에, 도 2(d) 에 도시된 바와 같이, 포토레지스트로 구성된 제 1 마스크층 (34) 이 pMOSFET 형성영역 (30) 상에 도포되고, 그 위에 50 KeV 에너지 및 3 × 1015cm-2도즈의 조건 하에서 As+(35) 가 이온주입되어 n 타입 고농도영역 (36) 을 형성한다.
도 2(e) 에 도시된 바와 같이, 제 1 마스크층 (34) 이 제거되고, 포토레지스트로 구성된 제 2 마스크층 (37) 을 nMOSFET 형성영역 상에 도포한 후, 5 KeV 에너지, 1 × 1015cm-2도즈 및 입사각 45°의 조건 하에서 경사진 방향으로 BF2 +(38) 이 이온주입된다. 경사 이온주입으로 손상된 층 (39) 이 pMOSFET 의 측벽스페이서의 표면을 통하여 20 ㎚ 깊이로 형성된다. 이 때에, 주입 에너지가 5 KeV 정도로 작아서 기판에 도달한다하더라도 극히 작은 에너지기 때문에, BF2 +가 측벽스페이서 (33) 를 통하여 게이트전극에 인접한 실리콘기판에 도달하지 못한다.
그 후에, 도 2(f) 에 도시된 바와 같이, 30 초 동안 1％ 의 희석된 불화수소용액에 의한 습식 식각이 수행된다. 상기한 용액을 이용하는 경우 SiO2의 식각율은 4 nm/min 이지만, 측벽스페이서의 손상층 (39) 부분에서는 20 배나 되어서, pMOSFET 의 측벽스페이서의 깊이가 약 20 nm 가 되도록 제어가 잘되는 식각에 의해서 손상층 (39) 이 형성된다.
그리고 나서, 도 2(g) 에 도시된 바와 같이, 20 KeV 에너지 및 3 × 1015cm-2도즈의 조건 하에서 BF2 +이 이온주입되어 p+타입 소오스 및 드레인 영역 (41) 을 형성한다. 상기 소오스 및 드레인 영역을 형성하기 위한 이온주입으로 상기 pMOSFET 형성영역 (30) 에 존재하는 n 타입 저농도영역 (32) 이 p 타입영역으로 역전될 수 있다.
그 후 제 2 마스크층 (37) 이 제거되고, 질소 분위기에서 10 초 동안 1000 ℃ 조건 하에서 활성화된 열처리를 수행한 후에, 일반적인 방법에 의해 절연층 및 실리사이드층이 형성된다.
상기한 실시예의 경우, p+타입 소오스 및 드레인 영역은 n 타입 고농도영역을 형성한 후에 형성되지만, 다른 방식으로 형성될 수도 있다. 게다가, 상기 실시예에서 nMOSFET 는 LDD 구조로 형성되고 pMOSFET 는 단일 드레인 구조로 형성되지만, 이 또한 다른 방식으로 각각 형성될 수도 있다.
따라서, 본발명이 상기한 실시예에만 제한되지 않고 본발명의 범위 및 사상으로부터 벗어나지 않는 한 변경되거나 수정될 수 있다는 것은 명백하다.
끝으로, 본원출원은 여기에 인용삽입된 일본특허출원 (1997, 2, 6 에 출원됨) 97-23604 의 우선권을 주장한다.
상기한 본발명에 따르면, 소오스 및 드레인 영역을 형성하기 위하여 두번의 포토리소그라피 공정을 수행하고 n 채널 및 p 채널 MOSFET 의 숏채널 효과를 방지할 수 있는 반도체장치 및 그 제조방법이 제공된다.

Claims (20)

  1. 측면에 제 1 측벽스페이서를 갖고 LDD 구조의 소오스 및 드레인 영역을 갖는 제 1 전도성타입 채널 MOSFET; 및
    측면에 제 2 측벽스페이서를 갖고 단일 드레인 구조의 소오스 및 드레인 영역을 갖는 제 2 전도성타입 채널 MOSFET 를 구비하는 CMOS 장치로서,
    상기 제 1 측벽스페이서의 폭이 상기 제 2 측벽스페이서의 폭보다 큰 것을 특징으로 하는 CMOS 장치.
  2. 제 1 항에 있어서, 상기 제 1 전도성타입 채널 MOSFET 의 상기 소오스 및 드레인 영역의 접합 깊이는 상기 제 2 전도성타입 채널 MOSFET 의 상기 소오스 및 드레인 영역의 접합 깊이와 동일한 것을 특징으로 하는 CMOS 장치.
  3. 제 1 항에 있어서, 상기 제 1 전도성타입 채널 MOSFET 의 상기 소오스 및 드레인 영역의 접합 깊이는 상기 제 2 전도성타입 채널 MOSFET 의 상기 소오스 및 드레인 영역의 접합 깊이보다 큰 것을 특징으로 하는 CMOS 장치.
  4. 제 1 항에 있어서, 상기 제 1 전도성타입 채널 MOSFET 는 그 측면이 상기 제 1 측벽스페이서를 갖는 게이트전극을 갖는 것을 특징으로 하는 CMOS 장치.
  5. 제 1 항에 있어서, 상기 제 2 전도성타입 채널 MOSFET 는 그 측면이 상기 제 2 측벽스페이서를 갖는 게이트전극을 갖는 것을 특징으로 하는 CMOS 장치.
  6. 제 1 항에 있어서, 상기 제 1 전도성타입 채널 MOSFET 는 단일 드레인 구조의 소오스 및 드레인 영역을 구비하는 것을 특징으로 하는 CMOS 장치.
  7. 제 6 항에 있어서, 상기 제 2 측벽스페이서의 폭은 상기 제 1 측벽스페이서의 폭보다 큰 것을 특징으로 하는 CMOS 장치.
  8. 제 1 항에 있어서, 상기 제 2 전도성타입 채널 MOSFET 는 LDD 구조의 소오스 및 드레인 영역을 구비하는 것을 특징으로 하는 CMOS 장치.
  9. 제 8 항에 있어서, 상기 제 2 측벽스페이서의 폭은 상기 제 1 측벽스페이서의 폭보다 큰 것을 특징으로 하는 CMOS 장치.
  10. 그 측면이 제 1 측벽스페이서를 갖고 LDD 구조의 소오스 및 드레인 영역을 갖는 게이트전극을 갖는 제 1 전도성타입 채널 MOSFET; 및
    그 측면이 제 2 측벽스페이서를 갖고 단일 드레인 구조의 소오스 및 드레인 영역을 갖는 게이트전극을 갖는 제 2 전도성타입 채널 MOSFET 를 구비하는 CMOS 장치로서,
    상기 제 1 측벽스페이서의 폭이 상기 제 2 측벽스페이서의 폭보다 큰 것을 특징으로 하는 CMOS 장치.
  11. 제 10 항에 있어서, 상기 제 1 및 제 2 측벽스페이서는 SiO2로 구성되는 것을 특징으로 하는 CMOS 장치.
  12. (1) 제 1 및 제 2 게이트전극을 게이트 절연막을 통하여 제 1 및 제 2 전도성타입 반도체영역 상에 각각 형성하는 단계;
    (2) 상기 제 1 및 제 2 게이트전극을 마스크로 이용하여 제 1 전도성타입 불순물을 상기 제 1 및 제 2 전도성타입 반도체영역에 저농도로 도핑함으로써, 상기 제 1 및 제 2 게이트전극의 양 측면에 있는 상기 제 1 및 제 2 전도성타입 반도체영역의 표면 영역 내에 제 1 전도성타입 저농도영역을 형성하는 단계;
    (3) 전면에 절연막을 형성하고 에치백을 수행함으로써, 상기 제 1 및 제 2 게이트전극의 측면에 제 1 및 제 2 측벽스페이서를 각각 형성하는 단계;
    (4) 상기 제 1 전도성타입 반도체영역을 제 1 마스크로 적층하고 상기 제 1 마스크, 상기 제 1 게이트전극 및 상기 제 1 측벽스페이서를 마스크로 이용하여 제 1 전도성타입 불순물을 고농도로 도핑함으로써, 상기 제 1 측벽스페이서의 외곽에 있는 상기 제 2 전도성타입 반도체영역의 표면 영역 내에 제 1 전도성타입 고농도영역을 형성하는 단계; 및
    (5) 제 2 마스크가 도포된 상기 제 2 전도성타입 반도체영역과 함께 상기 제 2 측벽스페이서의 표면을 등방성 식각처리함으로써 상기 제 2 측벽스페이서의 두께를 감소시킨 후에 상기 제 2 마스크, 상기 제 2 게이트전극 및 상기 제 2 측벽스페이서를 마스크로 이용하여 제 2 전도성타입 불순물을 고농도로 도핑함으로써, 상기 제 2 게이트전극의 외곽에 있는 상기 제 1 전도성타입 반도체영역의 표면 영역 내에 제 2 전도성타입 고농도영역을 형성하는 단계를 구비하는 것을 특징으로 하는 CMOS 장치의 제조방법.
  13. 제 12 항에 있어서, 상기 단계의 순서는 상기 (4) 단계가 상기 (5) 단계 다음에 오도록 변경되는 것을 특징으로 하는 CMOS 장치의 제조방법.
  14. 제 12 항에 있어서, 상기 (5) 단계에서 상기 제2 측벽스페이서를 등방성 식각처리하기 전에 경사진 방향으로 이온 시드를 이온주입함으로써 상기 제 2 측벽스페이서의 표면을 거칠게 만드는 단계가 추가되는 것을 특징으로 하는 CMOS 장치의 제조방법.
  15. 제 14 항에 있어서, 상기 이온 시드는 상기 제 2 전도성타입 불순물 이온인 것을 특징으로 하는 CMOS 장치의 제조방법.
  16. 제 15 항에 있어서, 상기 이온 시드는 BF2 +를 포함하는 것을 특징으로 하는 CMOS 장치의 제조방법.
  17. 제 12 항에 있어서, 상기 (5) 단계에서 상기 등방성 식각처리는 습식 식각처리를 포함하는 것을 특징으로 하는 CMOS 장치의 제조방법.
  18. 제 17 항에 있어서, 상기 습식 식각처리는 희석된 불화수소를 이용함으로써 수행되는 것을 특징으로 하는 CMOS 장치의 제조방법.
  19. 제 14 항에 있어서, 상기 (5) 단계에서 상기 이온주입은 45° 경사진 방향으로 상기 제 1 및 제 2 측벽스페이서의 표면에 인가되는 것을 특징으로 하는 CMOS 장치의 제조방법.
  20. 제 19 항에 있어서, 상기 (5) 단계에서 상기 이온주입은 상기 제 1 및 제 2 측벽스페이서의 표면 상에 손상층을 형성하기 위하여 인가되는 것을 특징으로 하는 CMOS 장치의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100756119B1 (ko) * 1999-06-04 2007-09-05 텍사스 인스트루먼츠 인코포레이티드 Ｃｍｏｓ 집적 회로를 위한 조절 가능한 측벽 스페이서 공정

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6908800B1 (en) * 1999-06-04 2005-06-21 Texas Instruments Incorporated Tunable sidewall spacer process for CMOS integrated circuits
US6127212A (en) * 2000-01-21 2000-10-03 United Microelectronics Corp. Method of forming a CMOS transistor
US20050164443A1 (en) * 2000-05-18 2005-07-28 Youngmin Kim Tunable sidewall spacer process for CMOS integrated circuits
JP2002141420A (ja) * 2000-10-31 2002-05-17 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6806584B2 (en) * 2002-10-21 2004-10-19 International Business Machines Corporation Semiconductor device structure including multiple fets having different spacer widths
JP2004303789A (ja) 2003-03-28 2004-10-28 Toshiba Corp 半導体装置及びその製造方法
US7279746B2 (en) * 2003-06-30 2007-10-09 International Business Machines Corporation High performance CMOS device structures and method of manufacture
JP2005209836A (ja) * 2004-01-22 2005-08-04 Toshiba Corp 半導体装置の製造方法
US7054216B2 (en) * 2004-03-17 2006-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Programmable MOS device formed by hot carrier effect
JP4746332B2 (ja) * 2005-03-10 2011-08-10 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
US7541632B2 (en) 2005-06-14 2009-06-02 Micron Technology, Inc. Relaxed-pitch method of aligning active area to digit line
US7858458B2 (en) 2005-06-14 2010-12-28 Micron Technology, Inc. CMOS fabrication
US7557032B2 (en) 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7416943B2 (en) 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7687861B2 (en) * 2005-10-12 2010-03-30 Taiwan Semiconductor Manufacturing Company, Ltd. Silicided regions for NMOS and PMOS devices
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US9564446B1 (en) 2015-12-16 2017-02-07 International Business Machines Corporation SRAM design to facilitate single fin cut in double sidewall image transfer process

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4577391A (en) * 1984-07-27 1986-03-25 Monolithic Memories, Inc. Method of manufacturing CMOS devices
JP2622954B2 (ja) * 1986-07-14 1997-06-25 三洋電機株式会社 編集複写システム
JP2906460B2 (ja) * 1989-07-10 1999-06-21 日本電気株式会社 相補型ｍｏｓ半導体装置の製造方法
US5296401A (en) * 1990-01-11 1994-03-22 Mitsubishi Denki Kabushiki Kaisha MIS device having p channel MOS device and n channel MOS device with LDD structure and manufacturing method thereof
JP3125929B2 (ja) * 1990-03-09 2001-01-22 富士通株式会社 半導体装置の製造方法
KR940005802B1 (ko) * 1991-07-09 1994-06-23 삼성전자 주식회사 Cmos 반도체장치 및 그 제조방법
JPH05110003A (ja) * 1991-10-16 1993-04-30 Nec Corp 半導体集積回路装置およびその製造方法
JPH05145030A (ja) * 1991-11-25 1993-06-11 Sony Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100756119B1 (ko) * 1999-06-04 2007-09-05 텍사스 인스트루먼츠 인코포레이티드 Ｃｍｏｓ 집적 회로를 위한 조절 가능한 측벽 스페이서 공정

Also Published As

Publication number Publication date
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GB9802614D0 (en) 1998-04-01
GB2322005B (en) 1999-04-21
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