JP2982895B2 - Ｃｍｏｓ半導体装置およびその製造方法 - Google Patents
Ｃｍｏｓ半導体装置およびその製造方法Info
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/90—MOSFET type gate sidewall insulating spacer
Description
【０００１】
【発明の属する技術分野】本発明はｎチャネルＭＯＳＦ
ＥＴとｐチャネルＭＯＳＦＥＴとを有するＣＭＯＳ半導
体装置とその製造方法に関し、特に、特にフォトリソグ
ラフィ工程の回数を増やすことなく、ｎチャネルＭＯＳ
ＦＥＴおよびｐチャネルＭＯＳＦＥＴの短チャネル効果
を抑制することのできるＣＭＯＳ半導体装置およびその
製造方法に関するものである。
ＥＴとｐチャネルＭＯＳＦＥＴとを有するＣＭＯＳ半導
体装置とその製造方法に関し、特に、特にフォトリソグ
ラフィ工程の回数を増やすことなく、ｎチャネルＭＯＳ
ＦＥＴおよびｐチャネルＭＯＳＦＥＴの短チャネル効果
を抑制することのできるＣＭＯＳ半導体装置およびその
製造方法に関するものである。
【０００２】
【従来の技術】素子が微細化され、ゲート長が短くなっ
てくると、しきい電圧が低下するいわゆる短チャネル効
果が顕著になってくる。この短チャネル効果を抑制する
方法の一つとして、ソース・ドレイン領域を浅く形成す
ることが一般に知られている。しかし、このソース・ド
レイン領域を浅く形成すると、ソース・ドレイン領域に
コンタクトを形成する際にプロセスマージンが狭くな
る、またシリサイド化が困難になる、などの問題が発生
するため、ソース・ドレイン領域を、浅い接合を有する
低不純物濃度領域と比較的深い接合を有する高不純物濃
度領域とによって構成する、所謂ＬＤＤ構造に形成する
ことが広く採用されている。これは、浅い接合を有する
低不純物濃度領域で短チャネル効果を改善し、比較的深
い接合を有する高不純物濃度領域でシリサイド化やコン
タクトの形成を容易に行いうるようにするものである。
しかし、通常の製造方法で、ｎチャネルＭＯＳＦＥＴ
（以下、ｎＭＯＳＦＥＴという）とｐチャネルＭＯＳＦ
ＥＴ（以下、ｐＭＯＳＦＥＴという）の双方をＬＤＤ構
造に形成するには、ｎ型低濃度領域の形成、ｐ型低
濃度領域の形成、ｎ型高濃度領域の形成、ｐ型高濃
度領域の形成、のそれぞれの工程において反対側のウェ
ル領域をマスクにて被覆する必要があるため、ソース・
ドレイン領域を形成するのに４回ものフォトリソグラフ
ィ工程を繰り返さなければならないことになり、多くの
工数を要することになる。そこで、比較的短チャネル効
果の現れにくいｐＭＯＳについては、シングルドレイン
構造とし、２回のフォトリソグラフィによりソース・ド
レイン領域を形成する方法が提案されている。以下に、
この従来技術について図面を参照して説明する。
てくると、しきい電圧が低下するいわゆる短チャネル効
果が顕著になってくる。この短チャネル効果を抑制する
方法の一つとして、ソース・ドレイン領域を浅く形成す
ることが一般に知られている。しかし、このソース・ド
レイン領域を浅く形成すると、ソース・ドレイン領域に
コンタクトを形成する際にプロセスマージンが狭くな
る、またシリサイド化が困難になる、などの問題が発生
するため、ソース・ドレイン領域を、浅い接合を有する
低不純物濃度領域と比較的深い接合を有する高不純物濃
度領域とによって構成する、所謂ＬＤＤ構造に形成する
ことが広く採用されている。これは、浅い接合を有する
低不純物濃度領域で短チャネル効果を改善し、比較的深
い接合を有する高不純物濃度領域でシリサイド化やコン
タクトの形成を容易に行いうるようにするものである。
しかし、通常の製造方法で、ｎチャネルＭＯＳＦＥＴ
（以下、ｎＭＯＳＦＥＴという）とｐチャネルＭＯＳＦ
ＥＴ（以下、ｐＭＯＳＦＥＴという）の双方をＬＤＤ構
造に形成するには、ｎ型低濃度領域の形成、ｐ型低
濃度領域の形成、ｎ型高濃度領域の形成、ｐ型高濃
度領域の形成、のそれぞれの工程において反対側のウェ
ル領域をマスクにて被覆する必要があるため、ソース・
ドレイン領域を形成するのに４回ものフォトリソグラフ
ィ工程を繰り返さなければならないことになり、多くの
工数を要することになる。そこで、比較的短チャネル効
果の現れにくいｐＭＯＳについては、シングルドレイン
構造とし、２回のフォトリソグラフィによりソース・ド
レイン領域を形成する方法が提案されている。以下に、
この従来技術について図面を参照して説明する。
【０００３】図４、図５は上述の従来例を説明するため
の工程順の断面図である。まず、図４（ａ）に示すよう
に、ｐ型Ｓｉ基板１０１上にフィールド酸化膜１０２を
形成し、ｎ型ウェル領域１０３およびｐ型ウェル領域１
０４を形成する。その後、図４（ｂ）に示すように、ｐ
型Ｓｉ基板１０１上にゲート酸化膜１０５を形成した
後、ポリＳｉからなるｎＭＯＳＦＥＴのゲート電極１０
６およびｐＭＯＳＦＥＴのゲート電極１０７を形成す
る。
の工程順の断面図である。まず、図４（ａ）に示すよう
に、ｐ型Ｓｉ基板１０１上にフィールド酸化膜１０２を
形成し、ｎ型ウェル領域１０３およびｐ型ウェル領域１
０４を形成する。その後、図４（ｂ）に示すように、ｐ
型Ｓｉ基板１０１上にゲート酸化膜１０５を形成した
後、ポリＳｉからなるｎＭＯＳＦＥＴのゲート電極１０
６およびｐＭＯＳＦＥＴのゲート電極１０７を形成す
る。
【０００４】その後、図４（ｃ）に示すように、ｎＭＯ
ＳＦＥＴ形成領域およびｐＭＯＳＦＥＴ形成領域にＡｓ
+ （ヒ素イオン）１０８を低濃度（例えばドーズ量：２
〜５×１０13ｃｍ-2）にイオン注入して、ｎＭＯＳＦＥ
Ｔ形成領域およびｐＭＯＳＦＥＴ形成領域の双方にｎ型
低濃度領域１０９、１１０を形成する。その後、図５
（ｄ）に示すように、ｐ型Ｓｉ基板１０１上にＣＶＤ法
によりＳｉＯ2 層を形成した後、異方性エッチングを行
うことにより、ｎＭＯＳＦＥＴのゲート電極１０６およ
びｐＭＯＳＦＥＴのゲート電極１０７の側面に、ＳｉＯ
2からなるサイドウォール・スペーサ１１１、１１２を
形成する。
ＳＦＥＴ形成領域およびｐＭＯＳＦＥＴ形成領域にＡｓ
+ （ヒ素イオン）１０８を低濃度（例えばドーズ量：２
〜５×１０13ｃｍ-2）にイオン注入して、ｎＭＯＳＦＥ
Ｔ形成領域およびｐＭＯＳＦＥＴ形成領域の双方にｎ型
低濃度領域１０９、１１０を形成する。その後、図５
（ｄ）に示すように、ｐ型Ｓｉ基板１０１上にＣＶＤ法
によりＳｉＯ2 層を形成した後、異方性エッチングを行
うことにより、ｎＭＯＳＦＥＴのゲート電極１０６およ
びｐＭＯＳＦＥＴのゲート電極１０７の側面に、ＳｉＯ
2からなるサイドウォール・スペーサ１１１、１１２を
形成する。
【０００５】その後、図５（ｅ）に示すように、ｎＭＯ
ＳＦＥＴ上をフォトレジストからなる第１のマスク層１
１３で覆った後、ｐＭＯＳＦＥＴ形成領域にＢ+ （ボロ
ンイオン）１１４を高濃度にイオン注入し、ｐ型高濃度
ソース・ドレイン領域１１５を形成する。この際、ｎ型
低濃度領域１１０はｐ型高濃度ソース・ドレイン領域１
１５の中に含まれ、ｐ型領域に反転する。その後、第１
のマスク層１１３を除去した後、図５（ｆ）に示すよう
に、ｐＭＯＳＦＥＴ領域上をフォトレジストからなる第
２のマスク層１１７で覆った後、ｎＭＯＳＦＥＴ領域に
Ａｓ+ １１８を高濃度にイオン注入し、ｎ型高濃度領域
１１９を形成する。その後、第２のマスク層１１７を除
去してＣＭＯＳＦＥＴの製造工程が完了する。
ＳＦＥＴ上をフォトレジストからなる第１のマスク層１
１３で覆った後、ｐＭＯＳＦＥＴ形成領域にＢ+ （ボロ
ンイオン）１１４を高濃度にイオン注入し、ｐ型高濃度
ソース・ドレイン領域１１５を形成する。この際、ｎ型
低濃度領域１１０はｐ型高濃度ソース・ドレイン領域１
１５の中に含まれ、ｐ型領域に反転する。その後、第１
のマスク層１１３を除去した後、図５（ｆ）に示すよう
に、ｐＭＯＳＦＥＴ領域上をフォトレジストからなる第
２のマスク層１１７で覆った後、ｎＭＯＳＦＥＴ領域に
Ａｓ+ １１８を高濃度にイオン注入し、ｎ型高濃度領域
１１９を形成する。その後、第２のマスク層１１７を除
去してＣＭＯＳＦＥＴの製造工程が完了する。
【０００６】なお、ｎＭＯＳＦＥＴのみをＬＤＤ構造と
するＣＭＯＳ半導体装置の製造方法や、ｎＭＯＳＦＥＴ
およびｐＭＯＳＦＥＴの双方をＬＤＤ構造とするＣＭＯ
Ｓ半導体装置の製造方法としては、以下の方法が知られ
ている。ｎＭＯＳＦＥＴ形成領域上およびｐＭＯＳＦＥ
Ｔ形成領域上にゲート電極を形成し、ｐＭＯＳＦＥＴ形
成領域上にレジスト膜を形成した状態でｎＭＯＳＦＥＴ
形成領域にｎ- 型領域を形成する。ｎＭＯＳＦＥＴ側の
ゲート電極の側面にサイドウォール・スペーサを形成し
ｐＭＯＳＦＥＴ形成領域上にレジスト膜を形成した状態
でｎ型不純物を高濃度にドープしてｎ+ 型領域を形成す
る。ｐＭＯＳＦＥＴ形成領域のゲート電極の側面にｎＭ
ＯＳＦＥＴ側より幅の大きいサイドウォール・スペーサ
を形成し、ｎＭＯＳＦＥＴ形成領域上にレジスト膜を形
成した状態でｐ型不純物を高濃度にドープしてｐ+ 型ソ
ース・ドレイン領域を形成する（特開平３−４１７６３
号公報）。ｎＭＯＳＦＥＴ形成領域上およびｐＭＯＳＦ
ＥＴ形成領域上にゲート電極を形成し、両方の領域にｎ
型不純物を低濃度にドープして両方の領域にｎ- 型領域
を形成し、両方のゲート電極の側面にサイドウォール・
スペーサを形成する。ｎＭＯＳＦＥＴ形成領域上にレジ
スト膜を形成した状態でｐ型不純物を高濃度にイオン注
入してｐＭＯＳＦＥＴ形成領域にｐ+ 型領域を形成す
る。次いで、ｐ型不純物を斜め方向からイオン注入して
ｎ- 型領域をｐ- 型領域に反転させる。ｐＭＯＳＦＥＴ
形成領域上にレジスト膜を形成した状態でｎ型不純物を
高濃度にドープしてｎ+ 型領域を形成する（特開平５−
１４５０３０号公報）。
するＣＭＯＳ半導体装置の製造方法や、ｎＭＯＳＦＥＴ
およびｐＭＯＳＦＥＴの双方をＬＤＤ構造とするＣＭＯ
Ｓ半導体装置の製造方法としては、以下の方法が知られ
ている。ｎＭＯＳＦＥＴ形成領域上およびｐＭＯＳＦＥ
Ｔ形成領域上にゲート電極を形成し、ｐＭＯＳＦＥＴ形
成領域上にレジスト膜を形成した状態でｎＭＯＳＦＥＴ
形成領域にｎ- 型領域を形成する。ｎＭＯＳＦＥＴ側の
ゲート電極の側面にサイドウォール・スペーサを形成し
ｐＭＯＳＦＥＴ形成領域上にレジスト膜を形成した状態
でｎ型不純物を高濃度にドープしてｎ+ 型領域を形成す
る。ｐＭＯＳＦＥＴ形成領域のゲート電極の側面にｎＭ
ＯＳＦＥＴ側より幅の大きいサイドウォール・スペーサ
を形成し、ｎＭＯＳＦＥＴ形成領域上にレジスト膜を形
成した状態でｐ型不純物を高濃度にドープしてｐ+ 型ソ
ース・ドレイン領域を形成する（特開平３−４１７６３
号公報）。ｎＭＯＳＦＥＴ形成領域上およびｐＭＯＳＦ
ＥＴ形成領域上にゲート電極を形成し、両方の領域にｎ
型不純物を低濃度にドープして両方の領域にｎ- 型領域
を形成し、両方のゲート電極の側面にサイドウォール・
スペーサを形成する。ｎＭＯＳＦＥＴ形成領域上にレジ
スト膜を形成した状態でｐ型不純物を高濃度にイオン注
入してｐＭＯＳＦＥＴ形成領域にｐ+ 型領域を形成す
る。次いで、ｐ型不純物を斜め方向からイオン注入して
ｎ- 型領域をｐ- 型領域に反転させる。ｐＭＯＳＦＥＴ
形成領域上にレジスト膜を形成した状態でｎ型不純物を
高濃度にドープしてｎ+ 型領域を形成する（特開平５−
１４５０３０号公報）。
【０００７】
【発明が解決しようとする課題】上述した従来例では、
図５（ｆ）に示すように、ｎＭＯＳＦＥＴはＬＤＤ構造
に、またｐＭＯＳＦＥＴはシングルドレイン構造に形成
されているが、一般に、短チャネル効果はチャネル領域
寄りのソース・ドレイン領域の接合深さに依存するた
め、この従来例では、ｎＭＯＳＦＥＴはｎ型低濃度領域
１０９の接合深さ、またｐＭＯＳＦＥＴ領域はｐ型高濃
度ソース・ドレイン領域１１５の接合深さで短チャネル
特性が支配される。従って、ｎＭＯＳＦＥＴ形成領域で
は、ｎ型低濃度領域１０９を一定程度残存させる必要が
あるため、ｎ型高濃度領域１１９の横方向の広がりを考
慮して、図５（ｆ）に示すＡｓ+ のイオン注入時にマス
クとなるサイドウォール・スペーサ１１１を厚く形成す
ることが望まれる。しかしながら、ｐＭＯＳＦＥＴ側で
は、ｎ型低濃度領域の導電型をサイドウォール・スペー
サ形成後、図５（ｅ）に示すＢ+ のイオン注入により反
転させる工程を用いているため、サイドウォール・スペ
ーサを厚く形成した場合、ｐ型高濃度ソース・ドレイン
領域を深く形成する必要がある。そのため、ｐＭＯＳＦ
ＥＴ領域のｐ型高濃度ソース・ドレイン領域の接合深さ
はｎＭＯＳＦＥＴ領域のｎ型高濃度ソース・ドレイン領
域の接合深さより深くなってしまう。その結果、ｐＭＯ
ＳＦＥＴ側のの短チャネル効果が顕著になり、ｐＭＯＳ
ＦＥＴのゲート長の微細化が制限されることになる。よ
って、本発明の解決すべき課題は、ソース・ドレイン領
域を形成するためのフォトリソグラフィ工程を２回に留
めつつ、ｎチャネルおよびｐチャネルのＭＯＳＦＥＴの
短チャネル効果を抑制できるようにすることである。
図５（ｆ）に示すように、ｎＭＯＳＦＥＴはＬＤＤ構造
に、またｐＭＯＳＦＥＴはシングルドレイン構造に形成
されているが、一般に、短チャネル効果はチャネル領域
寄りのソース・ドレイン領域の接合深さに依存するた
め、この従来例では、ｎＭＯＳＦＥＴはｎ型低濃度領域
１０９の接合深さ、またｐＭＯＳＦＥＴ領域はｐ型高濃
度ソース・ドレイン領域１１５の接合深さで短チャネル
特性が支配される。従って、ｎＭＯＳＦＥＴ形成領域で
は、ｎ型低濃度領域１０９を一定程度残存させる必要が
あるため、ｎ型高濃度領域１１９の横方向の広がりを考
慮して、図５（ｆ）に示すＡｓ+ のイオン注入時にマス
クとなるサイドウォール・スペーサ１１１を厚く形成す
ることが望まれる。しかしながら、ｐＭＯＳＦＥＴ側で
は、ｎ型低濃度領域の導電型をサイドウォール・スペー
サ形成後、図５（ｅ）に示すＢ+ のイオン注入により反
転させる工程を用いているため、サイドウォール・スペ
ーサを厚く形成した場合、ｐ型高濃度ソース・ドレイン
領域を深く形成する必要がある。そのため、ｐＭＯＳＦ
ＥＴ領域のｐ型高濃度ソース・ドレイン領域の接合深さ
はｎＭＯＳＦＥＴ領域のｎ型高濃度ソース・ドレイン領
域の接合深さより深くなってしまう。その結果、ｐＭＯ
ＳＦＥＴ側のの短チャネル効果が顕著になり、ｐＭＯＳ
ＦＥＴのゲート長の微細化が制限されることになる。よ
って、本発明の解決すべき課題は、ソース・ドレイン領
域を形成するためのフォトリソグラフィ工程を２回に留
めつつ、ｎチャネルおよびｐチャネルのＭＯＳＦＥＴの
短チャネル効果を抑制できるようにすることである。
【０００８】
【課題を解決するための手段】上述した課題を解決する
ため、本発明によれば、ゲート電極の側面に第１のサイ
ドウォール・スペーサを有しＬＤＤ構造のソース・ドレ
イン領域を有する第１導電型チャネルＭＯＳＦＥＴと、
ゲート電極の側面に第２のサイドウォール・スペーサを
有しかつソース・ドレイン領域がゲート電極下の領域に
達するシングルドレイン構造のソース・ドレイン領域を
有する第２導電型チャネルＭＯＳＦＥＴと、を有するＣ
ＭＯＳ半導体装置であって、前記第１のサイドウォール
・スペーサの幅が第２のサイドウォール・スペーサの幅
より大きいことを特徴とするＣＭＯＳ半導体装置、が提
供される。
ため、本発明によれば、ゲート電極の側面に第１のサイ
ドウォール・スペーサを有しＬＤＤ構造のソース・ドレ
イン領域を有する第１導電型チャネルＭＯＳＦＥＴと、
ゲート電極の側面に第２のサイドウォール・スペーサを
有しかつソース・ドレイン領域がゲート電極下の領域に
達するシングルドレイン構造のソース・ドレイン領域を
有する第２導電型チャネルＭＯＳＦＥＴと、を有するＣ
ＭＯＳ半導体装置であって、前記第１のサイドウォール
・スペーサの幅が第２のサイドウォール・スペーサの幅
より大きいことを特徴とするＣＭＯＳ半導体装置、が提
供される。
【０００９】また、上述の課題を解決するため、本発明
によれば、（１）第２導電型半導体領域上および第１導
電型半導体領域上にそれぞれゲート絶縁膜を介して第
１、第２のゲート電極を形成する工程と、（２）前記第
１、第２のゲート電極をマスクとして前記第２導電型お
よび第１導電型半導体領域内に第１導電型不純物を低濃
度にドープして前記第１、第２のゲート電極の両側の第
２導電型および第１導電型半導体領域の表面領域内に第
１導電型低濃度領域を形成する工程と、（３）絶縁膜を
全面に堆積しエッチバックを行って前記第１、第２のゲ
ート電極の側面にそれぞれ第１、第２のサイドウォール
・スペーサを形成する工程と、（４）前記第１導電型半
導体領域上を第１のマスクで覆い、該第１のマスク、前
記第１のゲート電極および前記第１のサイドウォール・
スペーサをマスクとして第１導電型不純物を高濃度にド
ープして前記第１のサイドウォール・スペーサの外側の
前記第２導電型半導体領域の表面領域内に第１導電型高
濃度領域を形成する工程と、（５）前記第２導電型半導
体領域上を第２のマスクで覆った状態で前記第２のサイ
ドウォール・スペーサの表面に等方性エッチングを施し
てその膜厚を減少させた上で、前記第２のマスク、前記
第２のゲート電極および前記第２のサイドウォール・ス
ペーサをマスクとして第２導電型不純物を高濃度にドー
プして前記第２のゲート電極の外側の前記第１導電型半
導体領域の表面領域内に第２導電型高濃度領域を形成す
る工程と、を有し、この順で、若しくは、前記第（４）
の工程と前記第（５）の工程との順序を入れ替えて行う
ことを特徴とするＣＭＯＳ半導体装置の製造方法、が提
供される。
によれば、（１）第２導電型半導体領域上および第１導
電型半導体領域上にそれぞれゲート絶縁膜を介して第
１、第２のゲート電極を形成する工程と、（２）前記第
１、第２のゲート電極をマスクとして前記第２導電型お
よび第１導電型半導体領域内に第１導電型不純物を低濃
度にドープして前記第１、第２のゲート電極の両側の第
２導電型および第１導電型半導体領域の表面領域内に第
１導電型低濃度領域を形成する工程と、（３）絶縁膜を
全面に堆積しエッチバックを行って前記第１、第２のゲ
ート電極の側面にそれぞれ第１、第２のサイドウォール
・スペーサを形成する工程と、（４）前記第１導電型半
導体領域上を第１のマスクで覆い、該第１のマスク、前
記第１のゲート電極および前記第１のサイドウォール・
スペーサをマスクとして第１導電型不純物を高濃度にド
ープして前記第１のサイドウォール・スペーサの外側の
前記第２導電型半導体領域の表面領域内に第１導電型高
濃度領域を形成する工程と、（５）前記第２導電型半導
体領域上を第２のマスクで覆った状態で前記第２のサイ
ドウォール・スペーサの表面に等方性エッチングを施し
てその膜厚を減少させた上で、前記第２のマスク、前記
第２のゲート電極および前記第２のサイドウォール・ス
ペーサをマスクとして第２導電型不純物を高濃度にドー
プして前記第２のゲート電極の外側の前記第１導電型半
導体領域の表面領域内に第２導電型高濃度領域を形成す
る工程と、を有し、この順で、若しくは、前記第（４）
の工程と前記第（５）の工程との順序を入れ替えて行う
ことを特徴とするＣＭＯＳ半導体装置の製造方法、が提
供される。
【００１０】
【発明の実施の形態】図１（ａ）〜（ｆ）は、本発明の
実施の形態を説明するための工程順の断面図である。ま
ず、図１（ａ）に示すように、周知の技術によりｐ型Ｓ
ｉ基板１上にフィールド酸化膜２を形成して素子分離を
行う。次に、ｐ型ウェル領域（図示なし）とｎ型ウェル
領域３を形成する。次いで、ゲート酸化膜４を熱酸化法
により形成した後、ＣＶＤ法によりノンドープのポリシ
リコンを堆積し、フォトリソグラフィ工程およびエッチ
ング工程により、ゲート電極５を形成する。
実施の形態を説明するための工程順の断面図である。ま
ず、図１（ａ）に示すように、周知の技術によりｐ型Ｓ
ｉ基板１上にフィールド酸化膜２を形成して素子分離を
行う。次に、ｐ型ウェル領域（図示なし）とｎ型ウェル
領域３を形成する。次いで、ゲート酸化膜４を熱酸化法
により形成した後、ＣＶＤ法によりノンドープのポリシ
リコンを堆積し、フォトリソグラフィ工程およびエッチ
ング工程により、ゲート電極５を形成する。
【００１１】その後、図１（ｂ）に示すように、ゲート
電極５およびフィールド酸化膜２をマスクとして、ｎ型
不純物例えばＡｓ+ （ヒ素イオン）６をイオン注入し
て、ｎ型低濃度領域７を形成する。このとき、図示され
ないｐ型ウェル領域においても同時にｎ型低濃度領域が
形成される。その後、熱処理を施して注入イオン種の活
性化を行う。次に、図１（ｃ）に示すように、ｐ型Ｓｉ
基板１上全面にＣＶＤ法により絶縁膜例えばＳｉＯ2 膜
を堆積した後、異方性エッチングを行い、ゲート電極側
面にサイドウォール・スペーサ８を形成する。
電極５およびフィールド酸化膜２をマスクとして、ｎ型
不純物例えばＡｓ+ （ヒ素イオン）６をイオン注入し
て、ｎ型低濃度領域７を形成する。このとき、図示され
ないｐ型ウェル領域においても同時にｎ型低濃度領域が
形成される。その後、熱処理を施して注入イオン種の活
性化を行う。次に、図１（ｃ）に示すように、ｐ型Ｓｉ
基板１上全面にＣＶＤ法により絶縁膜例えばＳｉＯ2 膜
を堆積した後、異方性エッチングを行い、ゲート電極側
面にサイドウォール・スペーサ８を形成する。
【００１２】次に、図１（ｄ）に示すように、ｐＭＯＳ
ＦＥＴ形成領域上をレジスト膜９にて覆い、ｎＭＯＳＦ
ＥＴ形成領域（図示なし）にｎ型不純物例えばＰ（リ
ン）をイオン注入してｎ型高濃度領域を形成する。その
後、レジスト膜９を剥離除去し図示されないｎＭＯＳＦ
ＥＴ形成領域上をレジスト膜で被覆した後、図１（ｅ）
に示すように、等方性エッチングによりサイドウォール
・スペーサ８の表面をエッチングして、スペーサの膜厚
を減少させる。この等方性エッチングに先立って、イオ
ン種例えばＢＦ2 +を低エネルギーで斜めイオン注入し
て、サイドウォール・スペーサ８の表面を荒らしておく
ことができる。また、等方性エッチングとして希フッ酸
溶液などによるウェット法を用いることができる。
ＦＥＴ形成領域上をレジスト膜９にて覆い、ｎＭＯＳＦ
ＥＴ形成領域（図示なし）にｎ型不純物例えばＰ（リ
ン）をイオン注入してｎ型高濃度領域を形成する。その
後、レジスト膜９を剥離除去し図示されないｎＭＯＳＦ
ＥＴ形成領域上をレジスト膜で被覆した後、図１（ｅ）
に示すように、等方性エッチングによりサイドウォール
・スペーサ８の表面をエッチングして、スペーサの膜厚
を減少させる。この等方性エッチングに先立って、イオ
ン種例えばＢＦ2 +を低エネルギーで斜めイオン注入し
て、サイドウォール・スペーサ８の表面を荒らしておく
ことができる。また、等方性エッチングとして希フッ酸
溶液などによるウェット法を用いることができる。
【００１３】その後、図１（ｆ）に示すように、ｐ型不
純物イオン例えばＢＦ2 +１０をイオン注入して、ｐ+ 型
ソース・ドレイン領域１１を形成する。このソース・ド
レイン領域を形成するためのイオン注入により、ｎ型低
濃度領域７をｐ型に反転させることができる。その後、
活性化熱処理を行って、注入イオンを活性化する。
純物イオン例えばＢＦ2 +１０をイオン注入して、ｐ+ 型
ソース・ドレイン領域１１を形成する。このソース・ド
レイン領域を形成するためのイオン注入により、ｎ型低
濃度領域７をｐ型に反転させることができる。その後、
活性化熱処理を行って、注入イオンを活性化する。
【００１４】［作用］上記の製造方法によれば、ｐＭＯ
ＳＦＥＴでは、ｐ+ 型ソース・ドレイン領域１１を形成
する際に、サイドウォール・スペーサの幅が薄くなされ
ているので、ｐ型不純物を深くイオン注入しなくてもｎ
型低濃度領域７の導電型を反転することができる。した
がって、ｐ+ 型ソース・ドレイン領域１１の接合深さを
浅くすることができ、短チャネル効果を抑制することが
できる。一方、ｎＭＯＳＦＥＴ側では、サイドウォール
・スペーサの幅を十分に厚く形成して最終的にＬＤＤ領
域であるｎ型低濃度領域が所望の長さ残るようにするこ
とができ、短チャネル効果やホットキャリア効果を十分
に抑制することができる。
ＳＦＥＴでは、ｐ+ 型ソース・ドレイン領域１１を形成
する際に、サイドウォール・スペーサの幅が薄くなされ
ているので、ｐ型不純物を深くイオン注入しなくてもｎ
型低濃度領域７の導電型を反転することができる。した
がって、ｐ+ 型ソース・ドレイン領域１１の接合深さを
浅くすることができ、短チャネル効果を抑制することが
できる。一方、ｎＭＯＳＦＥＴ側では、サイドウォール
・スペーサの幅を十分に厚く形成して最終的にＬＤＤ領
域であるｎ型低濃度領域が所望の長さ残るようにするこ
とができ、短チャネル効果やホットキャリア効果を十分
に抑制することができる。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図２、図３は、本発明の一実施例を説明す
るための工程順の断面図である。まず、図２（ａ）に示
すように、（１００）面を主面とするｐ型Ｓｉ基板２１
上にフィールド酸化膜２２を形成して素子分離を行った
後、ｎ型ウェル領域２３とｐ型ウェル領域２４を形成す
る。尚、ｎ型ウェル領域２３は例えばＰ+ を、エネルギ
ー：７００ｋｅＶ、ドーズ量：１．５×１０13ｃｍ-2の
条件でイオン注入した後、さらに例えばＡｓ+ を、エネ
ルギー：１００ｋｅＶ、ドーズ量：５×１０12ｃｍ-2の
条件でイオン注入して形成する。また、ｐ型ウェル領域
２４は、例えばＢ+ を、エネルギー：３００ｋｅＶ、ド
ーズ量：２×１０13ｃｍ-2の条件でイオン注入した後、
例えばＢ+ を、エネルギー：３０ｋｅＶ、ドーズ量：６
×１０12ｃｍ-2の条件でイオン注入して形成する。次
に、６ｎｍ程度のゲート酸化膜２５を熱酸化法により形
成した後、ＣＶＤ法によりノンドープのポリシリコンを
２００ｎｍ程度の膜厚に堆積する。その後、フォトリソ
グラフィ工程およびエッチング工程により、ｎＭＯＳＦ
ＥＴのゲート電極２６およびｐＭＯＳＦＥＴのゲート電
極２７を形成する。
て説明する。図２、図３は、本発明の一実施例を説明す
るための工程順の断面図である。まず、図２（ａ）に示
すように、（１００）面を主面とするｐ型Ｓｉ基板２１
上にフィールド酸化膜２２を形成して素子分離を行った
後、ｎ型ウェル領域２３とｐ型ウェル領域２４を形成す
る。尚、ｎ型ウェル領域２３は例えばＰ+ を、エネルギ
ー：７００ｋｅＶ、ドーズ量：１．５×１０13ｃｍ-2の
条件でイオン注入した後、さらに例えばＡｓ+ を、エネ
ルギー：１００ｋｅＶ、ドーズ量：５×１０12ｃｍ-2の
条件でイオン注入して形成する。また、ｐ型ウェル領域
２４は、例えばＢ+ を、エネルギー：３００ｋｅＶ、ド
ーズ量：２×１０13ｃｍ-2の条件でイオン注入した後、
例えばＢ+ を、エネルギー：３０ｋｅＶ、ドーズ量：６
×１０12ｃｍ-2の条件でイオン注入して形成する。次
に、６ｎｍ程度のゲート酸化膜２５を熱酸化法により形
成した後、ＣＶＤ法によりノンドープのポリシリコンを
２００ｎｍ程度の膜厚に堆積する。その後、フォトリソ
グラフィ工程およびエッチング工程により、ｎＭＯＳＦ
ＥＴのゲート電極２６およびｐＭＯＳＦＥＴのゲート電
極２７を形成する。
【００１６】次に、図２（ｂ）に示すように、ゲート電
極２６、２７およびフィールド酸化膜２２をマスクとし
て、ｎ型ウェル領域２３とｐ型ウェル領域２４の双方
に、例えばＡｓ+ ２８を、エネルギー：１０ｋｅＶ、ド
ーズ量：３×１０13ｃｍ-2の条件でイオン注入して、ｎ
ＭＯＳＦＥＴ形成領域２９およびｐＭＯＳＦＥＴ形成領
域３０の双方にｎ型低濃度領域３１、３２を形成する。
その後、窒素雰囲気中で１０００℃１０秒程度の熱処理
を行う。次に、図２（ｃ）に示すように、ｐ型Ｓｉ基板
２１上全面にＣＶＤ法により厚さ１００ｎｍ程度のＳｉ
Ｏ2 膜を堆積した後、異方性エッチングを行い、ゲート
電極２６、２７の側面にＳｉＯ2 からなる幅８０ｎｍ程
度のサイドウォール・スペーサ３３を形成する。次い
で、図２（ｄ）に示すように、ｐＭＯＳＦＥＴ形成領域
３０上にフォトレジストからなる第１のマスク層３４を
形成し、その後例えばＡｓ+ ３５を、エネルギー：５０
ｋｅＶ、ドーズ量：３×１０15ｃｍ-2の条件でイオン注
入して、ｎ型高濃度領域３６を形成する。
極２６、２７およびフィールド酸化膜２２をマスクとし
て、ｎ型ウェル領域２３とｐ型ウェル領域２４の双方
に、例えばＡｓ+ ２８を、エネルギー：１０ｋｅＶ、ド
ーズ量：３×１０13ｃｍ-2の条件でイオン注入して、ｎ
ＭＯＳＦＥＴ形成領域２９およびｐＭＯＳＦＥＴ形成領
域３０の双方にｎ型低濃度領域３１、３２を形成する。
その後、窒素雰囲気中で１０００℃１０秒程度の熱処理
を行う。次に、図２（ｃ）に示すように、ｐ型Ｓｉ基板
２１上全面にＣＶＤ法により厚さ１００ｎｍ程度のＳｉ
Ｏ2 膜を堆積した後、異方性エッチングを行い、ゲート
電極２６、２７の側面にＳｉＯ2 からなる幅８０ｎｍ程
度のサイドウォール・スペーサ３３を形成する。次い
で、図２（ｄ）に示すように、ｐＭＯＳＦＥＴ形成領域
３０上にフォトレジストからなる第１のマスク層３４を
形成し、その後例えばＡｓ+ ３５を、エネルギー：５０
ｋｅＶ、ドーズ量：３×１０15ｃｍ-2の条件でイオン注
入して、ｎ型高濃度領域３６を形成する。
【００１７】次に、第１のマスク層３４を除去し、図３
（ｅ）に示すように、ｎＭＯＳＦＥＴ形成領域２９上に
フォトレジストからなる第２のマスク層３７を形成した
後、例えばＢＦ2 +３８を、エネルギー：５ｋｅＶ、ドー
ズ量：１×１０15ｃｍ-2、注入角度：４５°の条件で斜
めイオン注入する。この斜めイオン注入により、ｐＭＯ
ＳＦＥＴ側のサイドウォール・スペーサの表面には２０
ｎｍ程度の深さにわたってダメージ層３９が形成され
る。また、注入エネルギーが５ｋｅＶと低エネルギーで
あるため、ＢＦ2 がサイドウォール・スペーサを通して
ゲート近傍のＳｉ基板まで達することはない。また、第
１のマスク層３４の影になるため、基板表面に直接到達
するイオンはごく僅かである。
（ｅ）に示すように、ｎＭＯＳＦＥＴ形成領域２９上に
フォトレジストからなる第２のマスク層３７を形成した
後、例えばＢＦ2 +３８を、エネルギー：５ｋｅＶ、ドー
ズ量：１×１０15ｃｍ-2、注入角度：４５°の条件で斜
めイオン注入する。この斜めイオン注入により、ｐＭＯ
ＳＦＥＴ側のサイドウォール・スペーサの表面には２０
ｎｍ程度の深さにわたってダメージ層３９が形成され
る。また、注入エネルギーが５ｋｅＶと低エネルギーで
あるため、ＢＦ2 がサイドウォール・スペーサを通して
ゲート近傍のＳｉ基板まで達することはない。また、第
１のマスク層３４の影になるため、基板表面に直接到達
するイオンはごく僅かである。
【００１８】その後、図３（ｆ）に示すように、１％の
希フッ酸溶液で３０秒程度ウェットエッチングを行う。
１％の希フッ酸溶液のＳｉＯ2 に対するエッチングレー
トが４ｎｍ／分であるが、サイドウォール・スペーサ表
面のダメージ層の部分はその２０倍程度のエッチングレ
ートとなるため、ｐＭＯＳＦＥＴ側のサイドウォール・
スペーサ表面の２０ｎｍ程度のダメージ層３９を制御性
よくエッチングすることができる。その後、図３（ｇ）
に示すように、例えばＢＦ2 +４０を、エネルギー：２０
ｋｅＶ、ドーズ量：３×１０15ｃｍ-2の条件でイオン注
入して、ｐ+ 型ソース・ドレイン領域４１を形成する。
このソース・ドレイン領域を形成するためのイオン注入
により、ｐＭＯＳＦＥＴ形成領域３０中に存在したｎ型
低濃度領域３２をｐ型に反転させることができる。その
後、第２のマスク層３７を除去し、窒素雰囲気中で１０
００℃１０秒程度の活性化熱処理を行った後、常法によ
りシリサイド層、層間の絶縁膜、配線等を形成する。な
お、上述の実施例では、ｎ型高濃度領域を形成した後に
ｐ+ 型ソース・ドレイン領域を形成していたがこの順序
は逆にすることができる。また、実施例ではｎＭＯＳＦ
ＥＴをＬＤＤ構造に、ｐＭＯＳＦＥＴをシングルドレイ
ン構造に形成していたが、これを逆にすることもでき
る。
希フッ酸溶液で３０秒程度ウェットエッチングを行う。
１％の希フッ酸溶液のＳｉＯ2 に対するエッチングレー
トが４ｎｍ／分であるが、サイドウォール・スペーサ表
面のダメージ層の部分はその２０倍程度のエッチングレ
ートとなるため、ｐＭＯＳＦＥＴ側のサイドウォール・
スペーサ表面の２０ｎｍ程度のダメージ層３９を制御性
よくエッチングすることができる。その後、図３（ｇ）
に示すように、例えばＢＦ2 +４０を、エネルギー：２０
ｋｅＶ、ドーズ量：３×１０15ｃｍ-2の条件でイオン注
入して、ｐ+ 型ソース・ドレイン領域４１を形成する。
このソース・ドレイン領域を形成するためのイオン注入
により、ｐＭＯＳＦＥＴ形成領域３０中に存在したｎ型
低濃度領域３２をｐ型に反転させることができる。その
後、第２のマスク層３７を除去し、窒素雰囲気中で１０
００℃１０秒程度の活性化熱処理を行った後、常法によ
りシリサイド層、層間の絶縁膜、配線等を形成する。な
お、上述の実施例では、ｎ型高濃度領域を形成した後に
ｐ+ 型ソース・ドレイン領域を形成していたがこの順序
は逆にすることができる。また、実施例ではｎＭＯＳＦ
ＥＴをＬＤＤ構造に、ｐＭＯＳＦＥＴをシングルドレイ
ン構造に形成していたが、これを逆にすることもでき
る。
【００１９】
【発明の効果】以上説明したように、本発明は、例え
ば、ｎＭＯＳＦＥＴをＬＤＤ構造に、またｐＭＯＳＦＥ
Ｔをシングルドレイン構造に形成するＣＭＯＳ半導体装
置の製造工程において、ｐＭＯＳＦＥＴ側のサイドウォ
ール・スペーサをｎＭＯＳＦＥＴ側のサイドウォール・
スペーサ幅よりも薄く形成した後にｐ型ソース・ドレイ
ン領域を形成するためのイオン注入を行うものであるの
で、ｐＭＯＳＦＥＴのソース・ドレイン領域を比較的浅
く形成してもｎ型低濃度領域（ＬＤＤ領域）の導電型を
反転させることができる。従って、本発明によれば、ｐ
ＭＯＳＦＥＴのソース・ドレイン領域の接合深さをｎＭ
ＯＳＦＥＴのソース・ドレイン領域と同等もしくは浅く
形成でき、ｐＭＯＳＦＥＴの短チャネル効果を抑制して
素子の微細化を実現することができる。また、ｎＭＯＳ
ＦＥＴ側では、ＬＤＤ領域（ｎ型低濃度領域）を十分の
長さに確保して短チャネル効果やホットキャリア効果を
抑えることができる。
ば、ｎＭＯＳＦＥＴをＬＤＤ構造に、またｐＭＯＳＦＥ
Ｔをシングルドレイン構造に形成するＣＭＯＳ半導体装
置の製造工程において、ｐＭＯＳＦＥＴ側のサイドウォ
ール・スペーサをｎＭＯＳＦＥＴ側のサイドウォール・
スペーサ幅よりも薄く形成した後にｐ型ソース・ドレイ
ン領域を形成するためのイオン注入を行うものであるの
で、ｐＭＯＳＦＥＴのソース・ドレイン領域を比較的浅
く形成してもｎ型低濃度領域（ＬＤＤ領域）の導電型を
反転させることができる。従って、本発明によれば、ｐ
ＭＯＳＦＥＴのソース・ドレイン領域の接合深さをｎＭ
ＯＳＦＥＴのソース・ドレイン領域と同等もしくは浅く
形成でき、ｐＭＯＳＦＥＴの短チャネル効果を抑制して
素子の微細化を実現することができる。また、ｎＭＯＳ
ＦＥＴ側では、ＬＤＤ領域（ｎ型低濃度領域）を十分の
長さに確保して短チャネル効果やホットキャリア効果を
抑えることができる。
【図１】 本発明の実施の形態を説明するための製造工
程順の断面図。
程順の断面図。
【図２】 本発明の一実施例を説明するための製造工程
順の断面図の一部。
順の断面図の一部。
【図３】 本発明の一実施例を説明するための、図２の
工程に続く工程での製造工程順の断面図。
工程に続く工程での製造工程順の断面図。
【図４】 従来例を説明するための製造工程順の断面図
の一部。
の一部。
【図５】 従来例を説明するための、図４の工程に続く
工程での製造工程順の断面図。
工程での製造工程順の断面図。
１ ｐ型Ｓｉ基板 ２ フィールド酸化膜 ３ ｎ型ウェル領域 ４ ゲート酸化膜 ５ ゲート電極 ６ Ａｓ+ ７ ｎ型低濃度領域 ８ サイドウォール・スペーサ ９ レジスト膜 １０ ＢＦ2 + １１ ｐ+ 型ソース・ドレイン領域 ２１ ｐ型Ｓｉ基板 ２２ フィールド酸化膜 ２３ ｎ型ウェル領域 ２４ ｐ型ウェル領域 ２５ ゲート酸化膜 ２６、２７ ゲート電極 ２８、３５ Ａｓ+ ２９ ｎＭＯＳＦＥＴ形成領域 ３０ ｐＭＯＳＦＥＴ形成領域 ３１、３２ ｎ型低濃度領域 ３３ サイドウォール・スペーサ ３４ 第１のマスク層 ３６ ｎ型高濃度領域 ３７ 第２のマスク層 ３８、４０ ＢＦ2 + ３９ ダメージ層 ４１ ｐ+ 型ソース・ドレイン領域 １０１ ｐ型Ｓｉ基板 １０２ フィールド酸化膜 １０３ ｎ型ウェル領域 １０４ ｐ型ウェル領域 １０５ ゲート酸化膜 １０６、１０７ ゲート電極 １０８、１１８ Ａｓ+ １０９、１１０ ｎ型低濃度領域 １１１、１１２ サイドウォール・スペーサ １１３ 第１のマスク層 １１４ Ｂ+ １１５ ｐ型高濃度ソース・ドレイン領域 １１７ 第２のマスク層 １１９ ｎ型高濃度領域
Claims (6)
- 【請求項１】 ゲート電極の側面に第１のサイドウォー
ル・スペーサを有しＬＤＤ構造のソース・ドレイン領域
を有する第１導電型チャネルＭＯＳＦＥＴと、ゲート電
極の側面に第２のサイドウォール・スペーサを有しかつ
ソース・ドレイン領域がゲート電極下の領域に達するシ
ングルドレイン構造のソース・ドレイン領域を有する第
２導電型チャネルＭＯＳＦＥＴと、を有するＣＭＯＳ半
導体装置において、前記第１のサイドウォール・スペー
サの幅が第２のサイドウォール・スペーサの幅より大き
いことを特徴とするＣＭＯＳ半導体装置。 - 【請求項２】 前記第１導電型チャネルＭＯＳＦＥＴの
ソース・ドレイン領域の接合深さが、前記第２導電型チ
ャネルＭＯＳＦＥＴのソース・ドレイン領域の接合深さ
と同等もしくは大きいことを特徴とする請求項１記載の
ＣＭＯＳ半導体装置。 - 【請求項３】 （１）第２導電型半導体領域上および第
１導電型半導体領域上にそれぞれゲート絶縁膜を介して
第１、第２のゲート電極を形成する工程と、 （２）前記第１、第２のゲート電極をマスクとして前記
第２導電型および第１導電型半導体領域内に第１導電型
不純物を低濃度にドープして前記第１、第２のゲート電
極の両側の第２導電型および第１導電型半導体領域の表
面領域内に第１導電型低濃度領域を形成する工程と、 （３）絶縁膜を全面に堆積しエッチバックを行って前記
第１、第２のゲート電極の側面にそれぞれ第１、第２の
サイドウォール・スペーサを形成する工程と、 （４）前記第１導電型半導体領域上を第１のマスクで覆
い、該第１のマスク、前記第１のゲート電極および前記
第１のサイドウォール・スペーサをマスクとして第１導
電型不純物を高濃度にドープして前記第１のサイドウォ
ール・スペーサの外側の前記第２導電型半導体領域の表
面領域内に第１導電型高濃度領域を形成する工程と、 （５）前記第２導電型半導体領域上を第２のマスクで覆
った状態で前記第２のサイドウォール・スペーサの表面
に等方性エッチングを施してその膜厚を減少させた上
で、前記第２のマスク、前記第２のゲート電極および前
記第２のサイドウォール・スペーサをマスクとして第２
導電型不純物を高濃度にドープして前記第２のゲート電
極の外側の前記第１導電型半導体領域の表面領域内に第
２導電型高濃度領域を形成する工程と、 を有し、この順で、若しくは、前記第（４）の工程と前
記第（５）の工程との順序を入れ替えて行うことを特徴
とするＣＭＯＳ半導体装置の製造方法。 - 【請求項４】 前記第（５）の工程において、前記第２
のサイドウォール・スペーサの等方性エッチング処理に
先立ってイオン種の斜め注入によって前記第２のサイド
ウォール・スペーサの表面にダメージ層を形成する工程
が付加されることを特徴とする請求項３記載のＣＭＯＳ
半導体装置の製造方法。 - 【請求項５】 前記イオン種が、第２導電型不純物イオ
ンであることを特徴とする請求項４記載のＣＭＯＳ半導
体装置の製造方法。 - 【請求項６】 前記第（５）の工程における等方性エッ
チングがウェットエッチングであることを特徴とする請
求項３、４または５記載のＣＭＯＳ半導体装置の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9023604A JP2982895B2 (ja) | 1997-02-06 | 1997-02-06 | Ｃｍｏｓ半導体装置およびその製造方法 |
| US09/019,440 US5994743A (en) | 1997-02-06 | 1998-02-05 | Semiconductor device having different sidewall widths and different source/drain depths for NMOS & PMOS structures |
| KR1019980003537A KR100299553B1 (ko) | 1997-02-06 | 1998-02-06 | 반도체장치및그제조방법 |
| GB9802614A GB2322005B (en) | 1997-02-06 | 1998-02-06 | Semiconductor device and manufacturing method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9023604A JP2982895B2 (ja) | 1997-02-06 | 1997-02-06 | Ｃｍｏｓ半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10223772A JPH10223772A (ja) | 1998-08-21 |
| JP2982895B2 true JP2982895B2 (ja) | 1999-11-29 |
Family
ID=12115219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9023604A Expired - Fee Related JP2982895B2 (ja) | 1997-02-06 | 1997-02-06 | Ｃｍｏｓ半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5994743A (ja) |
| JP (1) | JP2982895B2 (ja) |
| KR (1) | KR100299553B1 (ja) |
| GB (1) | GB2322005B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6908800B1 (en) * | 1999-06-04 | 2005-06-21 | Texas Instruments Incorporated | Tunable sidewall spacer process for CMOS integrated circuits |
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